JPH08214193A - 接地駆動遅延線相関器 - Google Patents
接地駆動遅延線相関器Info
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- JPH08214193A JPH08214193A JP7274399A JP27439995A JPH08214193A JP H08214193 A JPH08214193 A JP H08214193A JP 7274399 A JP7274399 A JP 7274399A JP 27439995 A JP27439995 A JP 27439995A JP H08214193 A JPH08214193 A JP H08214193A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
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- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【課題】 画像信号からノイズを除去するための、単純
な構成の接地駆動遅延線相関器を提供する。 【解決手段】 相関器は、第１および第２端子４４，４
６を有するインダクタ４２と、シールド端子５０を有す
るシールド４８とを含む遅延線４０を備え、第２端子４
６はインピーダンス５６を介して接地され、シールド端
子５０には画像信号が入力される。遅延線４０のインピ
ーダンス特性はＺ0 、遅延周期はτ、接地されるインピ
ーダンス５６の値もＺ0 である。シールド端子５０に入
力された画像信号は、遅延線４０により遅延インターバ
ルτで遅延され、遅延線４０からの出力画像信号は、入
力画像信号と遅延画像信号との差分となる。
な構成の接地駆動遅延線相関器を提供する。 【解決手段】 相関器は、第１および第２端子４４，４
６を有するインダクタ４２と、シールド端子５０を有す
るシールド４８とを含む遅延線４０を備え、第２端子４
６はインピーダンス５６を介して接地され、シールド端
子５０には画像信号が入力される。遅延線４０のインピ
ーダンス特性はＺ0 、遅延周期はτ、接地されるインピ
ーダンス５６の値もＺ0 である。シールド端子５０に入
力された画像信号は、遅延線４０により遅延インターバ
ルτで遅延され、遅延線４０からの出力画像信号は、入
力画像信号と遅延画像信号との差分となる。
Description
【０００１】
【発明の属する技術分野】本発明は信号処理回路に関
し、特に、相関を必要とする信号のノイズを消去するた
めの接地駆動遅延線コレレータ（相関器）に関する。
し、特に、相関を必要とする信号のノイズを消去するた
めの接地駆動遅延線コレレータ（相関器）に関する。
【０００２】
【従来の技術】相関されるべき信号のノイズ消去のため
に、通常は相関二重サンプリングとして知られる信号処
理方法が用いられる。このような信号処理を行う信号の
例として、固体画像形成装置（電荷結合素子（ＣＣＤ）
イメージセンサなど）からの画像信号があり、これを処
理して低ノイズ性能を得る。相関二重サンプリングは、
ＣＣＤイメージセンサの各出力ピクセルにおける画像レ
ベル（Ｖimage ）からリセット基準レベル（Ｖreset ）
を減算するプロセスに等しい。
に、通常は相関二重サンプリングとして知られる信号処
理方法が用いられる。このような信号処理を行う信号の
例として、固体画像形成装置（電荷結合素子（ＣＣＤ）
イメージセンサなど）からの画像信号があり、これを処
理して低ノイズ性能を得る。相関二重サンプリングは、
ＣＣＤイメージセンサの各出力ピクセルにおける画像レ
ベル（Ｖimage ）からリセット基準レベル（Ｖreset ）
を減算するプロセスに等しい。
【０００３】図１は、従来の固体イメージセンサの出力
回路を示している。このＣＣＤ出力回路は、光電生成さ
れた信号電荷を電圧信号に変換する。ＣＣＤ画像形成装
置の光電部位（図示せず）から供給される電荷パケット
は、水平シフトレジスタ１０へ転送される。電荷パケッ
トは水平クロックＨ１およびＨ２によって水平方向にシ
フトされ、出力ゲート１３を介して浮動拡散ノード１２
に供給される。浮動拡散ノード１２の電位は電荷パケッ
トの電子数に比例してリニア変化する。この浮動拡散ノ
ード１２の電位は、２段ソースホロワ（two stage sour
ce follower ）回路１４の入力ゲートに印加されて、Ｖ
out から信号を出力する。リセットクロック"RESET" で
駆動されるリセットトランジスタ１６は、水平シフトレ
ジスタ１０から新たな電荷パケットが届く前に、浮動拡
散ノード１２を正電位Ｖrdに再充電する。
回路を示している。このＣＣＤ出力回路は、光電生成さ
れた信号電荷を電圧信号に変換する。ＣＣＤ画像形成装
置の光電部位（図示せず）から供給される電荷パケット
は、水平シフトレジスタ１０へ転送される。電荷パケッ
トは水平クロックＨ１およびＨ２によって水平方向にシ
フトされ、出力ゲート１３を介して浮動拡散ノード１２
に供給される。浮動拡散ノード１２の電位は電荷パケッ
トの電子数に比例してリニア変化する。この浮動拡散ノ
ード１２の電位は、２段ソースホロワ（two stage sour
ce follower ）回路１４の入力ゲートに印加されて、Ｖ
out から信号を出力する。リセットクロック"RESET" で
駆動されるリセットトランジスタ１６は、水平シフトレ
ジスタ１０から新たな電荷パケットが届く前に、浮動拡
散ノード１２を正電位Ｖrdに再充電する。
【０００４】図２の（Ａ）は、図１のソースホロワ１４
の出力Ｖout における出力波形である。この波形の１サ
イクルは３つの成分から構成される。すなわち、リセッ
トクロックフィードスルー（Ｖft）、リセット基準レベ
ル（Ｖreset ）、イメージレベル（Ｖimage ）である。
フィードスルーＶftは、ＲＥＳＥＴゲート１６と浮動拡
散ノード１２との容量性結合の結果として発生する。浮
動拡散ノード１２がリセットされると、熱雑音がリセッ
ト電圧に影響を与え、その電圧レベルは浮動拡散ノード
１２の静電容量と温度によって決定される。このランダ
ムなリセットノイズ電圧は、リセット基準レベルＶrese
t とイメージレベルＶimage の双方に影響する。これに
対処するために、各ピクセルごとにＶreset とＶimage
のサンプルの差異を求めることによって、熱雑音は除去
できる。このようなサンプルの減算はまた、２段ソース
ホロワ出力増幅器１４からの低周波ノイズの低減にも役
立つ。
の出力Ｖout における出力波形である。この波形の１サ
イクルは３つの成分から構成される。すなわち、リセッ
トクロックフィードスルー（Ｖft）、リセット基準レベ
ル（Ｖreset ）、イメージレベル（Ｖimage ）である。
フィードスルーＶftは、ＲＥＳＥＴゲート１６と浮動拡
散ノード１２との容量性結合の結果として発生する。浮
動拡散ノード１２がリセットされると、熱雑音がリセッ
ト電圧に影響を与え、その電圧レベルは浮動拡散ノード
１２の静電容量と温度によって決定される。このランダ
ムなリセットノイズ電圧は、リセット基準レベルＶrese
t とイメージレベルＶimage の双方に影響する。これに
対処するために、各ピクセルごとにＶreset とＶimage
のサンプルの差異を求めることによって、熱雑音は除去
できる。このようなサンプルの減算はまた、２段ソース
ホロワ出力増幅器１４からの低周波ノイズの低減にも役
立つ。
【０００５】図３は、周知の相関二重サンプリング回路
である（例えば米国特許第4,283,742 号、第4,845,382
号参照）。図１の回路から出力された信号Ｖout は、サ
ンプル／ホールド回路２０、２２への入力信号Ｖinとな
る。サンプル／ホールド回路２０の出力は、さらに別の
サンプル／ホールド回路２４でサンプリングされる。上
述の差分信号ＶD は、減算回路２６によって、サンプル
／ホールド回路２２と２４との間で求められる。図２に
戻って、（Ｂ）および（Ｃ）は、サンプル／ホールド回
路２０と、サンプル／ホールド回路２２、２４をそれぞ
れ駆動するための波形Ｓ／Ｈ（１）、Ｓ／Ｈ（２）であ
る。波形Ｓ／Ｈ（１）のサンプリングパルスによって、
サンプル／ホールド回路２０はリセット基準レベル（Ｖ
reset ）をサンプリングする。一方、波形Ｓ／Ｈ（２）
のサンプリングパルスによって、サンプル／ホールド回
路２２でのイメージレベル（Ｖimage ）のサンプリング
と、サンプル／ホールド回路２４での回路２０からの出
力のサンプリングとが同時に行われる。すなわち、リセ
ット基準レベル（Ｖreset ）の遅延が得られる。そし
て、差分回路２６でサンプル／ホールド回路２２と２４
との差分を取ることによって、ノイズフリーの画像信号
ＶD （図２の（Ｄ）参照）が得られる。
である（例えば米国特許第4,283,742 号、第4,845,382
号参照）。図１の回路から出力された信号Ｖout は、サ
ンプル／ホールド回路２０、２２への入力信号Ｖinとな
る。サンプル／ホールド回路２０の出力は、さらに別の
サンプル／ホールド回路２４でサンプリングされる。上
述の差分信号ＶD は、減算回路２６によって、サンプル
／ホールド回路２２と２４との間で求められる。図２に
戻って、（Ｂ）および（Ｃ）は、サンプル／ホールド回
路２０と、サンプル／ホールド回路２２、２４をそれぞ
れ駆動するための波形Ｓ／Ｈ（１）、Ｓ／Ｈ（２）であ
る。波形Ｓ／Ｈ（１）のサンプリングパルスによって、
サンプル／ホールド回路２０はリセット基準レベル（Ｖ
reset ）をサンプリングする。一方、波形Ｓ／Ｈ（２）
のサンプリングパルスによって、サンプル／ホールド回
路２２でのイメージレベル（Ｖimage ）のサンプリング
と、サンプル／ホールド回路２４での回路２０からの出
力のサンプリングとが同時に行われる。すなわち、リセ
ット基準レベル（Ｖreset ）の遅延が得られる。そし
て、差分回路２６でサンプル／ホールド回路２２と２４
との差分を取ることによって、ノイズフリーの画像信号
ＶD （図２の（Ｄ）参照）が得られる。
【０００６】図４は、また別の周知の相関器であり、Sm
ith による１９８１年９月１日発行の米国特許第4,287,
441 号に開示の遅延線とサンプル・アンド・ホールド回
路を用いたものである。図示の通り、ＣＣＤの出力に、
低ゲイン高電流バッファ／ドライバ８１が容量結合され
る。この増幅器（バッファ／ドライバ）８１の出力は２
つのほぼ同一のチャネルに供給される。一方のチャネル
の入力端は遅延線８２を有し、他方のチャネルの入力端
は減衰器８３だけを有する。各チャネルともサンプルア
ンドホールド回路８４、８５をそれぞれ有し、同一のク
ロックパルス源８６からのパルスによって作動する。各
チャネルの出力はひとつになって、差動増幅器８７に入
力される。場合によっては、中段のサンプルアンドホー
ルド回路８８を差動増幅器の出力側に設けてもよい。サ
ンプルアンドホールド回路８８は、回路８４及び８５に
同期して作動する。中段サンプルアンドホールド回路８
８の出力に高ゲイン増幅器８９を接続してもよい。回路
のトータルのゲインＧはこれら２つの増幅器８７と８９
によって分割される。
ith による１９８１年９月１日発行の米国特許第4,287,
441 号に開示の遅延線とサンプル・アンド・ホールド回
路を用いたものである。図示の通り、ＣＣＤの出力に、
低ゲイン高電流バッファ／ドライバ８１が容量結合され
る。この増幅器（バッファ／ドライバ）８１の出力は２
つのほぼ同一のチャネルに供給される。一方のチャネル
の入力端は遅延線８２を有し、他方のチャネルの入力端
は減衰器８３だけを有する。各チャネルともサンプルア
ンドホールド回路８４、８５をそれぞれ有し、同一のク
ロックパルス源８６からのパルスによって作動する。各
チャネルの出力はひとつになって、差動増幅器８７に入
力される。場合によっては、中段のサンプルアンドホー
ルド回路８８を差動増幅器の出力側に設けてもよい。サ
ンプルアンドホールド回路８８は、回路８４及び８５に
同期して作動する。中段サンプルアンドホールド回路８
８の出力に高ゲイン増幅器８９を接続してもよい。回路
のトータルのゲインＧはこれら２つの増幅器８７と８９
によって分割される。
【０００７】遅延線８２での遅延を有するサンプルアン
ドホールド回路８４の入力は、基準レベル信号を得るた
めにストローブ(strobed) される。遅延なしのサンプル
アンドホールド回路８５の入力も同時にストローブされ
て、同じ基本周期内でビデオレベル信号を得る。
ドホールド回路８４の入力は、基準レベル信号を得るた
めにストローブ(strobed) される。遅延なしのサンプル
アンドホールド回路８５の入力も同時にストローブされ
て、同じ基本周期内でビデオレベル信号を得る。
【０００８】１９９２年２月４日発行のD'Luna et alに
よる米国特許第5,086,344 号は、イメージセンサの出力
をサンプリングするディジタル相関二重サンプリング回
路を開示する。このディジタル相関二重サンプリング回
路は３つのレジスタと単一のクロック信号を用いて電荷
転送デバイスの出力をサンプリングする。第１のレジス
タは、マスタークロック周期の立ち下りエッジでリセッ
ト基準値をサンプリングし、残りの２つのレジスタは立
ち上がりエッジでサンプリングする。第２のレジスタ
は、イメージレベルのサンプリングを、第３のレジスタ
は第１レジスタの出力をサンプリングし、リセット基準
レベルの遅延を行う。すなわち、第２及び第３のレジス
タの出力はそれぞれ、画像レベルと基準レベルであり、
これら２つの差分計算によりノイズフリーの画像信号を
供給する。
よる米国特許第5,086,344 号は、イメージセンサの出力
をサンプリングするディジタル相関二重サンプリング回
路を開示する。このディジタル相関二重サンプリング回
路は３つのレジスタと単一のクロック信号を用いて電荷
転送デバイスの出力をサンプリングする。第１のレジス
タは、マスタークロック周期の立ち下りエッジでリセッ
ト基準値をサンプリングし、残りの２つのレジスタは立
ち上がりエッジでサンプリングする。第２のレジスタ
は、イメージレベルのサンプリングを、第３のレジスタ
は第１レジスタの出力をサンプリングし、リセット基準
レベルの遅延を行う。すなわち、第２及び第３のレジス
タの出力はそれぞれ、画像レベルと基準レベルであり、
これら２つの差分計算によりノイズフリーの画像信号を
供給する。
【０００９】
【発明が解決しようとする課題】上述したような従来の
相関信号処理回路の問題点は以下の通りである。これら
の回路はアクティブ回路要素（すなわちサンプルアンド
ホールド回路）を用いているために、さらなる追加のタ
イミング回路及び制御回路を必要とし、相関器が複雑で
コストの高いものになる。
相関信号処理回路の問題点は以下の通りである。これら
の回路はアクティブ回路要素（すなわちサンプルアンド
ホールド回路）を用いているために、さらなる追加のタ
イミング回路及び制御回路を必要とし、相関器が複雑で
コストの高いものになる。
【００１０】
【発明を解決するための手段】上記課題を解決するため
に、本発明では接地駆動遅延線相関器を提供する。本発
明の相関器は、(1) 単純な構成、(2) 正確、(3) 安価、
(4) 完全な受動回路、(5) 遅延線の短縮により、高周波
帯域でも良好に作動、(6) サンプルアンドホールド回路
および関連のタイミング回路及び制御回路なしに、直接
Ａ／Ｄコンバータを使用可能、(7) 相関器の前段で後段
でも行われ得るローパスフィルタリング、という効果を
有する。
に、本発明では接地駆動遅延線相関器を提供する。本発
明の相関器は、(1) 単純な構成、(2) 正確、(3) 安価、
(4) 完全な受動回路、(5) 遅延線の短縮により、高周波
帯域でも良好に作動、(6) サンプルアンドホールド回路
および関連のタイミング回路及び制御回路なしに、直接
Ａ／Ｄコンバータを使用可能、(7) 相関器の前段で後段
でも行われ得るローパスフィルタリング、という効果を
有する。
【００１１】本発明の一態様では、画像信号などの信号
のノイズを除去する相関器を提供する。この相関器は、
(1) インピーダンスＺ0 、遅延周期τのインピーダンス
特性および遅延特性を有するシールドされた遅延線であ
って、第１、第２端子を有するインダクタと、接地され
たシールド端子とを含む遅延線と、(2) 前記第２端子と
接地との間に接続された、インピーダンス値Ｚ0 のイン
ピーダンスと、(3) 前記遅延線のシールド端子に、第１
の信号値の第１信号成分と、第２の信号値の第２信号成
分とを有する信号を供給する信号源、とを備える。前記
遅延線の第１端子から出力される出力信号は、第１の信
号値と第２の信号値との差分の関数であり、ノイズフリ
ーの信号である。
のノイズを除去する相関器を提供する。この相関器は、
(1) インピーダンスＺ0 、遅延周期τのインピーダンス
特性および遅延特性を有するシールドされた遅延線であ
って、第１、第２端子を有するインダクタと、接地され
たシールド端子とを含む遅延線と、(2) 前記第２端子と
接地との間に接続された、インピーダンス値Ｚ0 のイン
ピーダンスと、(3) 前記遅延線のシールド端子に、第１
の信号値の第１信号成分と、第２の信号値の第２信号成
分とを有する信号を供給する信号源、とを備える。前記
遅延線の第１端子から出力される出力信号は、第１の信
号値と第２の信号値との差分の関数であり、ノイズフリ
ーの信号である。
【００１２】別の態様では、相関器は、(1) 第１および
第２端子を有するインダクタと、電気接地されたシール
ド端子とを含み、インピーダンスＺ0 、遅延周期τのイ
ンピーダンス特性および遅延特性を有するシールドされ
た遅延線と、(2) 前記第２端子と電気接地との間に接続
された、インピーダンス値Ｚ0 のインピーダンスと、
(3) 前記遅延線のシールド端子に、リセット信号値を有
する第１の信号成分と、イメージ信号値を有する第２の
信号成分とを有する画像信号を供給する画像信号源、と
を備える。前記遅延線の第１端子から出力される画像信
号は、リセット信号値とイメージ信号値との差分の関数
であり、ノイズフリーの画像信号である。
第２端子を有するインダクタと、電気接地されたシール
ド端子とを含み、インピーダンスＺ0 、遅延周期τのイ
ンピーダンス特性および遅延特性を有するシールドされ
た遅延線と、(2) 前記第２端子と電気接地との間に接続
された、インピーダンス値Ｚ0 のインピーダンスと、
(3) 前記遅延線のシールド端子に、リセット信号値を有
する第１の信号成分と、イメージ信号値を有する第２の
信号成分とを有する画像信号を供給する画像信号源、と
を備える。前記遅延線の第１端子から出力される画像信
号は、リセット信号値とイメージ信号値との差分の関数
であり、ノイズフリーの画像信号である。
【００１３】
【発明の実施の形態】以下に本発明の良好な実施形態
を、特に画像信号処理を例にあげて説明する。もちろ
ん、本発明の相関器は画像信号処理に限定されることな
く、相関を必要とする任意の信号に適用され得る。
を、特に画像信号処理を例にあげて説明する。もちろ
ん、本発明の相関器は画像信号処理に限定されることな
く、相関を必要とする任意の信号に適用され得る。
【００１４】図５は、本発明の相関器を組み込んだ画像
信号処理回路である。固体イメージセンサ３０（ＣＣＤ
あるいはＭＯＳセンサ）は、図２の（Ａ）に示すような
画像信号を生成する。この画像信号はピクセル列で表わ
され、各ピクセルは、リセット信号値（リセット電圧）
を有する第１区間と、イメージ信号値（イメージ電圧）
の第２区間を有する。第１、第２の双方の区間に現われ
るノイズは、受動相関器３２によって消去される。結果
として、相関器３２の出力は、低周波ノイズのないピク
セル画像情報を表す信号である。ローパスフィルタ３４
をこの相関器の後段に設けて、この出力画像信号からさ
らに高周波ノイズ成分を除去する。可変ゲイン増幅器３
６はアナログ画像信号を増幅する。増幅した信号をサン
プリングし、アナログディジタル（Ａ／Ｄ）コンバータ
３８でディジタル変換する。
信号処理回路である。固体イメージセンサ３０（ＣＣＤ
あるいはＭＯＳセンサ）は、図２の（Ａ）に示すような
画像信号を生成する。この画像信号はピクセル列で表わ
され、各ピクセルは、リセット信号値（リセット電圧）
を有する第１区間と、イメージ信号値（イメージ電圧）
の第２区間を有する。第１、第２の双方の区間に現われ
るノイズは、受動相関器３２によって消去される。結果
として、相関器３２の出力は、低周波ノイズのないピク
セル画像情報を表す信号である。ローパスフィルタ３４
をこの相関器の後段に設けて、この出力画像信号からさ
らに高周波ノイズ成分を除去する。可変ゲイン増幅器３
６はアナログ画像信号を増幅する。増幅した信号をサン
プリングし、アナログディジタル（Ａ／Ｄ）コンバータ
３８でディジタル変換する。
【００１５】図６は、本発明の実施例にかかる相関器図
である。相関器３２は、インダクタ４２を有する接地駆
動遅延線４０を含む。インダクタ４２は、第１端子４４
と第２端子４６を備える。遅延線４０はまた、シールド
端子５０を有するシールド４８を含み、シールド端子５
０は、バッファ増幅器５２の出力に電気的に接続され
る。遅延線４０の特性として、インピーダンスＺ0 、遅
延周期τを有する。バッファ５２のもう一つの出力は接
地される。遅延線４０の第２端子４６は、遅延線４０の
インピーダンスと同じ値（すなわちＺ0 ）のインピーダ
ンス５６を介して、接地される。相関器の出力は第１端
子４４から得ることができ、この出力は出力バッファ増
幅器５４に供給される。
である。相関器３２は、インダクタ４２を有する接地駆
動遅延線４０を含む。インダクタ４２は、第１端子４４
と第２端子４６を備える。遅延線４０はまた、シールド
端子５０を有するシールド４８を含み、シールド端子５
０は、バッファ増幅器５２の出力に電気的に接続され
る。遅延線４０の特性として、インピーダンスＺ0 、遅
延周期τを有する。バッファ５２のもう一つの出力は接
地される。遅延線４０の第２端子４６は、遅延線４０の
インピーダンスと同じ値（すなわちＺ0 ）のインピーダ
ンス５６を介して、接地される。相関器の出力は第１端
子４４から得ることができ、この出力は出力バッファ増
幅器５４に供給される。
【００１６】図６の相関器３２の動作は以下の通りであ
る。入力バッファ５２は固体イメージセンサ３０からの
画像信号を緩衝し、それを電圧Ｅin(t) で接地シールド
端子５０に印加する。遅延線４０はこの信号を遅延イン
ターバルτで遅延させる。遅延線４０からの出力画像信
号Ｅout (t) は、Ｅin(t) −Ｅin（t-τ) となる。出力
信号の振幅は、画像信号中の映像情報と比例する。ま
た、リセット電圧信号とイメージ電圧信号に現れる低周
波ノイズは同一の相関物なので、出力信号において、接
地された遅延線４０から減算される。出力バッファ５４
は、遅延線４０からの出力を干渉し、それをローパスフ
ィルタ３４に供給する。
る。入力バッファ５２は固体イメージセンサ３０からの
画像信号を緩衝し、それを電圧Ｅin(t) で接地シールド
端子５０に印加する。遅延線４０はこの信号を遅延イン
ターバルτで遅延させる。遅延線４０からの出力画像信
号Ｅout (t) は、Ｅin(t) −Ｅin（t-τ) となる。出力
信号の振幅は、画像信号中の映像情報と比例する。ま
た、リセット電圧信号とイメージ電圧信号に現れる低周
波ノイズは同一の相関物なので、出力信号において、接
地された遅延線４０から減算される。出力バッファ５４
は、遅延線４０からの出力を干渉し、それをローパスフ
ィルタ３４に供給する。
【００１７】図７は、Ｅin(t) 、Ｅin（t-τ) 、Ｅout
(t) を示している。図７の最下段はＡ／Ｄコンバータ３
８のサンプリングクロックである。
(t) を示している。図７の最下段はＡ／Ｄコンバータ３
８のサンプリングクロックである。
【００１８】図８は、図６の相関器の動作を示すグラフ
であり、階段関数Ｅin(t) に対する応答特性を示す。
であり、階段関数Ｅin(t) に対する応答特性を示す。
【００１９】Ｅin(t) の電圧値は、時間ｔ＝０の時点ま
では、ずっとＶ1 である。接地から出力まで遅延線４０
を通るＤＣパスはないので、図６に示すＶA （第１端
子）、ＶB （インダクタ）、ＶC （第２端子）での電圧
はすべてゼロである。ｔ＝０の時点で、Ｅin(t) の値は
Ｖ1 からＶ2 に跳ね上がり、ＶC での電圧値は、（Ｖ2
−Ｖ1 ）／２に跳ね上がる。これは、ＶC における遅延
線４０とレジスタ５６とで１／２電圧デバイダを形成す
るからである。ＶB とＶA での電圧は、遅延線４０の接
地端子からの容量接続と、ＶB とＶA のシステム接地へ
の高インピーダンスのせいで、（Ｖ2 −Ｖ1 ）に跳ね上
がる。τ／２後には、ＶC での電圧がＶBに伝搬し、こ
れによってＶB における電圧は（Ｖ2 −Ｖ1 ）／２まで
下降する。τ後には、電圧の変化はＶA （遅延線４０の
末端）まで伝搬する。この電圧は、ＶA で開路に遭遇す
るので、反転されて−（Ｖ2 −Ｖ1 ）／２になる。伝搬
順路の（Ｖ2 −Ｖ1 ）／２から−（Ｖ2 −Ｖ1 ）／２へ
の電圧の変化量は、−（Ｖ2−Ｖ1 ）に等しく、したが
って、時間τにおいてＶA での電圧を相殺してゼロにす
る。この反転された電圧の降下は、時間３τ／２でＶB
に残っていた電圧を相殺し、時間２τでＶC の電圧をゼ
ロに相殺する。結果として、Ｅout (t) における電圧
は、Ｅin(t) −Ｅin（t-τ) に等しくなる。
では、ずっとＶ1 である。接地から出力まで遅延線４０
を通るＤＣパスはないので、図６に示すＶA （第１端
子）、ＶB （インダクタ）、ＶC （第２端子）での電圧
はすべてゼロである。ｔ＝０の時点で、Ｅin(t) の値は
Ｖ1 からＶ2 に跳ね上がり、ＶC での電圧値は、（Ｖ2
−Ｖ1 ）／２に跳ね上がる。これは、ＶC における遅延
線４０とレジスタ５６とで１／２電圧デバイダを形成す
るからである。ＶB とＶA での電圧は、遅延線４０の接
地端子からの容量接続と、ＶB とＶA のシステム接地へ
の高インピーダンスのせいで、（Ｖ2 −Ｖ1 ）に跳ね上
がる。τ／２後には、ＶC での電圧がＶBに伝搬し、こ
れによってＶB における電圧は（Ｖ2 −Ｖ1 ）／２まで
下降する。τ後には、電圧の変化はＶA （遅延線４０の
末端）まで伝搬する。この電圧は、ＶA で開路に遭遇す
るので、反転されて−（Ｖ2 −Ｖ1 ）／２になる。伝搬
順路の（Ｖ2 −Ｖ1 ）／２から−（Ｖ2 −Ｖ1 ）／２へ
の電圧の変化量は、−（Ｖ2−Ｖ1 ）に等しく、したが
って、時間τにおいてＶA での電圧を相殺してゼロにす
る。この反転された電圧の降下は、時間３τ／２でＶB
に残っていた電圧を相殺し、時間２τでＶC の電圧をゼ
ロに相殺する。結果として、Ｅout (t) における電圧
は、Ｅin(t) −Ｅin（t-τ) に等しくなる。
【００２０】
【発明の効果】このように、本発明によれば、簡単な構
成で正確な相関器が実現され、信号からのノイズ除去が
効果的に行われる。なお、本発明を実施例に従って説明
してきたが、本発明の原理と範囲内で変形が可能であ
り、画像信号に限らず、相関される任意の信号にこの回
路を適応できる。
成で正確な相関器が実現され、信号からのノイズ除去が
効果的に行われる。なお、本発明を実施例に従って説明
してきたが、本発明の原理と範囲内で変形が可能であ
り、画像信号に限らず、相関される任意の信号にこの回
路を適応できる。
【図１】 固体画像形成装置に用いる従来の出力回路の
回路図ある。
回路図ある。
【図２】 図１の回路に関連の波形図であり、（Ａ）は
図１の回路の出力信号の波形、（Ｂ）および（Ｃ）は信
号波形を二重サンプリングするそれぞれのサンプリング
ポイント、（Ｄ）はダブルサンプリングによって得られ
た画像信号差動波形を示す図である。
図１の回路の出力信号の波形、（Ｂ）および（Ｃ）は信
号波形を二重サンプリングするそれぞれのサンプリング
ポイント、（Ｄ）はダブルサンプリングによって得られ
た画像信号差動波形を示す図である。
【図３】 従来の相関二重サンプリング回路図であり、
図２の（Ｂ）および（Ｃ）のサンプリングタイミングに
従って（Ａ）の波形をダブルサンプリングする回路の従
来例の図である。
図２の（Ｂ）および（Ｃ）のサンプリングタイミングに
従って（Ａ）の波形をダブルサンプリングする回路の従
来例の図である。
【図４】 ＣＣＤセンサで生成されたビデオ信号の相関
ダブルサンプリングを行う別の従来例を示すのブロック
図である。
ダブルサンプリングを行う別の従来例を示すのブロック
図である。
【図５】 本発明の相関器を適用したビデオ信号処理回
路のブロック図である。
路のブロック図である。
【図６】 本発明の実施例に係る相関器の回路図であ
る。
る。
【図７】 図６の相関器の操作を説明するための波形図
である。
である。
【図８】 図６の相関器の操作を説明するための波形図
である。
である。
３０ 固体イメージセンサ、３２ 相関器、３４ ロー
パスフィルタ、３６可変ゲイン増幅器、３８ （Ａ／
Ｄ）コンバータ、４０ 遅延線、４２ インダクタ、４
４ 第１端子、４６ 第２端子、４８ シールド、５０
シールド端子、５２ 入力バッファ、５４ 出力バッ
ファ、５６ インピーダンス。
パスフィルタ、３６可変ゲイン増幅器、３８ （Ａ／
Ｄ）コンバータ、４０ 遅延線、４２ インダクタ、４
４ 第１端子、４６ 第２端子、４８ シールド、５０
シールド端子、５２ 入力バッファ、５４ 出力バッ
ファ、５６ インピーダンス。
Claims (8)
- 【請求項１】 信号からノイズを除去するための接地駆
動遅延線相関器であって、 第１および第２端子を有するインピーダンスと、接地さ
れたシールド端子とを含みインピーダンス特性Ｚ0 、遅
延周期τを有するシールドされた遅延線と、 前記第２端子と接地との間に接続され、インピーダンス
値Ｚ0 を有するインピーダンスと、 前記遅延線のシールド端子に信号を入力する信号源と、 を備え、前記入力信号は、第１の信号レベルの第１区間
と、第２の信号レベルの第２区間から成り、前記遅延ラ
インの第１端子から出力される出力信号はノイズフリー
であり、その信号値は前記第１の信号レベルと第２の信
号レベルとの差分の関数であることを特徴とする接地駆
動遅延線相関器。 - 【請求項２】 請求項１に記載の接地駆動遅延線相関器
において、前記信号源から入力される信号はＥin(t) で
表され、遅延線からの出力信号は、Ｅout(t)＝Ｅin(t)
−Ｅin(t- τ) で表されることを特徴とする接地駆動遅
延線相関器。 - 【請求項３】 請求項１に記載の接地駆動遅延線相関器
において、前記出力信号から高周波ノイズ成分を除去す
るためのローパスフィルタをさらに備えることを特徴と
する接地駆動遅延線相関器。 - 【請求項４】 請求項１に記載の接地駆動遅延線相関器
において、前記出力信号をディジタル信号に変換するた
めのＡ／Ｄコンバータを含むことを特徴とする接地駆動
遅延線相関器。 - 【請求項５】 画像信号からノイズを除去するための接
地駆動遅延線相関器であって、 第１および第２端子を有するインピーダンスと、接地さ
れたシールド端子とを含みインピーダンス特性Ｚ0 、遅
延周期τを有するシールドされた遅延線と、 前記第２端子と接地との間に接続され、インピーダンス
値Ｚ0 を有するインピーダンスと、 前記遅延線のシールド端子に画像信号を入力する画像信
号源と、 を備え、前記入力された画像信号は、リセット信号値の
第１区間と、イメージ信号値の第２区間から成り、前記
遅延線の第１端子から出力される出力画像信号はノイズ
フリーであり、その信号値は前記リセット信号値とイメ
ージ信号値との差分の関数であることを特徴とする接地
駆動遅延線相関器。 - 【請求項６】 請求項５に記載の接地駆動遅延線相関器
において、前記画像信号源から入力される信号はＥin
(t) で表され、遅延線からの出力信号は、Ｅout(t)＝Ｅ
in(t) −Ｅin(t- τ) で表されることを特徴とする接地
駆動遅延線相関器。 - 【請求項７】 請求項５に記載の接地駆動遅延線相関器
において、前記出力信号から高周波ノイズ成分を除去す
るためのローパスフィルタをさらに備えることを特徴と
する接地駆動遅延線相関器。 - 【請求項８】 請求項５に記載の接地駆動遅延線相関器
において、前記出力信号をディジタル信号に変換するた
めのＡ／Ｄコンバータを含むことを特徴とする接地駆動
遅延線相関器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/330,757 US5467130A (en) | 1994-10-28 | 1994-10-28 | Ground driven delay line correlator |
| US330757 | 1994-10-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08214193A true JPH08214193A (ja) | 1996-08-20 |
Family
ID=23291192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7274399A Pending JPH08214193A (ja) | 1994-10-28 | 1995-10-23 | 接地駆動遅延線相関器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5467130A (ja) |
| EP (1) | EP0710012A1 (ja) |
| JP (1) | JPH08214193A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3182303B2 (ja) * | 1994-11-28 | 2001-07-03 | 三洋電機株式会社 | 固体撮像素子及びこれを用いた撮像装置 |
| US5757440A (en) * | 1996-02-06 | 1998-05-26 | Analog Devices, Inc. | Method and apparatus for providing an offset level to an image signal |
| US6243134B1 (en) * | 1998-02-27 | 2001-06-05 | Intel Corporation | Method to reduce reset noise in photodiode based CMOS image sensors |
| JP3389949B2 (ja) * | 1999-03-16 | 2003-03-24 | 日本電気株式会社 | 固体撮像素子用雑音除去回路 |
| US7385636B2 (en) * | 2004-04-30 | 2008-06-10 | Eastman Kodak Company | Low noise sample and hold circuit for image sensors |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5822900B2 (ja) * | 1978-09-25 | 1983-05-12 | 株式会社日立製作所 | 固体撮像装置 |
| US4287441A (en) * | 1979-03-30 | 1981-09-01 | The United States Of America As Represented By The Secretary Of The Army | Correlated double sampling CCD video preprocessor-amplifier |
| DE3275542D1 (en) | 1981-11-13 | 1987-04-09 | Teijin Ltd | Process for prostaglandin e1, production and novel delta 7-prostaglandines e and 7-hydroxyprostaglandins e |
| FR2597648B1 (fr) * | 1986-04-22 | 1992-09-11 | Thomson Csf | Circuit d'echantillonnage et maintien de signal a faible residu d'echantillonnage et utilisation de ce circuit au double echantillonnage correle de signaux |
| JPH01208975A (ja) * | 1988-02-16 | 1989-08-22 | Nec Corp | 電荷結合素子の信号処理装置 |
| US4987321A (en) * | 1989-09-25 | 1991-01-22 | Eastman Kodak Company | Processing circuit for image sensor |
| US5086344A (en) * | 1990-05-11 | 1992-02-04 | Eastman Kodak Company | Digital correlated double sampling circuit for sampling the output of an image sensor |
| EP0553544A1 (en) * | 1992-01-31 | 1993-08-04 | Matsushita Electric Industrial Co., Ltd. | Multiplexed noise suppression signal recovery for multiphase readout of charge coupled device arrays |
-
1994
- 1994-10-28 US US08/330,757 patent/US5467130A/en not_active Expired - Fee Related
-
1995
- 1995-10-23 JP JP7274399A patent/JPH08214193A/ja active Pending
- 1995-10-26 EP EP95116835A patent/EP0710012A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5467130A (en) | 1995-11-14 |
| EP0710012A1 (en) | 1996-05-01 |
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