JPS6390852A - 電荷結合素子の出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電荷結合素子の出力回路に関し、特にゲート付
電荷積分型出力回路を有する電荷績き素子の出力回路に
関する。

〔従来の技術〕

従来、この種の電荷結構素子（以下、ＣＣＤと記す）の
出力回路は、第３図に示すように、ＣＣＤ１の１つの転
送電極２の近傍にＣＣＤ　１によって転送されてくる信
号電荷を検知し出力電圧に変換するための検知用ダイオ
ード３が設けられている。

転送りロック電圧φ１．ｎ２が印加された転送電極４に
よって転送されてきた信号電荷は転送クロックパルスの
１周期ごとに検知用ダイオード３に流れ込み、その電位
を変化させる。この電位変化をバ・ソファ回路５で受け
、出力信号Ｖ　（＋１、を外部に収出ず。リセ・ソｌ□
　ｌ□シランスタロのゲート７には転送クロックパルス
と等しい周期でリセツ）・パルスφ８が印加され、リセ
ットトランジスタ６を導通状態とすることにより、検知
用ダイオード３の電位を基準電位にリセットする。この
ゲート付電荷積分型出力回路（以下、電荷積分回路と記
す）９はよく知られている。

電荷積分回路９では、リセツ１〜Ｉ−ランジスタロが以
下に述べるようなある大きさのリセット雑音を発生ずる
、 第４図は第３図に示す電荷結合素子の出力回路の動作を
説明するための波形図である。

第４図において、時間ｔ。からｔｌまでの間リセ・・ｌ
トバルスφ１が印加されミリセラ）−）ランジスタロが
導通状態となると検知用ダイオード３の電位はリセット
トランジスタ６のドレイン電圧■まで上昇する。

次に、時間ｔ１でリセッｌ−Ｆ−ランジスタロが非導通
状態となると検知用ダイオード３の電位は検知用ダイオ
ード３とバッファ回路５のター１〜容量とのき計に相当
する容量８とリセ・ソトトランジスタ６のゲート・ソー
ス間の容量との２つの容量で決まる一定の基準電位■。

になる。次に、時間ｔ４で検知用ダイオード３に信号電
荷が転送されて流れ込み、その電位を変化させ出力電圧
■５が得られる。

ここで、時間ｔｏからｔｌまでのリセ・７１〜トランジ
スタ６が導通している間において、リセ・ントトランジ
スタ６はある大きさの雑音Ｅｎを発生する。この雑音Ｅ
。によって基準電位Ｖ。が影響を受けて変化する。例え
ば、第４図に示すように、リセットパルスφ８が印加さ
れる都度Ｖ。→Ｖｎ・・）と変化しリセット雑音■。と
なる。このリセット雑音に伴って、出力電圧■５が変動
し出力の信号対雑音比が劣化する。

このリセット雑音■。を取り除き信号対雑音化分改善す
る一方法として、時間ｔ３において基準電位■ｏをある
一定電位にクランプし、次に、時間ｔ７で出力電圧■５
をサンプリングする方法が、アイイーイーイー・ジャー
ナル・オブ・ソリッドステート　サーキッツ（ＴＥＥＥ
　Ｊｏｕｒｎａｌ　ｏｆＳｏｌｉｄ−ＳＬａｔ、ｃ　Ｃ
１ｒｃｕｉｔｓ）第５Ｃ−９巻、第１号、１９７４年１
２月、第１〜１３頁に相関二重サンプリング法として記
載されている。

〔発明が解決しようとする問題点〕

−ヒ述した従来の電荷結合素子の出力回路は、相関二重
サンプリング法によって除去できる雑音はリセットトラ
ンジスタに起因するリセット雑音のみに限られる。

しかしながら、第３図で示した電荷結合素子の出力回路
において、雑音を発生する雑音源はリセ・ソトトランジ
スタ６だけでは無く、バッファ・回路５がランダム雑音
を発生ずる雑音源となっている。

従って、バ・ソファ回路５をとおして得られる出力信号
にはリセ・・、　ト１−ランジスタロが発生するリセッ
ト雑音■。とバッファ回路５が発生ずるランダム雑音と
が重畳してかまれている。

このような出力信号を相関二重サンプリング法で雑音を
除去しようとした場合、基準電位■。をある一定電位に
クランプするとき、第１１図の時間［３において　基準
電圧■。に片まれるランダム雑音の影響を受けた状態で
クランプ作用が行われ、更に、時間ｔ７で出力電圧Ｖｓ
をサンプリングするとき、同様にランダム雑音を含んだ
出力電圧をサンプリングする結果となる。

即ち、上述した従来の電荷結合素子の出力回路は、相関
二重サンプリング法を用いれば、リセ・ソトｌ−ランリ
スタが発生するリセット雑音は除去可能であるが、バッ
ファ回路が発生するランダム雑音は除去することができ
ないので、信号対雑音比が劣化するという欠点がある。

本発明の目的は、ＣＣＤの出力信号中に含まれるリセッ
ト雑音とランダム雑音の両方を除去し、信号対雑音比を
向上できる電荷結合素子の出力回路を提供することにあ
る２ 〔問題点を解決するための手段〕 本発明の電荷結合素子の出力回路は、転送クロックパル
スの１周期ごとに基準電位と信号電荷とに対応するそれ
ぞれの出力信号を出力するデー１〜付電荷積分型出力回
路を備える電荷結合素子と、＋’＋ｉｒ記基準電位に対
応する出力信号を積分して第１の積分値を出力しかつ前
記信号電荷に対応する出力信号を積分して第２の積分値
を出力する積分回路と、前記第１の積分値をサンプルホ
ールドする第１のサンプルホールド回路と、前記第２の
積分値をサンプルホールドする第２のサンプルホールド
回路と、前記第１及び第２のサンプルホールド回路から
の出力の差信号を出力する差動回路と、前記差信号をサ
ンプルボールドする第３のサンプルホールド回路とを含
んで構成される。

〔作用〕

本発明は、ＣＣＤから転送クロックパルスに同期してそ
の１周期ごとに得られる出力信号を形成する基ｉ４８電
位と信号電荷とを各々積分し、それぞれ基準電位に対応
する第１の積分値と信号電荷に対応する第２の積分値と
を生成し、次に、第２の積分値がち第１の積分値を減算
し、この減算結果を雑音が除去された出力として得るよ
うに構成している。

上述したような積分動作を行った場合、積分時定数をラ
ンダム雑音の周期より十分大きく設定すれば、リセ・７
　Ｆ−雑音と共にランダム雑音を除去することができる
。

〔実施例） 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のプロ・ツク図である。

第１図において、ＣＣＤ　１から電′Ｆｉ績分回路９を
介して出力される出力信号■。ア、は前置増幅器１０で
増幅された後、演算増幅器○Ａ１と抵抗Ｒ１，Ｒ，２と
容量Ｃ１とリセットゲートＳ１とから構成される積分回
路１１に供給される。

積分回路１１で積分された出力信号は、次に、演算増幅
器ＯＡ　２及びＯＡ、とサンプリングゲートＳ２及びＳ
３とボールド容量Ｃ２及びＣ３とから構成される２個の
第１及び第２のサンプルホールド回路１２及び１３に供
給さり、る。

差動回路１４はサンプルポール）へ回路１３の出力から
サンプルホールド回路１２の出力を減算し、第３のサン
プルホールド回路１５は差動回路１４の出力をサンプル
ホールドして雑音除去後の出力信号■。Ｔ２を出力する
。

次に、第２図は第１図の実施例の動作を説明するための
波形図である。

以下に、第１図の実施例の動作について第２図を参照し
て説明する。

電荷積分回路つのリセットトランジスタ６のゲーＩ・に
転送クロックパルスと等しい周期のリセットパルスφ８
が印加される都度、出力信号ｖ（Ｉ　７１は基準電位■
。にリセットされる。このとき、リセッＩ−１−ランジ
スタロが発生ずる雑音の影響によって、リセッ１−され
た基準電位■ｏが変動しリセッｌ−ｌｔ音Ｖ。どなる。

例えば、第２図に示すように、時間ｔ。からｔｌまでの
間、第Ｎ番目のりセットパルスφＲが印加されたときは
基準電位■。にリセッ１−され、次に、時間ｔｏｏから
１．＋１までの間、第Ｎ＋１番目のリセットパルス（１
）Ｒが印加されたときは基準電位Ｖ　１１から雑音の影
響によってＶｎだけ変動した電位にリセットされる。

次に、時間ｔ１．において、信号電荷が転送され゛ζ検
知用ダイオード３に流れ込み、その電位を降下させて出
力電圧■ｓが得られるが、第２図の時間ｔ、。からｔｌ
において、第Ｎ番目のリセ・ソｌ〜パルスφＲが印加さ
れたときの１周期では、基準電位Ｖ　、）からの電位下
降が出力電圧■ｓとなり、時間ｔａｎからｔｚにおいて
、第Ｎ＋１番目のりセットパルスφＲが印加されたとき
の１周期では、リセット雑音■。の影響によって■。た
け変動した電位からの電位降下が出力電位Ｖ、となる。

なお、第２図の出力信号■。ア、に示ず■、は、前述し
た従来例と同様に、バ・・ｌファ回路５かｔ）発生する
ランダム雑音である。

積分回路１１は前置増幅器１０で増幅された出力信号Ｖ
（＋７１をリセットパルスφ８の１周期内で２回に分割
して積分動作を行うように１１４成される。即ち、第２
図に示す積分リセ・ソトバルスφ１は、積分回路１１内
のリセ・ソｌ〜ゲー１−　Ｓ　、を閉じて積分回路１１
をリセ・ソ）・シて初期化する。

第２Ｍに示す積分信号ＶＩＯＴは積分回路１１の出力信
号で、出力信号ＶＯＴＩが時間１．で基準電位■ｏにな
り、この基準電位Ｖｏが安定した時間ｔ２に積分リセッ
トパルスφ１をリセットゲ−１・Ｓ、に加え、積分回路
１１を初期化して積分を開始する。次に、同様に時間ｔ
４で信号電荷に対する出力電圧Ｖ５が出力され始め、こ
の出力電圧ｖ５が安定した時間ｔ５に、再び積分リセッ
トパルスφ１をリセッＩ・ゲートＳ１に加え、積分回路
１１を初期化して積分を開始する。

以上の２回の積分動作によって積分回路１１から第２図
に示す積分信号Ｖｌｏｔが出力される。即ち、時間１，
２からｔ５までの時間においては基準電位Ｖ＋）が積分
された第１の積分値が得られ、同様に時間ｔ５から積分
リセッＩ〜パルスφ■の次の１周期における時間ｔ１□
までの時間においては出力電圧■５が積分された第２の
積分値が得られる。

積分回路】１の出力は第１のサンプルホールド回路１２
と第２のサンプルホールド回路１３に（４１：給される
。第２図に示すサンプリングパルスＳＰ、はサンプルホ
ール１〜回路１２のサンプリングゲー）−３２に印加さ
れる第１のサンプリングパルスを示し、サンプリングゲ
−１−Ｓ　Ｐ　２はサンプルホールド回路１３のサンプ
リングゲートＳ３に印加される第２のサンプリングパル
スである。従って、サンプルホールド回路１２は時間ｔ
３で基準電位■ｏを積分した第１の積分値をサンプルホ
ールドし、同様にサンプルホールド回路１３は時間ｔ７
で出力電圧■ｓを積分した第２の積分値をサンプルホー
ルドする。

次に、第１図に示すように、サンプルホールド回路１２
と１３との出力は差動回路１・４に供給される。差動回
路１４はサンプルホールド回路１３の出力からサンプル
ホールド回路１２の出力を；成算する７上述したとおり
、サンプルホールド回路］３の出力の第２の積分値は出
力電圧Ｖ５の積分値であり、サンプルボールド回路］２
の出力の第１の積分値は基準電位Ｖ。の積分値であるか
ら、差動回路１・−１で減算を行なって得られる出力は
リセット雑音■。が除去された出力電圧Ｖ５になる、 次に、差動回路１４の出力は演算増幅′Ｐｒ０Ａ４とサ
ンプリングゲートＳ４及びホールド容ｆｌ　Ｃ４とで構
成される第３のサンプルホールド回路１５に供給される
。第３のサンプルホールド回路１５は第１と第２のサン
プルホールド回路１２．１３の位相ずれを補償するため
のらので、第２図に示すように、サンプリングパルスＳ
Ｐ２が印加される時間ｔ７から次の１周期におけるサン
プリングパルスＳＰ１が印加される時間ｔ１４までの時
間の作意の時間ｔ１３にサンプリングペルスＳＰ３がサ
ンプリングゲートＳ４に印加され、差動回路１４から得
られる雑音が除去された出力電圧■５をサンプルホール
ドする。

」−述したとおり２つのサンプルホールド回路１２．１
３にはそれぞれ基僧電位Ｖ。と出力電圧〜′５の積分値
が保持されているが、積分回路１１の積分時定数をラン
ダム雑音Ｖ　１）の周１ｊｌｌより十分大きく設定する
ことにより、出力信号Ｖ０．工、中に３まｒしている、
電荷積分回路９中のバッファ回路５か発生ずるランジノ
４随音■５を平均１ヒして減衰させることができ、また
差動回路１４で減算３行うことによってリセットトラン
ジスタ６が発生ずるリセット雑音Ｖｎも除去される。

その結果、サンプルホールド回路１５からは信号対雑音
比が改善された出力電圧■ｓ　？もつ出力信号ＶＯＴ２
が得られる５ ［′発明の効果〕 以上説明したように本発明の電荷結合素子の出力回路は
、ＣＣＤの出力信号中の基準電位と信号電荷の出力電圧
とをＣＣＤを駆動する転送クロックパルスの１周期内で
それぞれ積分し、平均化することにより、ＣＣＤの電荷
積分回路におけるリセットｌ−ランジメタか発生するり
セラＩ−１’［ｇとバッファ回路が発生するランダム雑
音との両方の雑音を除去することができるので、信号対
雑音比の良好な出力信号を得ることができるという効果
がある。

図面の簡ｆｉｉな説明 第１図は本発明の一実施例のフロック図、第２図は第１
図の実施例の動作を説明するための波形図、第３図は従
来の電荷結合素子の出力回路の一例の詳細ブロック図、
第４図は第３図の従来例の動作を説明するための波形図
である。

１・・・ＣＣＤ、２・・・転送電極、３・・・検知用ダ
イオード、４・・・転送電極、５・・・バッファ回路、
６・・・リセットトランジスタ、７・・・ゲート、８・
・・容量、９・・電荷積分回路、１０・・・前置増幅器
、１１・・・積分回路、１２．１３・・・サンプルホー
ルド回路、１４・・・差動回路、１５・・・サンプルボ
ールド回路。

Ｎ　　　　　　　　　　　　　　　Ｖ材第３図 ｔ ｔｏ　ｔｒ　ｔ３　ｔヂ　　　　　ｔｑｔｒ。

第４図

Claims (1)

【特許請求の範囲】
1. 　転送クロックパルスの１周期ごとに基準電位と信号電
   荷とに対応するそれぞれの出力信号を出力するゲート付
   電荷積分型出力回路を備える電荷結合素子と、前記基準
   電位に対応する出力信号を積分して第１の積分値を出力
   しかつ前記信号電荷に対応する出力信号を積分して第２
   の積分値を出力する積分回路と、前記第１の積分値をサ
   ンプルホールドする第１のサンプルホールド回路と、前
   記第２の積分値をサンプルホールドする第２のサンプル
   ホールド回路と、前記第１及び第２のサンプルホールド
   回路からの出力の差信号を出力する差動回路と、前記差
   信号をサンプルホールドする第３のサンプルホールド回
   路とを含むことを特徴とする電荷結合素子の出力回路。