JP2002057581A - サンプリング処理装置及びこれを用いた撮像装置 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタル化及びＩＣチップ化に適したサン
プリング処理装置を簡易な構成で実現するとともに、デ
ィジタル化に伴う弊害をなくす。 【解決手段】 サンプルホールド回路５と、アナログ／
ディジタル変換回路６とを設けるとともに、アナログ／
ディジタル変換回路６の後段にラッチ回路７を設ける。
例えば、相関二重サンプリング（ＣＤＳ）回路の構成で
は、アナログ／ディジタル変換回路６の後段に第１のラ
ッチ回路７ａを配置するとともに、その後段に第２のラ
ッチ回路７ｂを配置し、これらのラッチ回路を経た遅延
出力信号を演算部８に送り、ここで両者間の減算を行っ
てラッチ回路９からデータを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル化及び
ＩＣチップ化に適したサンプリング処理装置を実現する
技術に関する。

【０００２】

【従来の技術】一般に、ディジタル信号処理装置におい
ては、各種のサンプリング処理が行われ、例えば、図３
に示す回路は、画像処理装置（固体撮像素子の信号処理
等。）で使用される相関二重サンプリングをアナログ回
路として構成したものである。

【０００３】図示する処理回路ａでは、入力信号「Ｓｉ
ｎ」は、Ａ点で２つに分岐し、その一方がコンデンサＣ
１を介して初段のサンプルホールド回路ｂに入力された
後、次段のサンプルホールド回路ｃを介してアナログア
ンプｄ（の正入力端子）に送出される。また、他方の入
力信号については、コンデンサＣ２を介してサンプルホ
ールド回路ｅに入力された後で、アナログアンプｄ（の
正入力端子）に送出される。

【０００４】アナログアンプｄは、サンプルホールド回
路ｃの出力信号とサンプルホールド回路ｅの出力信号と
を受けて、両者間の差分演算を行った結果を出力するよ
うになっている。

【０００５】尚、図では便宜上、「サンプルホールド」
を「Ｓ／Ｈ」と略記しており、また、図示しない信号発
生回路から各サンプルホールド回路に送られるサンプル
ホールドパルスについては、信号「ＳＨ１」がサンプル
ホールド回路ｂに供給され、信号「ＳＨ２」がサンプル
ホールド回路ｃ、ｅに供給される。例えば、固体撮像素
子の信号処理では、当該素子による撮像信号が入力信号
「Ｓｉｎ」として本回路に供給され、信号「ＳＨ１」
（プリチャージ部のサンプルホールド用信号）によって
入力信号のリセット電圧がサンプリングされ、信号「Ｓ
Ｈ２」（データ部のサンプルホールド用信号）によって
入力信号の信号電圧がサンプリングされる。

【０００６】そして、このようなサンプリング処理回路
を経た出力信号に対して、アナログ／ディジタル変換回
路による量子化処理が行われる。

【０００７】しかしながら、上記した回路では、アナロ
グアンプｄを使用していることや、３つのサンプルホー
ルド回路（ｂ、ｃ、ｅ）を設けていること等に起因し
て、下記の示す問題がある。

【０００８】・信号へのノイズ重畳の問題についてアナ
ログ信号処理だけで解決することが難しい。

【０００９】・ＣＭＯＳ製造技術の適用が容易でないた
めに、他の回路（例えば、画像信号処理回路等）ととも
に１つのＩＣ（集積回路）にチップ化するのが困難であ
る。

【００１０】そこで、ディジタル処理による相関二重サ
ンプリング処理回路が提案されており、例えば、特開平
１１−２６６１５６号公報や、特開２０００−１３６９
１号公報に開示されている。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
回路では、ディジタル化に際して、高い電源電圧を必要
とする構成であったり、信号のダイナミックレンジを十
分にとれないといった問題、あるいは、フィールドメモ
リ等を要するために小型化が難しいといった、各種の難
点をかかえている。

【００１２】そこで、本発明は、ディジタル化及びＩＣ
チップ化に適したサンプリング処理装置を簡易な構成で
実現するとともに、ディジタル化に伴う弊害をなくすこ
とを課題とする。

【００１３】

【課題を解決するための手段】本発明は上記した課題を
解決するために、サンプルホールド回路と、該サンプル
ホールド回路の後段に配置されたアナログ／ディジタル
変換回路と、該アナログ／ディジタル変換回路の後段に
配置されたラッチ回路と、該ラッチ回路への入力信号及
びラッチ回路を経た遅延出力信号に対して加算又は減算
を行う演算部とを備えたものである。

【００１４】従って、本発明によれば、サンプルホール
ド回路を多用することなく、ラッチ回路を用いることに
よって、ディジタル処理に適したサンプリング処理装置
を簡単な構成で実現できるとともに、他の回路とともに
１チップ化することができる。

【００１５】

【発明の実施の形態】本発明は、サンプルホールド回路
と、該サンプルホールド回路の後段に配置されたアナロ
グ／ディジタル変換回路とを備えたサンプリング処理装
置に関するものであり、アナログ／ディジタル変換回路
の後段に一又は複数のラッチ回路を配置するとともに、
当該ラッチ回路への入力信号及びラッチ回路を経た遅延
出力信号に対して加算又は減算処理を行う演算部を設け
たものである。

【００１６】図１は、本発明サンプリング処理装置を、
ディジタル処理による相関二重サンプリング回路に適用
した構成例を示したものである。尚、「相関二重サンプ
リング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍ
ｐｌｉｎｇ）」とは、１回目のサンプリングの後、時間
をずらした２回目のサンプリングを行うことで位相合わ
せを行うとともに、複数のサンプリングデータに係る相
関性を利用した演算処理を行うもので、ノイズの除去や
抑圧等を目的として用いられる。

【００１７】本図においてサンプリング処理装置１で
は、撮像装置への適用を想定しており、撮像手段２の出
力に対する信号処理回路について構成の要部を示してい
る。尚、撮像手段２については、例えば、ＣＣＤ（電荷
結合素子）型の固体撮像素子（エリアイメージセンサや
ラインイメージセンサ等）が挙げられるが、これに限ら
ず、ＭＯＳ（金属酸化物半導体）型あるいはＣＭＯＳ型
等の固体撮像素子が挙げられる。また、単板式に限らず
多板式等への適用が可能であることは勿論である。

【００１８】撮像手段２の出力信号は、先ず、直流分除
去手段３を介してクランプ回路４に送られる。尚、直流
分除去手段３は、信号の直流成分を除去（カット）する
ために設けられており、図には最も簡単な例として結合
コンデンサを示しているが、これに限らず高域通過フィ
ルタ（ハイパスフィルタ）等を用いることができる。

【００１９】クランプ回路４は、直流分除去手段３を経
た信号に対して直流成分を付与するための回路である。
つまり、直流分除去手段３によって直流電圧成分が除去
された信号に対して、所望の直流電圧成分を付加するこ
とができるようにしたものである。この処理によって撮
像手段２の出力信号に係る直流電圧成分を低電圧化でき
る。これがないと、当該直流電圧成分が高い電位である
場合、例えば、５ボルト以上の場合に、ＩＣの使用電圧
（３．３ボルト）を越えてしまうため、他の回路（画像
信号処理回路等）とサンプリング処理装置１をワンチッ
プ化する際に微細加工に適さなくなる（ゲート長の大き
いトランジスタの使用を余儀なくされる。）等の支障が
生じる。

【００２０】クランプ回路４によって直流分が低電圧化
された信号は、サンプルホールド回路５に供給され、当
該回路は、図示しない信号発生回路からのタイミング制
御信号（つまり、サンプルホールドパルスであり、これ
を「Ｓ５」と記す。）を受けて信号レベルを抽出する
（標本化処理）。尚、サンプルホールド回路５について
は集積化に適した構成ならば如何なる構成でも構わない
が、サンプルホールド電圧を変化させないためにリーク
電流の小さい回路が望ましい。

【００２１】そして、サンプルホールド回路５の出力信
号は、後段のアナログ／ディジタル変換回路６（図に
は、「アナログ／ディジタル」を「Ａ／Ｄ」と略記す
る。）に送られ、ここで量子化処理が行われる。アナロ
グ／ディジタル変換回路６としては、直列抵抗網、比較
部、エンコーダからなる全並列比較型の構成が高速処理
の観点から好ましく、例えば、高位電源及び低位電源に
接続される直列抵抗網と、差動チョッパコンパレータか
らなる比較器、エンコーダを備え、撮像出力の基準レベ
ル（あるいはリセット電位）と信号レベル（信号電位）
とを交互に取り込んで両者のレベル差に応じたディジタ
ルデータを出力する回路構成が挙げられる。尚、本回路
に入力される信号「ＶＨ」、「ＶＬ」、「Ｓ６」のう
ち、前２者は参照電圧設定部６ａから供給されるもの
で、信号「ＶＨ」が高電位側の参照電圧端子への供給信
号、信号「ＶＬ」は低電位側の参照電圧端子への供給信
号をそれぞれ示している。また、信号「Ｓ６」は図示し
ない信号発生回路からのアナログ／ディジタル変換用パ
ルス（タイミング制御信号）を示している。また、上記
したように、直流分除去手段３及びクランプ回路４を設
け、入力信号の直流（ＤＣ）成分を除去してから適当な
電位（例えば、アナログ／ディジタル変換回路の動作電
圧が３．３Ｖのときに、１．５Ｖ程度）にクランプして
からサンプルホールド及びアナログ／ディジタル変換を
行っているので、高電圧源が必要なくなり、従って電源
の共用化に適している。つまり、大きな直流成分を含む
信号を処理する場合には、アナログ／ディジタル変換に
おける参照電圧の高位電源について、信号の直流成分
（例えば、９Ｖ）に交流（ＡＣ）成分を加味した最大値
よりも大きい電位を必要とし、また、参照電圧の低位電
源については信号の直流成分に交流成分を加味した最小
値よりも小さい電位を必要とするので、一般に高電圧源
を用いなければならいない。また、ダイナミックレンジ
に関しては、従来に比してこれを大きくとることができ
る（これは、例えば、直流成分が９Ｖで交流成分が数百
ｍＶの信号をアナログ／ディジタル変換する場合に比べ
て、直流分除去及びクランプ後に低電位化された３．３
Ｖに対して交流成分が数百ｍＶの信号をアナログ／ディ
ジタル変換する場合の方がダイナミックレンジを大きく
とれることに依る。）。

【００２２】アナログ／ディジタル変換回路６では、後
述するように、撮像出力に関するリセット電位（フィー
ドスルー期間でのレベル）と信号電位が所定ビット数の
ディジタルデータに変換され、当該データは第１のラッ
チ回路７ａに送られる。

【００２３】そして、第１のラッチ回路７ａによる遅延
出力は、さらにその後段の第２のラッチ回路７ｂに送出
される。尚、図中に示す「１Ｄ」は「１」単位時間の遅
延（Ｄｅｌａｙ）を意味する。

【００２４】本回路では、２つのラッチ回路（遅延及び
保持手段）を通して所定時間の遅れをもったデータが得
られるように構成されており、第１のラッチ回路７ａを
経た遅延出力信号と、第２のラッチ回路７ｂを経た遅延
出力信号は演算部８に送出される。尚、これら第１、第
２のラッチ回路には、ｎビットのレジスタやＤフリップ
フロップ等が用いられるが、各回路には図示しない信号
発生回路からラッチ用の制御信号（ラッチパルスであ
り、これを「Ｓ７」と記す。）がそれぞれ供給される。

【００２５】演算部８については、第１、第２のラッチ
回路の各出力の間で減算を行う減算器８ａが用いられて
おり、減算器８ａの出力は第３のラッチ回路９を経て出
力データとなる。つまり、減算器８ａにおいては、図示
するように第１のラッチ回路７ａの出力が負側入力、第
２のラッチ回路７ｂの出力が正側入力とされているの
で、ラッチ回路９は、図示しない信号発生回路から当該
回路に供給される制御信号（ラッチパルスであり、これ
を「Ｓ９」と記す。）を受けて、第２のラッチ回路７ｂ
を経た出力データ（これを「ＤＡＴ７ｂ」と記す。）か
ら、第１のラッチ回路７ａを経た出力データ（これを
「ＤＡＴ７ａ」と記す。）を減算したデータを、相関二
重サンプリング処理データとして出力する。

【００２６】このように、アナログ／ディジタル変換処
理を経た撮像データが、その後のラッチ回路７ａ、７ｂ
によって位相調整されて減算処理が施され、これがラッ
チされることで、リセットノイズの除去された信号デー
タ（映像信号レベルを示すディジタルデータ）だけが抽
出されて、サンプリング処理装置１の後段に設けられた
画像信号処理回路（図示はしないが、輝度信号処理、ク
ロマ信号処理等を行う回路）に転送される。

【００２７】尚、アナログ／ディジタル変換回路６への
入力信号についてその電位レベルが小さい場合には、上
記直流分除去手段３の前に増幅器を介挿して、撮像手段
２の出力信号を増幅することで振幅レベルを適正化する
といった処置を講じることが好ましい。

【００２８】図２は、回路各部の波形や、制御信号のタ
イミングについて説明するためのものであり、図示した
各記号の意味は以下の通りである。

【００２９】・「Ｃ＿ＯＵＴ」＝撮像出力信号、つま
り、撮像手段２の出力する信号 ・「Ｌ＿ＶＨ」 ＝信号ＶＨの電位レベル ・「Ｌ＿ＶＬ」 ＝信号ＶＬの電位レベル ・「ＤＡＴ６」 ＝アナログ／ディジタル変換回路６の
出力データ ・「Ｐ０」、「Ｐ１」、「Ｐ２」、… ＝リセット電位
（基準電位）に対応するディジタルデータ ・「Ｄ０」、「Ｄ１」、「Ｄ２」、… ＝信号電位に対
応するディジタルデータ ・「ＣＤＳ＿ＯＵＴ」 ＝相関二重サンプリング後の出
力データ。

【００３０】尚、Ｓ５、Ｓ６、Ｓ７、Ｓ９は既述の通り
であり、Ｓ６以外の各信号についてはいずれも前縁トリ
ガーとされる（Ｓ６については後縁トリガーとされ
る。）。

【００３１】撮像出力Ｃ＿ＯＵＴについては、リセット
期間、ゼロレベル（基準レベル）期間（あるいはフィー
ドスルー期間）、信号期間の３の期間から成る期間が周
期的に繰り返され、後２者の期間における電位レベルが
サンプリング処理の対象とされる。

【００３２】つまり、撮像出力に関するリセット電位及
び信号電位に対してサンプルホールドとアナログ／ディ
ジタル変換が行われるため、「Ｐｉ」（ｉ＝０、１、
２、…）と「Ｄｉ」（ｉ＝０、１、２、…）が交互に出
力される。

【００３３】尚、Ｌ＿ＶＨやＬ＿ＶＬのレベル値につい
ては撮像手段２の出力信号レベルに応じて決定される
が、高電位のＬ＿ＶＨは、フィールド内のリセット電位
の最大値と同じか又はそれよりも高い電位に設定され
る。そして、低電位のＬ＿ＶＬは、フィールド内の信号
電位の最小値と同じか又はそれより低い電位に設定され
るが、接地電位よりは高い電位に規定すべきである（∵
接地電位にすると、抽出された映像信号のダイナミック
レンジが十分にとれないから。例えば、撮像手段２から
得られる信号についてその直流成分をとり除いた後で
１．５Ｖのクランプを行ってからアナログ／ディジタル
変換処理を行う場合を想定すると、撮像手段２から出力
される信号成分は、常に０〜３．３Ｖの範囲でフルスイ
ングする訳ではないので、１．０〜２．０Ｖでスイング
するとした場合には、変換データ幅の半分程度は無駄に
なってしまう。そこで、このような無効分をなくすため
には、低電位側のＬ＿ＶＬをできる限り信号成分の最小
値に近づけることによりダイナミックレンジを拡大させ
るように工夫することが好ましい。）。

【００３４】また、これらの参照電圧のレベル値につい
ては、これを常に一定値とするよりは、所定数のフィー
ルド毎に可変設定されるように制御する。つまり、撮像
手段２の出力信号電圧に応じて１フィールド毎あるいは
数フィールド毎に参照電圧設定部６ａの参照電圧を自動
的に再設定して設定値を更新していくこと（例えば、参
照電圧設定部６ａがＣＤＳ＿ＯＵＴを受けて、１フィー
ルド期間あるいは数フィールド期間におけるリセット電
圧の最大値や信号電圧の最小値を撮像データから求めた
上で、Ｌ＿ＶＨやＬ＿ＶＬのレベル値を絶えず更新すれ
ば良い。）が、信号Ｃ＿ＯＵＴのレベル変動の影響を受
け難いという点で好ましい。

【００３５】ＤＡＴ７ａと、これより１単位時間（ラッ
チパルス１つ分の遅延時間）だけ遅れたＤＡＴ７ｂは減
算器に送られて、さらにラッチされることでＣＤＳ＿Ｏ
ＵＴとして、差分データ「Ｐ０−Ｄ０」、「Ｐ１−Ｄ
１」等が得られる。つまり、「ｉ」（＝０、１、２、
…）を整数指標として表したデータ「Ｐｉ−Ｄｉ」は、
「Ｐｉ」から「Ｄｉ」を引き算したデータ（各データに
含まれるノイズ成分が相関を有しているので、引き算に
よって両者が相殺される。）を意味しており、よって、
これは「Ｐｉ」をレベル基準にした信号データを表して
いる（負極性信号であることに注意）。

【００３６】本回路と図３の構成との動作比較に関して
は、後者においてリセット電圧のサンプリングデータ
と、信号電圧のサンプリングデータをそれぞれ分けて抽
出してから両者間の減算を行っているのに対して、本回
路では、リセット電圧のサンプリングデータと信号電圧
のサンプリングデータとが交互に繰り返される時系列デ
ータと、当該時系列データを一定時間遅延させたデータ
を作って両者間の減算を行っているという点で相違があ
る。

【００３７】しかして、上記の回路によれば、下記に示
す利点を得ることができる。

【００３８】・従来のアナログ回路の構成を、比較的簡
単な回路構成でもってディジタル処理に適した構成に置
き換えることができるので、ＣＭＯＳ製造技術で容易に
チップ化できる。特にサンプリング処理装置１を画像処
理回路とともに１チップ化することで、回路配置スペー
ス、占有面積の低減や小型化の面で有利である。

【００３９】・相関二重サンプリング回路への適用にお
いては、従来のアナログ信号処理をディジタル信号処理
にすることでノイズ耐性を良くすることができるととも
に、そのための弊害（高電源電圧の必要性やダイナミッ
クレンジの不足等）が少ない。

【００４０】・サンプリング処理装置１を固体撮像装置
の信号処理に用いることで画質の向上や高品質化を実現
できる。

【００４１】尚、上記の説明では相関二重サンプリング
処理への適用を想定したため、演算部８の前のラッチ回
路が２つとされたが、一般には、アナログ／ディジタル
変換処理の後に複数のラッチ回路（例えば、縦列接続の
ラッチ群）を設けて、各ラッチ回路による遅延出力デー
タを演算部８に送出することで、サンプリング処理回路
の使用目的に応じて必要なディジタルデータを算出する
ための回路に、本発明を幅広く適用することができるこ
とは勿論である。

【００４２】

【発明の効果】以上に記載したところから明らかなよう
に、請求項１に係る発明によれば、アナログアンプを使
ったり、サンプルホールド回路を多用することなく、ま
たフィールドメモリ等の記憶素子を用いることなく、デ
ィジタル処理及びＩＣチップ化に適したサンプリング処
理装置を簡単な構成で実現できる。

【００４３】請求項２や請求項４に係る発明によれば、
サンプルホールド回路、アナログ／ディジタル変換回
路、２つのラッチ回路、演算部からなる比較的簡易な構
成で相関二重サンプリングのディジタル化が可能にな
り、これに伴う弊害も少ない。

【００４４】請求項３に係る発明によれば、撮像装置の
小型化や画質の向上を図ることができる。

【００４５】請求項５に係る発明によれば、撮像出力の
レベル変動に左右されない適正なアナログ／ディジタル
変換処理を実現できる。

【図面の簡単な説明】

【図１】本発明に係るサンプリング処理装置の構成例を
示すブロック図である。

【図２】回路動作について説明するための図である。

【図３】従来例を示す図である。

【符号の説明】

１…サンプリング処理装置、２…撮像手段、５…サンプ
ルホールド回路、６…アナログ／ディジタル変換回路、
７ａ…第１のラッチ回路、７ｂ…第２のラッチ回路、８
…演算部、８ａ…減算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小竹 利明 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 上野 宙 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 奥崎 剛 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 首藤 康予 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5C024 CX06 CX43 GY01 GY31 HX03 HX06 HX09 HX13 HX23 HX29 HX35 5J022 AA01 BA06 CA07 CA10 CF02

Claims (5)

【特許請求の範囲】
1. 【請求項１】 サンプルホールド回路と、該サンプルホ
   ールド回路の後段に配置されたアナログ／ディジタル変
   換回路とを備えたサンプリング処理装置において、 上記アナログ／ディジタル変換回路の後段に配置された
   ラッチ回路と、 上記ラッチ回路への入力信号及びラッチ回路を経た遅延
   出力信号に対して加算又は減算を行う演算部とを備えて
   いることを特徴とするサンプリング処理装置。
2. 【請求項２】 請求項１に記載したサンプリング処理装
   置において、 アナログ／ディジタル変換回路の後段に配置された第１
   のラッチ回路と、 第１のラッチ回路の後段に配置された第２のラッチ回路
   と、 上記第１のラッチ回路を経た遅延出力信号と、上記第２
   のラッチ回路を経た遅延出力信号との間で減算を行う減
   算器を備えていることを特徴とするサンプリング処理装
   置。
3. 【請求項３】 撮像手段と、該撮像手段の出力が入力さ
   れるサンプルホールド回路と、該サンプルホールド回路
   の後段に配置されたアナログ／ディジタル変換回路とを
   備えた撮像装置において、 上記アナログ／ディジタル変換回路の後段に配置された
   ラッチ回路と、 上記ラッチ回路への入力信号及びラッチ回路を経た遅延
   出力信号に対して加算又は減算を行う演算部とを備えて
   いることを特徴とする撮像装置。
4. 【請求項４】 請求項３に記載した撮像装置において、 アナログ／ディジタル変換回路の後段に配置された第１
   のラッチ回路と、 第１のラッチ回路の後段に配置された第２のラッチ回路
   と、 上記第１のラッチ回路を経た遅延出力信号と、上記第２
   のラッチ回路を経た遅延出力信号との間で減算を行う減
   算器を備えていることを特徴とする撮像装置。
5. 【請求項５】 請求項３に記載した撮像装置において、 アナログ／ディジタル変換回路に供給される参照電圧が
   所定数のフィールド毎に自動設定され、かつ当該参照電
   圧のうち低電位側の電位が接地電位よりも高い電位に設
   定されることを特徴とする撮像装置。