JP2010178033A - 撮像装置およびイメージセンサチップ - Google Patents

Abstract

【課題】消費電力や費用の増大を抑えつつ、高画素化および高速化と共に、出力データの高分解能化および高フレームレート化を可能とする撮像装置およびイメージセンサチップの提供を図る。
【解決手段】複数のピクセルを有するピクセルアレイ１と、それぞれが前記ピクセルアレイの１行のデータを受け取ってアナログ／デジタル変換する複数のカラムＡＤＣ３１〜３８と、前記ピクセルアレイからの複数行のカラムデータを順次読み出して対応する前記複数のカラムＡＤＣにそれぞれ供給するデータ読み出し回路２０と、前記複数のカラムＡＤＣにアナログ／デジタル変換を行わせるための共通の制御信号を発生する制御信号発生回路４０と、を備えるように構成する。
【選択図】図３

Description

この出願は、撮像装置、および、該撮像装置を有するイメージセンサチップに関する。

近年、デジタルカメラやデジタルビデオカメラ等に使用される撮像装置は、高画素化および高速化が進んでおり、複数のピクセルを有するピクセルアレイで検出したアナログ信号をデジタル信号に変換するカラムＡＤＣの高速化が必要となってきている。

図１は従来の撮像装置の一例を示すブロック図である。図１において、参照符号１はピクセルアレイ、１０はピクセル、そして、１１〜１４はサブピクセル（画素）を示している。また、参照符号２０はプリアンプ（Pre AMP）および相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）回路、３０はカラム・アナログ／デジタルコンバータ（カラムＡＤＣ）、そして、４０はランプ信号発生回路を示している。

ここで、各ピクセル１０は、例えば、赤色用のサブピクセル１１、緑色用のサブピクセル１２，１３、および、青色用のサブピクセル１４の４つのサブピクセルで構成されている。なお、４つのサブピクセルは２×２構成とされ、緑色用のサブピクセル１２および１３は、２×２構成の対角位置に設けられている。

図１に示されるように、従来の撮像装置は、画素（サブピクセル）がマトリクス状に配列されたピクセルアレイ１の一方側にプリアンプおよび相関二重サンプリング回路（Pre AMP + CDS）２０と１つのカラムＡＤＣ３０を設けるようになっている。

カラムＡＤＣ３０は、ランプ信号発生回路４０からのランプ信号ＲＭＰにより、プリアンプおよび相関二重サンプリング回路２０から供給されたカラム方向（１ライン分の画素）のアナログデータをデジタルデータ（例えば、１４ビットのデータ）に変換する。

図２は図１の撮像装置の動作を説明するためのタイミング図である。
図２に示されるように、カラムＡＤＣ３０のアナログデータ読み込みは、１カラムライン毎に１水平時間１Ｈの最初のタイミングで行い、その後、ランプ信号ＲＭＰに従ってアナログ／デジタル変換を行う。さらに、カラムＡＤＣ３０からのデジタルデータは、１水平時間１Ｈの最後のタイミングで出力される。

このように、図１に示す撮像装置は、ピクセルアレイ１からの信号をプリアンプおよび相関二重サンプリング回路２０で読み出してカラムＡＤＣ３０に供給し、ランプ信号ＲＭＰに従ってアナログ／デジタル変換を行うカラムＡＤＣ方式を採用している。

ところで、従来、固定パターン雑音を減少させた撮像装置として、少なくとも一つのカラムラインと少なくとも２つのＡＤ変換ブロックの接続をスイッチング素子で設定するものが提案されている。

これは、能動画素センサ配列のすべての赤および青の画素をいずれか１つのＡＤ変換ブロックで処理し、活性素子センサ配列のすべての緑画素を他の１つのＡＤ変換ブロックで処理するようになっている。なお、ＡＤ変換ブロックは、サンプリング、増幅および変換処理を含んでいる。

また、従来、カラムＡＤＣの高フレームレートセンサにおいて、ＡＤＣの速度を向上させるものが提案されている。具体的に、一画素列（カラムライン）に対してＡＤＣを２つ以上設け、画素列の複数の画素からの出力を振り分けて入力し、並列処理による高速化やスクランブル化によるばらつきの低減を実現するものが提案されている。

さらに、従来、４トランジスタ型ピクセル回路およびそのピクセル回路を適用したイメージセンサチップも提案されている。

特開２００４−２２２２８６号公報 特開２００５−３４７９３２号公報 特開２００６−２１７４５号公報

上述したように、近年、撮像装置は、高画素化および高速化が進んでおり、カラムＡＤＣの高速化が必要になって来ている。

撮像装置に使用されるカラムＡＤＣの変換スピードは、そのカラムＡＤＣの分解能と画素数とフレームレートによって確定する。

従って、撮像装置の高画素化および高速化と共に、出力データの高分解能化および高フレームレート化を行うには、カラムＡＤＣの変換スピードを高速化しなければならない。

しかしながら、カラムＡＤＣの高速化を行うと、ノイズの発生が増大し、また、変換精度も劣化する。さらに、ノイズの発生が低くて高速動作が可能なカラムＡＤＣは、駆動能力を大きくする必要があるため、消費電力が大きくなり、また、費用も嵩むことになる。

この出願は、上述した課題に鑑み、消費電力や費用の増大を抑えつつ、高画素化および高速化と共に、出力データの高分解能化および高フレームレート化を可能とする撮像装置およびイメージセンサチップの提供を目的とする。

第１実施形態によれば、複数のピクセルを有するピクセルアレイと、複数のカラムＡＤＣと、データ読み出し回路と、制御信号発生回路と、を備えることを特長とする撮像装置が提供される。

前記複数のカラムＡＤＣは、それぞれが前記ピクセルアレイの１行のデータを受け取ってアナログ／デジタル変換する。また、前記データ読み出し回路は、前記ピクセルアレイからの複数行のカラムデータを順次読み出して対応する前記複数のカラムＡＤＣにそれぞれ供給する。

さらに、前記制御信号発生回路は、前記複数のカラムＡＤＣにアナログ／デジタル変換を行わせるための共通の制御信号を発生する。

第２実施形態によれば、撮像装置と、ドライバ回路と、内部電圧発生回路と、タイミングジェネレータと、を備えることを特徴とするイメージセンサチップが提供される。

前記撮像装置は、複数のピクセルを有するピクセルアレイと、複数のカラムＡＤＣと、データ読み出し回路と、制御信号発生回路と、を備える。

前記複数のカラムＡＤＣは、それぞれが前記ピクセルアレイの１行のデータを受け取ってアナログ／デジタル変換する。また、前記データ読み出し回路は、前記ピクセルアレイからの複数行のカラムデータを順次読み出して対応する前記複数のカラムＡＤＣにそれぞれ供給する。

さらに、前記制御信号発生回路は、前記複数のカラムＡＤＣにアナログ／デジタル変換を行わせるための共通の制御信号を発生する。

前記ドライバ回路は、前記ピクセルアレイの１行毎の選択を行い、また、前記内部電圧発生回路は、前記データ読み出し回路，前記複数のカラムＡＤＣ，前記制御信号発生回路および前記ドライバ回路の内部電圧を発生する。

そして、前記タイミングジェネレータは、前記データ読み出し回路，前記複数のカラムＡＤＣ，前記制御信号発生回路および前記ドライバ回路のタイミング信号を生成する。

各実施例によれば、消費電力や費用の増大を抑えつつ、高画素化および高速化と共に、出力データの高分解能化および高フレームレート化を可能とする撮像装置およびイメージセンサチップを提供することができる。

従来の撮像装置の一例を示すブロック図である。 図１の撮像装置の動作を説明するためのタイミング図である。 第１実施例の撮像装置を概略的に示すブロック図である。 図３の撮像装置の動作を説明するためのタイミング図である。 第２実施例の撮像装置を概略的に示すブロック図である。 図３の撮像装置が適用されるイメージセンサチップの一例を示すブロック図である。 図６のイメージセンサチップにおける要部の回路構成を示すブロック図である。 図７に示す回路の動作を説明するためのタイミング図である。 図３の撮像装置の変形例が適用されるイメージセンサチップの一例を示すブロック図である。 図９に示す撮像装置の変形例の動作を説明するためのタイミング図である。

以下、撮像装置およびイメージセンサチップの実施例を、添付図面を参照して詳述する。

図３は第１実施例の撮像装置を概略的に示すブロック図である。図３において、参照符号１はピクセルアレイ、１０はピクセル、そして、１１〜１４はサブピクセル（画素）を示している。また、参照符号２０はプリアンプ（Pre AMP）および相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）回路、３１〜３８はカラム・アナログ／デジタルコンバータ（カラムＡＤＣ）、そして、４０はランプ信号発生回路を示している。

ここで、各ピクセル１０は、例えば、赤色用のサブピクセル１１、緑色用のサブピクセル１２，１３、および、青色用のサブピクセル１４の４つのサブピクセルで構成されている。なお、４つのサブピクセルは２×２構成とされ、緑色用のサブピクセル１２および１３は、２×２構成の対角位置に設けられている。

図３に示されるように、第１実施例の撮像装置は、画素（サブピクセル）がマトリクス状に配列されたピクセルアレイ１の一方側にプリアンプおよび相関二重サンプリング回路(Pre AMP + CDS)２０と８つのカラムＡＤＣ３１〜３８を設けるようになっている。

各カラムＡＤＣ３０は、ランプ信号発生回路４０からのランプ信号ＲＭＰにより、プリアンプおよび相関二重サンプリング回路２０から供給されたカラム方向（１ライン分の画素）のアナログデータをデジタルデータ（例えば、１４ビットのデータ）に変換する。

図４は図３の撮像装置の動作を説明するためのタイミング図である。
図４に示されるように、図３に示す撮像装置では、８つのカラムラインからのアナログデータのアナログ／デジタル変換を１つの単位と考えて処理する。

まず、最初の１水平時間１Ｈにおいて、８つのカラムライン（１行目〜８行目）のアナログデータを対応する８つのカラムＡＤＣ３１〜３８に順次読み込む。

具体的に、プリアンプおよび相関二重サンプリング回路２０を介して、まず、１行目のカラムラインのアナログデータがカラムＡＤＣ３１に読み込まれて保持され、次に、２行目のカラムラインのアナログデータがカラムＡＤＣ３２に読み込まれて保持される。また、７行目のカラムラインのアナログデータがカラムＡＤＣ３７に読み込まれて保持され、さらに、８行目のカラムラインのアナログデータがカラムＡＤＣ３８に読み込まれて保持される。

このようにして、１水平時間１Ｈで１行目〜８行目のカラムラインのアナログデータがカラムＡＤＣ３１〜３８に読み込まれて保持される。なお、８行のカラムラインのアナログデータを順にカラムＡＤＣ３１〜３８に読み込む処理は、１水平時間１Ｈで余裕を持って行うことができる。

そして、８つのカラムＡＤＣ３１〜３８に読み込まれて保持されたアナログデータは、共通のランプ信号ＲＭＰに従って、残りの７水平時間７Ｈにおいて同時にアナログ／デジタル変換される。ここで、カラムＡＤＣ３１〜３８によりアナログ／デジタル変換が行われたデータは、８水平時間毎に出力されるランプ信号ＲＭＰにより８水平時間毎のタイミングで出力される。

なお、９行目のカラムラインのアナログデータは、最初に戻ってカラムＡＤＣ３１に読み込まれて保持され、同様の処理を繰り返すことになる。

このように、本実施例では、８つのカラムラインのデータのアナログ／デジタル変換は、図１および図２を参照して説明したのと同じ８水平時間であるが、各カラムＡＤＣ３１〜３８によるアナログ／デジタル変換は、７水平時間を使用して行うことができる。

これにより、カラムＡＤＣを高速化する必要がなく、廉価なＡＤＣを使用して高速ＡＤ変換を行うことができ、さらに、ノイズの発生および消費電力を低く抑えて高い変換精度を維持することが可能になる。

図５は第２実施例の撮像装置を概略的に示すブロック図である。
図５に示されるように、本第２実施例の撮像装置は、複数（８つ）のカラムＡＤＣを、ピクセルアレイ１の上方側に設けた第１カラムＡＤＣ群（３１１〜３１４）と下方側に設けた第２カラムＡＤＣ群（３２１〜３２４）とで構成するようになっている。

ここで、ピクセルアレイ１と上方側の第１カラムＡＤＣ群との間には、第１のプリアンプおよび相関二重サンプリング回路(Pre AMP + CDS)２１が設けられている。また、ピクセルアレイ１と下方側の第２カラムＡＤＣ群との間には、第２のプリアンプおよび相関二重サンプリング回路２２が設けられている。

各ピクセル１０は、例えば、赤色用のサブピクセル１１、緑色用のサブピクセル１２，１３、および、青色用のサブピクセル１４の４つのサブピクセルで構成されている。なお、４つのサブピクセルは２×２構成とされ、緑色用のサブピクセル１２および１３は、２×２構成の対角位置に設けられている。

そして、例えば、ピクセルアレイ１の上方側に設けた各カラムＡＤＣ３１１〜３１４は、例えば、奇数行の赤色用のサブピクセル１１および緑色用のサブピクセル１２により検出されたデータのアナログ／デジタル変換を行う。

また、例えば、ピクセルアレイ１の下方側に設けた各カラムＡＤＣ３２１〜３２４は、例えば、偶数行の緑色用のサブピクセル１３および青色用のサブピクセル１４により検出されたデータのアナログ／デジタル変換を行う。

これにより、ピクセルアレイ１による赤色および緑色のアナログ／デジタル変換されたデータは、カラムＡＤＣ３１１〜３１４（第１カラムＡＤＣ群）から取り出すことができる。同様に、ピクセルアレイ１による緑色および青色のアナログ／デジタル変換されたデータは、カラムＡＤＣ３２１〜３２４（第２カラムＡＤＣ群）から取り出すことができる。

なお、本第２実施例の撮像装置では、ピクセルアレイ１の上下両方側に設けたプリアンプおよび相関二重サンプリング回路２１および２２により、上下両方側のカラムＡＤＣ３１１〜３１４およびＣ３２１〜３２４に対するデータの読み込みを同時に行う。

そして、ランプ信号発生回路４０から上下両方側のカラムＡＤＣ３１１〜３１４およびＣ３２１〜３２４に対して共通のランプ信号ＲＭＰが８水平時間毎に出力される。

上述した第１および第２実施例では、８つのカラムＡＤＣを設けて８水平時間を１つの単位とした例を説明したが、これは任意の数に変更することができる。また、各ピクセル１０の構成に関しても２×２構成の４つのサブピクセルである必要はなく、様々な仕様のピクセルアレイに対して幅広く適用することができるのはいうまでもない。

図６は図３の撮像装置が適用されるイメージセンサチップの一例を示すブロック図である。

イメージセンサチップ１００は、ピクセルアレイ１、内部電圧発生回路およびランプ信号発生回路４００、プリアンプおよび相関二重サンプリング回路（Pre AMP + CDS）２００、カラムＡＤＣ回路列３００、および、シフトレジスタ列３１０を備える。

さらに、イメージセンサチップ１００は、ドライバ列５１０、ピクセル制御回路列５２０、シフトレジスタ列５３０、タイミングジェネレータ６００、および、デジタルシグナルプロセッサ（ＤＳＰ）７００を備える。ここで、ドライバ列５１０，ピクセル制御回路列５２０およびシフトレジスタ列５３０は、ドライバ回路を構成する。

内部電圧発生回路およびランプ信号発生回路４００は、後述する各撮像素子（例えば、サブピクセル１１）用回路１１０に対するリセット電圧ＶＲ等の内部電圧、および、ランプ信号ＲＭＰを発生する。

ピクセル読み出し回路列２００は、ドライバ列５１０により順次選択されるピクセルアレイ１の各カラム方向のデータ（１行毎のサブピクセルのデータ）読み出して、カラムＡＤＣ回路列３００に出力する。ここで、ピクセル読み出し回路列２００およびカラムＡＤＣ回路列３００は、それぞれ図３におけるプリアンプおよび相関二重サンプリング回路２０および８つのカラムＡＤＣ３１〜３８に対応する。

シフトレジスタ列３１０は、カラムＡＤＣ回路列３００でアナログ／デジタル変換されたデータを順次シフトして出力させるためのものである。

ドライバ列５１０は、シフトレジスタ列５３０およびピクセル制御回路列５２０の出力に従って、例えば、１水平時間１Ｈでピクセルアレイ１の全ての行を順次選択する。

なお、イメージセンサチップ１００は、さらに、各回路ブロックに所定のタイミング信号を供給するタイミングジェネレータ６００、および、イメージセンサチップ１００全体の制御を行うデジタルシグナルプロセッサ７００を備える。

なお、図６に示す回路は、イメージセンサチップの単なる一例であり、様々に変形させることができるのはいうまでもない。

図７は図６のイメージセンサチップにおける要部の回路構成を示すブロック図である。
図７に示されるように、各撮像素子（例えば、サブピクセル１１）用回路１１０は、４つのｎＭＯＳトランジスタＴｒ１〜Ｔｒ４およびフォトダイオードＰＤを備える。ここで、フォトダイオードＰＤは、カラーフィルタ（例えば、赤色フィルタ）を介して入力する光を検出する。

ここで、トランジスタＴｒ１のゲートにはリセット信号ＲＳＴが供給され、トランジスタＴｒ２のゲートにはトリガ信号ＴＧが供給され、そして、トランジスタＴｒ４のゲートには選択信号ＳＬＣＴが供給されている。なお、トランジスタＴｒ３のゲートは、トランジスタＴｒ１およびＴｒ２の共通接続ノードに接続されている。

プリアンプおよび相関二重サンプリング回路２０は、２つの差動増幅器ＡＭＰ１，ＡＭＰ２、容量Ｃ２およびスイッチＳｗ２を備え、撮像素子用回路１１０からのアナログ信号を、スイッチＳｗ１を介して受け取るようになっている。なお、スイッチＳｗ１を介したプリアンプおよび相関二重サンプリング回路２０の入力には、一端がセッチされた容量Ｃ１が設けられている。

さらに、各カラムＡＤＣ（例えば、カラムＡＤＣ３１）は、カウンタ３１１、ラッチ３１２、差動増幅器ＡＭＰ３、容量Ｃ３および３つのスイッチＳｗ３〜Ｓｗ５を備える。

ここで、ピクセルアレイ１の選択された行に含まれる複数の撮像素子用回路１１０は、各フォトダイオードＰＤが検出した信号を、対応する読み出し信号線ＳＬおよびスイッチＳｗ１を介してプリアンプおよび相関二重サンプリング回路２０に出力する。

ランプ信号ＲＭＰは、図８に示されるように、カラムＡＤＣ３１のアナログ／デジタル変換の開始に伴って所定の傾きで下降する信号であり、スイッチＳｗ４を介してノードｎ１に接続されている。ラッチ３１２は、差動増幅器ＡＭＰ３の出力に従ってカウンタ３１１の出力をラッチし、そのラッチしたカウンタ値をＡ／Ｄ変換結果のデジタル値として保持し、その保持された信号を、例えば、８行毎に出力する。

なお、撮像素子用回路１１０に供給される信号ＳＬＣＴ，ＲＳＴおよびＴＧが、サブピクセル（ピクセル）の制御信号である。さらに、スイッチＳｗ１およびＳｗ２のスイッチングを制御する信号が、プリアンプおよび相関二重サンプリング回路２０の制御信号であり、そして、スイッチＳｗ３〜Ｓｗ５のスイッチングを制御する信号が、カラムＡＤＣ３１の制御信号である。

図８は図７に示す回路の動作を説明するためのタイミング図であり、撮像素子用回路１１０からのアナログデータの読み出し処理（Ｎリード動作、Ｓ＋Ｎリード動作）およびアナログ／デジタル変換（ＡＤＣ）動作を示している。

すなわち、図７に示す回路は、ピクセル制御信号ＳＬＣＴ，ＲＳＴ，ＴＧによりサブピクセル１１（フォトダイオードＰＤ）からのアナログ信号を図８に示すタイミングで読み出す。さらに、スイッチＳｗ１およびＳｗ２のスイッチング制御信号により相関二重サンプリング（ＣＤＳ）処理を行い、その後、スイッチＳｗ３〜Ｓｗ５のスイッチング制御信号によりアナログ／デジタル変換処理を行う。

すなわち、図８に示されるように、スイッチＳｗ３がオフするとノードｎ２に接続された容量Ｃ３が信号を保持するので、各サブピクセルからの読み出し信号を、例えば、１Ｈの時間内で８行分を読み出し、その後、７Ｈの時間内でアナログ／デジタル変換して出力する。

なお、図７に示す４トランジスタ型ピクセル回路（撮像素子用回路）およびそのピクセル回路を適用したイメージセンサチップの要部、並びに、その動作を説明するための図８のタイミング図に関しては、例えば、特許文献３に詳細な記載がある。

図７および図８を参照して説明したイメージセンサチップは、ピクセルアレイ１から読み出したアナログ信号に対するＣＤＳ処理を行い、その後、アナログ／デジタル変換処理を行うようになっている。

しかしながら、本実施形態が適用されるイメージセンサチップとしては、上述したものに限定されず、例えば、ピクセルアレイ１から読み出したアナログ信号に対するアナログ／デジタル変換処理を行った後、ＣＤＳ処理を行うことも可能である。

図９は図３の撮像装置の変形例が適用されるイメージセンサチップの一例を示すブロック図であり、アナログ／デジタル変換処理を行った後にＣＤＳ処理を行うイメージセンサチップの例を示すものである。

図９と前述した図６との比較から明らかなように、本実施例のイメージセンサチップ１５０では、ピクセルアレイ１から読み出したアナログ信号を、プリアンプ（Pre AMP）２５０で増幅し、カラムＡＤＣ回路列３００でアナログ／デジタル変換を行う。

さらに、カラムＡＤＣ回路列３００によりデジタル変換されたデータは、タイミングジェネレータおよびデータ出力バッファ３５０を介してイメージセンサチップ１５０外部のＤＳＰチップ７５０に供給される。

ＤＳＰチップ７５０（画像処理演算プロセッサ（ISP: Image Signal Processor)）は、例えば、フレームメモリ８００にノイズレベルを書き込み、それを利用して相関二重サンプリング（ＣＤＳ）処理を行う。ここで、ＤＳＰチップ７５０およびフレームメモリ８００は、相関二重サンプリング処理を行うＣＤＳ回路を構成している。

なお、図９に示す実施例では、イメージセンサチップ１５０の外部に設けたＤＳＰチップ７５０およびフレームメモリ８００によりＣＤＳ回路を構成しているが、イメージセンサチップ１５０の内部にハード構成として設けることもできる。

このように、ＣＤＳ回路（７５０，８００）は、ピクセルアレイ１から読み出したアナログ信号をアナログ／デジタル変換するカラムＡＤＣ回路列３００の後段に設けることもできる。

図１０は図９に示す撮像装置の変形例の動作を説明するためのタイミング図である。
図１０は、ピクセル（サブピクセル）をリセットするピクセル先行リセットを行う場合を示し、ピクセルをリセットしてから露光を行い、ピクセル信号読み出しで露光した信号を読み出すようになっている。

ノイズレベル読み出しは、ピクセル先行リセット時に読み出してカラムＡＤＣ列３００でアナログ／デジタル変換を行い、そのデジタル変換されたデータをフレームメモリ８００に書き込む。その後で、ピクセル信号読み出しを行って、ＤＳＰチップ７５０により相関二重サンプリング処理を行う。

このように、本実施例は、ＣＤＳ回路がカラムＡＤＣの前段に設けられたイメージセンサチップ、或いは、ＣＤＳ回路がカラムＡＤＣの後段に設けられたイメージセンサチップの両方に対して適用することができる。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
複数のピクセルを有するピクセルアレイと、
それぞれが前記ピクセルアレイの１行のデータを受け取ってアナログ／デジタル変換する複数のカラムＡＤＣと、
前記ピクセルアレイからの複数行のカラムデータを順次読み出して対応する前記複数のカラムＡＤＣにそれぞれ供給するデータ読み出し回路と、
前記複数のカラムＡＤＣにアナログ／デジタル変換を行わせるための共通の制御信号を発生する制御信号発生回路と、を備えることを特長とする撮像装置。

（付記２）
付記１に記載の撮像装置において、
前記データ読み出し回路は、第１期間内において、前記ピクセルアレイから前記複数行のカラムデータを読み出して対応する前記複数のカラムＡＤＣに供給し、
前記複数のカラムＡＤＣは、第２期間内において、前記データ読み出し回路から供給された前記複数行のカラムデータを同時にアナログ／デジタル変換し、
前記第２期間は、前記第１期間よりも長いことを特長とする撮像装置。

（付記３）
付記１に記載の撮像装置において、
前記複数のカラムＡＤＣの数は、前記第１期間内で前記データ読み出し回路が前記ピクセルアレイから読み出す前記カラムデータの行数と同じであることを特長とする撮像装置。

（付記４）
付記２または３に記載の撮像装置において、
前記第１期間と前記第２期間の合計は、前記複数行のカラムデータの読み出し処理およびアナログ／デジタル変換処理に割り当てられる時間に対応することを特長とする撮像装置。

（付記５）
付記４に記載の撮像装置において、
前記第１期間は、前記１行のカラムデータの読み出し処理およびアナログ／デジタル変換処理に割り当てられる時間に対応することを特長とする撮像装置。

（付記６）
付記１〜５のいずれか１項に記載の撮像装置において、さらに、
前記ピクセルアレイと前記複数のカラムＡＤＣとの間に設けられた相関二重サンプリング回路を備えることを特長とする撮像装置。

（付記７）
付記１〜５のいずれか１項に記載の撮像装置において、さらに、
前記複数のカラムＡＤＣの後段に設けられた相関二重サンプリング回路を備えることを特長とする撮像装置。

（付記８）
付記１〜７のいずれか１項に記載の撮像装置において、
前記複数のカラムＡＤＣは、前記ピクセルアレイの一方側に設けられることを特長とする撮像装置。

（付記９）
付記１〜７のいずれか１項に記載の撮像装置において、
前記複数のカラムＡＤＣは、前記ピクセルアレイの一方側に設けられた第１カラムＡＤＣ群、および、前記ピクセルアレイの他方側に設けられた第２カラムＡＤＣ群を備えることを特長とする撮像装置。

（付記１０）
付記９に記載の撮像装置において、
前記第１カラムＡＤＣ群は、前記ピクセルアレイの偶数行のカラムデータのアナログ／デジタル変換を行い、
前記第２カラムＡＤＣ群は、前記ピクセルアレイの奇数行のカラムデータのアナログ／デジタル変換を行うことを特長とする撮像装置。

（付記１１）
付記１０に記載の撮像装置において、
前記各ピクセルは、２×２構成の４つのサブピクセルを備え、
該４つのサブピクセルは、第１の色を検出する１つの第１サブピクセル、第２の色を検出する対角位置に設けられた２つの第２サブピクセル、および、第３の色を検出する１つの第３サブピクセルを含み、
前記第１カラムＡＤＣ群は、前記第１および第２サブピクセルによる前記複数行のカラムデータを受け取ってアナログ／デジタル変換を行い、
前記第２カラムＡＤＣ群は、前記第２および第３サブピクセルによる前記複数行のカラムデータを受け取ってアナログ／デジタル変換を行うことを特長とする撮像装置。

（付記１２）
付記１〜１１のいずれか１項に記載の撮像装置と、
前記ピクセルアレイの１行毎の選択を行うドライバ回路と、
前記データ読み出し回路，前記複数のカラムＡＤＣ，前記制御信号発生回路および前記ドライバ回路の内部電圧を発生する内部電圧発生回路と、
前記データ読み出し回路，前記複数のカラムＡＤＣ，前記制御信号発生回路および前記ドライバ回路のタイミング信号を生成するタイミングジェネレータと、を備えることを特徴とするイメージセンサチップ。

１ ピクセルアレイ
１０ ピクセル
１１〜１４ サブピクセル
２０，２１，２２ プリアンプおよび相関二重サンプリング回路（Pre AMP + CDS）
３０，３１，３２，３１１〜３１４，３２１〜３２４ カラム・アナログ／デジタルコンバータ（カラムＡＤＣ）
４０ ランプ信号発生回路
１００，１５０ イメージセンサチップ
２００ プリアンプおよび相関二重サンプリング回路（Pre AMP + CDS）列
２５０ プリアンプ（Pre AMP）列
３００ カラムＡＤＣ列
３１０ シフトレジスタ列
４００ 内部電圧発生回路およびランプ信号発生回路
５１０ ドライバ列
５２０ ピクセル制御回路列
５３０ シフトレジスタ列
６００ タイミングジェネレータ
７００ デジタルシグナルプロセッサ（ＤＳＰ）
７５０ ＤＳＰチップ
８００ フレームメモリ

Claims (10)

1. 複数のピクセルを有するピクセルアレイと、
   それぞれが前記ピクセルアレイの１行のデータを受け取ってアナログ／デジタル変換する複数のカラムＡＤＣと、
   前記ピクセルアレイからの複数行のカラムデータを順次読み出して対応する前記複数のカラムＡＤＣにそれぞれ供給するデータ読み出し回路と、
   前記複数のカラムＡＤＣにアナログ／デジタル変換を行わせるための共通の制御信号を発生する制御信号発生回路と、を備えることを特長とする撮像装置。
2. 請求項１に記載の撮像装置において、
   前記データ読み出し回路は、第１期間内において、前記ピクセルアレイから前記複数行のカラムデータを読み出して対応する前記複数のカラムＡＤＣに供給し、
   前記複数のカラムＡＤＣは、第２期間内において、前記データ読み出し回路から供給された前記複数行のカラムデータを同時にアナログ／デジタル変換し、
   前記第２期間は、前記第１期間よりも長いことを特長とする撮像装置。
3. 請求項１に記載の撮像装置において、
   前記複数のカラムＡＤＣの数は、前記第１期間内で前記データ読み出し回路が前記ピクセルアレイから読み出す前記カラムデータの行数と同じであることを特長とする撮像装置。
4. 請求項２または３に記載の撮像装置において、
   前記第１期間と前記第２期間の合計は、前記複数行のカラムデータの読み出し処理およびアナログ／デジタル変換処理に割り当てられる時間に対応することを特長とする撮像装置。
5. 請求項４に記載の撮像装置において、
   前記第１期間は、前記１行のカラムデータの読み出し処理およびアナログ／デジタル変換処理に割り当てられる時間に対応することを特長とする撮像装置。
6. 請求項１〜５のいずれか１項に記載の撮像装置において、さらに、
   前記ピクセルアレイと前記複数のカラムＡＤＣとの間に設けられた相関二重サンプリング回路を備えることを特長とする撮像装置。
7. 請求項１〜５のいずれか１項に記載の撮像装置において、さらに、
   前記複数のカラムＡＤＣの後段に設けられた相関二重サンプリング回路を備えることを特長とする撮像装置。
8. 請求項１〜７のいずれか１項に記載の撮像装置において、
   前記複数のカラムＡＤＣは、前記ピクセルアレイの一方側に設けられた第１カラムＡＤＣ群、および、前記ピクセルアレイの他方側に設けられた第２カラムＡＤＣ群を備えることを特長とする撮像装置。
9. 請求項８に記載の撮像装置において、
   前記各ピクセルは、２×２構成の４つのサブピクセルを備え、
   該４つのサブピクセルは、第１の色を検出する１つの第１サブピクセル、第２の色を検出する対角位置に設けられた２つの第２サブピクセル、および、第３の色を検出する１つの第３サブピクセルを含み、
   前記第１カラムＡＤＣ群は、前記第１および第２サブピクセルによる前記複数行のカラムデータを受け取ってアナログ／デジタル変換を行い、
   前記第２カラムＡＤＣ群は、前記第２および第３サブピクセルによる前記複数行のカラムデータを受け取ってアナログ／デジタル変換を行うことを特長とする撮像装置。
10. 請求項１〜９のいずれか１項に記載の撮像装置と、
    前記ピクセルアレイの１行毎の選択を行うドライバ回路と、
    前記データ読み出し回路，前記複数のカラムＡＤＣ，前記制御信号発生回路および前記ドライバ回路の内部電圧を発生する内部電圧発生回路と、
    前記データ読み出し回路，前記複数のカラムＡＤＣ，前記制御信号発生回路および前記ドライバ回路のタイミング信号を生成するタイミングジェネレータと、を備えることを特徴とするイメージセンサチップ。

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