WO2004045204A1 - 固体撮像装置 - Google Patents

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Keiji Mabuchi
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Sony Corporation
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Definitions

  • the present invention has a pixel array section in which a plurality of pixels are provided in a two-dimensional array, and a signal processing is performed by extracting a signal from each pixel of the pixel array section, for example, a solid state image sensor such as a CMOS image sensor.
  • the present invention relates to an imaging apparatus.
  • CMOS image sensor is manufactured using the MOS process, and unlike a CCD image sensor, an A / D conversion circuit can be mounted on-chip on the same chip provided with a pixel array.
  • AD converter circuits Three types of AD converter circuits are known as on-chip.
  • FIG. 6 is an explanatory diagram showing a configuration example of a CMO image sensor in which such an AD conversion circuit is mounted on-chip.
  • the hatched blocks 2 0 0 A, 2 0 0 B, and 2 0 0 C in the figure show three examples of the AD converter circuit, and in the actual circuit, any one of the examples What to adopt o.
  • this CMO image sensor includes a pixel array unit 2 1 0, a V selection circuit 2 2 0, a column signal processing unit 2 3 0, an H selection circuit 2 4 0, and an output unit 2 5 0. It is mounted on the chip.
  • the pixel array section 210 is provided with a large number of pixels in a two-dimensional array (matrix).
  • the V selection circuit 2 20 is a circuit that drives each pixel of the pixel array unit 2 10 while sequentially selecting each pixel in the vertical direction (column direction).
  • the column signal processing unit 2 3 0 is provided corresponding to each pixel column of the pixel array unit 2 1 0, and receives a signal of each pixel 2 1 1 sequentially to perform processing such as fixed pattern noise removal and gain adjustment. It is.
  • the H selection circuit 24 0 sequentially selects the column signal processing unit 2 3 0 in the row direction, and outputs a signal of each pixel processed by the column signal processing unit 2 3 0 to the output line 24 1. .
  • the output unit 250 receives the pixel signal from the output line 241, performs final signal processing, and outputs it as an image signal.
  • the A / D conversion circuit is arranged on-chip in the following three ways.
  • each pixel 2 1 1 is provided with an AD conversion circuit, and AD conversion is performed for each pixel, and each pixel 2 1 1 is digitally converted.
  • pixel level AD for example, US Pat. No. 5,461,42.5
  • each column signal processing circuit 2 3 0 is provided with an AD conversion circuit, and AD conversion is performed for each column, and each column signal A digitized pixel signal is output from the processing circuit 230 (hereinafter referred to as column level AD) (for example, Japanese Patent No. 2 5 3 2 3).
  • the arrangement example indicated by the hatched block 2 0 0 C shown in FIG. 6 is one in which an AD conversion circuit is provided in the output unit 2 5 0, and AD conversion is sequentially performed on the signal guided to the output line 24 1. And digitize outside the chip from the output 2 5 0 Output pixel signals (hereinafter referred to as chip level AD). This is equivalent to simply connecting an AD converter to an analog output device.
  • Pixel level AD allows AD conversion for all pixels at the same time, so high-speed processing is possible.
  • the AD conversion circuit is placed in each pixel, the scale of each pixel increases, and the pixel array section
  • the aperture ratio area ratio of the photo diode in the pixel
  • the column level AD is simpler and smaller than the pixel level AD, but the number of times (for example, several hundreds) depends on the number of rows to output an image for one frame. There is a drawback that it is slow because it has to do AD conversion ( ⁇ several thousand times).
  • AD conversion is performed in a short time, it is necessary to increase the circuit bandwidth, resulting in increased noise.
  • AD conversion processes the rows in sequence for one frame
  • the time for AD conversion between the first row and the last row is shifted by one frame time. It is not suitable when you want to make it as small as possible (for example, when shooting a moving subject).
  • the chip level AD has the same properties as the column level AD. In other words, the pixel becomes simple, but in order to output one frame, AD conversion must be performed a number of times (for example, hundreds of thousands to millions) according to the number of pixels. The disadvantage is that it is even slower.
  • AD conversion Since the pixel signals are processed in sequence, one frame at a time, the AD conversion time between the first pixel and the last pixel is shifted by one frame time, and you want to minimize the time difference of the entire screen. Not suitable for.
  • an object of the present invention is to perform AD conversion quickly and with a low burden without causing an increase in the size of the pixel array unit and the optical system, and to output a high-quality digital image signal by simultaneous AD conversion. It is an object of the present invention to provide a solid-state imaging device capable of performing the above-described process. Disclosure of the invention
  • the present invention provides a pixel array unit in which a plurality of pixels are provided in a two-dimensional array, and a plurality of unit memories in a two-dimensional array corresponding to the pixel array in the pixel array unit.
  • An AD memory unit provided with an AD conversion circuit in a memory, a pixel array scanning circuit that scans the pixel array unit and reads an analog signal of each pixel to the AD memory unit, and scans the AD memory unit to each unit.
  • a memory scanning circuit for outputting a digital signal of the memory.
  • an AD conversion circuit is provided for each unit memory of the AD memory unit corresponding to the two-dimensional array of pixel arrays, and signals read from each pixel are AD converted by the AD memory unit.
  • FIG. 1 is an explanatory view showing a configuration example of a CMOS image sensor on which an AD conversion circuit according to an embodiment of the present invention is mounted on-chip.
  • FIG. 2 is another example illustrating the AD conversion circuit.
  • FIG. 3 is a circuit diagram showing a circuit example of the unit memory in the AD memory unit shown in FIG.
  • FIG. 4 is a timing chart showing an example of driving in the AD memory unit shown in FIG.
  • FIG. 5 shows a camera module type solid-state imaging device as an example of the present invention. .
  • FIG. 6 is an explanatory diagram showing a configuration example of a CMO image sensor equipped with a conventional AD conversion circuit on-chip.
  • FIG. 1 is an explanatory diagram showing a configuration example of a CMO image sensor in which an AD conversion circuit according to an embodiment of the present invention is mounted on-chip.
  • this CMOS image sensor has a pixel array section 1 1 0, a V selection circuit 1 2 0, an AD memory section (memory block) 1 3 0, a memory V selection circuit 1 4 0, and an H selection circuit 1 5 0, span output 1 6 0 is mounted on one chip.
  • the pixel array unit 110 is provided with a large number of pixels 1 1 1 in a two-dimensional array (matrix), and an analog pixel signal detected in each pixel is provided for each pixel column. Output from the output signal line (vertical signal line).
  • each pixel 1 1 1, for example, a photoelectric conversion element (photodiode, etc.) and transfer for reading out the generated charge to a floating diffusion (FD) section.
  • a transistor an amplifying transistor that converts the electric potential fluctuation caused by the signal charge transferred to the FD section into an electric signal and outputs it, a selection transistor that connects the output of the amplifying transistor and an output signal line (vertical signal line), It shall have a reset transistor that resets the potential of the FD section.
  • the V selection circuit 120 drives the pixels of the pixel array unit 110 while sequentially selecting them in the vertical direction (column direction) in units of rows, and constitutes a pixel array scanning circuit.
  • the AD memory unit 1 3 0 is configured by arranging unit memories 1 3 1 in a two-dimensional array corresponding to each pixel array of the pixel array unit 1 1 0, and is read out through the vertical signal line. Are sequentially stored, and various processes including AD conversion (for example, solid pattern noise removal and gain adjustment by CDS) are performed.
  • Each unit memory 1 3 1 is composed of DRAM.
  • Each unit memory 1 3 1 of the AD memory unit 1 3 0 is provided with an AD conversion circuit 1 3 2, and the analog pixel signal read from each pixel by the AD conversion circuit 1 3 2 is digitally converted. Convert to pixel signal.
  • FIG. 1 shows an example in which each pixel 1 1 1 in the pixel array unit 1 1 0 corresponds to each unit memory 1 3 1 in the AD memory unit 1 3 0 on a one-to-one basis.
  • a configuration in which a plurality of (N 2) pixels and one unit memory correspond N-to-1 may be used.
  • a plurality of (N) pixels are sequentially processed by one unit memory.
  • the unit memory is arranged in the number of columns corresponding to the number of pixel columns of the pixel array section 110 and at least two rows, the image of the full screen can be obtained as compared with the above-described conventional imaging device.
  • the time required for AD conversion of the signals from the pixels for the entire screen can be shortened.
  • the AD memory unit can AD-convert signals from pixels for one frame at a time. The same operation is possible even when the number of rows to be added is increased, or when the number of rows in the AD memory part is less than half of the number of rows in the pixel array part, for example other than those shown in Fig. 2. It is.
  • each unit memory array of AD memory unit 130 corresponds to one image frame as it is, and AD conversion is performed in this frame unit. Call it AD.
  • the memory V selection circuit 14 0 is a circuit that scans and drives each unit memory 13 1 of the AD memory unit 1 3 0 and outputs a digital pixel signal processed by each unit memory 1 3 1.
  • the H selection circuit 15 50 selects the AD memory unit 13 30 sequentially in the row direction, and outputs the digital pixel signal processed by the AD memory unit 13 30 to the output line 15 1.
  • the memory V selection circuit 14 0 and the H selection circuit 1 5 0 constitute a memory scanning circuit.
  • the output unit 160 receives the digital pixel signal from the output line 151, performs final signal processing, and outputs it as a digital image signal outside the chip.
  • the pixel signals of the pixel array unit 110 can be transferred to the AD memory unit 130 in a short time, and then the signals of all the pixels can be AD converted simultaneously. Therefore, unlike the conventional pixel level AD, the pixel does not become large due to the AD conversion circuit, and the aperture ratio does not decrease. Also, unlike the column level AD and the chip level AD, the A Since D conversion only needs to be performed once per frame, it can be processed at high speed. In addition, since individual AD conversion processing can be controlled, the bandwidth of the AD conversion circuit can be reduced and noise can be reduced.
  • FIG. 3 is a circuit diagram showing a circuit example of the unit memory 1 31 in the AD memory unit 1 30 of this example
  • FIG. 4 is a timing chart showing a driving example of the AD memory unit 1 3 0 of this example. It is.
  • the unit memory 1 3 1 in this example takes the difference between the reset level voltage read from each pixel through the vertical signal line 1 3 3 and the signal level voltage, and removes the fixed pattern noise generated for each pixel.
  • S (correlated double sampling) circuit 1 70 and the differential signal generated by this CD S circuit 1 70 are compared with the ramp wave, and the AD converter circuit 1 8 0 outputs the digital signal value (That is, the AD converter circuit 1 3 2 shown in FIG. 1).
  • the reset level voltage is a voltage corresponding to a 0 level signal
  • the signal level voltage that is negatively swinged in turn is output in order.
  • the CD S circuit 1 70 includes switches (SW1, SW 2) 1 7 1, 1 7 2, capacitors (C 1, C 2) 1 7 3, 1 74, Differential amplifier 1 7 5.
  • the AD converter circuit 180 is a configuration example having a data width of 10 bits. For each bit, a conversion transistor (T r 0 to Tr 9) 1 8 1 And a sampling capacitor 1 8 2 and an output transistor 1 8 3.
  • the signal is read out row by row from the pixel array unit 110 and written into the unit memory 13 1 of the AD memory unit 130 corresponding to each pixel.
  • switches 1 7 1 and 1 7 2 are turned ON during the period when the reset level is read from pixel 1 1 1 to vertical signal line 1 3 3.
  • the potential on the switch 1 7 1 side of the capacitor 1 7 3 is at the reset level, but on the other side, the ramp signal supply line (ramp wiring) is connected to the + input terminal of the differential amplifier 1 7 5 1 9 Since the ramp voltage supplied by 1 is applied, when the switch 1 7 2 is turned on, one input terminal and the output terminal of the differential amplifier 1 75 are clamped to the ramp voltage.
  • the switch 1 7 2 is turned off, and the signal level of the pixel is read out to the vertical signal line 1 3 3.
  • one input terminal of the differential amplifier 1 75 has a negative potential fluctuation proportional to the difference between the reset level and the signal level through the capacitor 1 7 3, and the signal voltage from which the fixed pattern variation of the pixel has been removed. Will be entered.
  • the ramp signal is at the high level.
  • the driving clock wiring (ck wiring) 1 9 2 of transistor 1 8 1 and the driving clock wiring (word wiring) 1 9 3 of transistor 1 8 3 are both 0 w level. This operation is repeated for each row, and one frame of signal is taken into the AD memory section.
  • the driving clocks c k [0] to c k [9] of the transistor 1 81 are driven to count up by 10 b i t.
  • the ramp voltage is lower than the input terminal voltage of the differential amplifier 1 7 5 held at (1), the output of the differential amplifier 1 7 5 is inverted, and ck [0] ⁇ ck at that time
  • the value of [9] (High / Low) is held in each capacitor 1 8 2, that is, the 10-bit AD conversion result is stored.
  • the pixel signal to be read out from the AD memory section is transferred to the transistor 1
  • Read from 94 Note that the reading method and the reading circuit configuration may be the same as those of a normal DRAM. It is also possible to read out one row at a time or read out only one part. Or completely random access is possible.
  • CMO S image sensor without conventional frame memory Then, even if one row is simultaneously read out to the column signal processing unit, the column signal processing circuit of each column is selected in order, the signal is guided to the horizontal signal line, and the period for outputting one by one is several times to several times. Ten times more necessary, then he can move on to the next line.
  • reading to the AD memory unit 130 is completed simply by reading one row at a time, so the time required for the reading is a short time of a fraction of a few to a few tens of minutes. end with.
  • This means that the time lag when each row is read is shortened, so the time difference of the entire screen is reduced several times to several tens of times. If this time difference exists, the subject is distorted due to the time difference when the moving subject is photographed.
  • this distortion has the effect of reducing several times to several tens of times.
  • a known method of eliminating the distortion by synchronizing the exposure time with the conventional CMOS image sensor can be applied to this example.
  • the AD conversion is completed in a short time because the signal for one frame is AD converted at the same time.
  • reading from the AD memory unit 1 30 is access to the frame memory, there is no need for the order of each row, and the reading order is completely free.
  • the pixel can be reset and the electronic shutter can be applied at an appropriate time before reading the signal of each pixel.
  • the pixel circuit is a type that outputs a reset level voltage (a voltage corresponding to signal 0) and a signal level voltage that negatively swings in response to the reset level voltage. Apply to circuit Of course, it is possible.
  • the AD memory unit can be modified in various ways. For example, as described above, it is possible to assign one AD conversion circuit corresponding to a plurality of pixels.
  • the AD converter circuit can use a chopper comparator or a ⁇ type. It is also possible to use a SRAM type or the like as a memory instead of a DRAM type.
  • the solid-state imaging device of the present invention may include a configuration other than the configuration described above.
  • the imaging unit 3 0 1 is combined with the optical system 3 0 0 or the signal processing chip 3 0 2.
  • a camera module type solid-state imaging device 303 may be used.
  • the AD conversion circuit is provided for each unit memory of the AD memory unit corresponding to the two-dimensional array of pixel arrays, and the signal read from each pixel is stored in the AD memory. Since the AD conversion is performed by the AD converter, the AD conversion can be performed by using a two-dimensional array of AD conversion circuits, and the above-described column level AD conversion can be performed faster than the chip level AD conversion. The band of the AD converter circuit can be reduced, and a signal with less noise can be obtained.
  • the pixel circuit configuration can be simplified, the aperture ratio of the pixel can be increased, and a highly sensitive pixel array section can be configured.
  • the pixel signal can be read from the pixel array unit to the AD memory unit in a short time, the processing time difference within one screen can be reduced, and there is little distortion even when taking a moving subject. An image with good image quality can be obtained.
  • reading from the AD memory unit is an access to the frame memory, there is no need for the order of each row, and the reading order is completely free. Furthermore, as with normal DRAM, it is possible to write another signal from the outside using the 0 1 (1 and 1 3 it lines.

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Abstract

画素アレイ部や光学系の大型化を招くことなく、迅速かつ低負担でＡＤ変換を行い、同時ＡＤ変換による高画質のデジタル画像信号を出力する。画素アレイ部（１１０）は各画素（１１１）毎に光電変換素子と画素トランジスタを有し、アナログ画素信号を出力する。ＡＤメモリ部（１３０）は、画素アレイ部（１１０）の各画素配列に対応する２次元配列で単位メモリ（１３１）を配置して構成され、垂直信号線を通して読み出されたアナログ画素信号を順次蓄積し、ＡＤ変換を含む各種の処理（例えばＣＤＳによる固体パターンノイズ除去やゲイン調整等）を行う。そして、このＡＤメモリ部（１３０）の各単位メモリ（１３１）には、ＡＤ変換回路（１３２）が設けられ、このＡＤ変換回路（１３２）によって各画素から読み出されたアナログ画素信号をデジタル画素信号に変換する。

Description

固体撮像装置
技術分野
明
本発明は、 複数の画素を 2次元配列で設けた画素アレイ部を有し、 こ の画素アレイ部の各画素から信号を田取り出して信号処理を行う方式の例 えば CMO Sイメージセンサ等の固体撮像装置に関する。
背景技術
一般に CMO Sィメージセンサは MO Sプロセスを用いて作製される ため、 C CDイメージセンサと異なり、 画素アレイ部を設けた同 チッ プ上に A D変換回路をオンチップで搭載することが可能である。
そして、 この AD変換回路をオンチップで搭載する形態としては、 後 述する 3タイプのものが知られている。
図 6は、 このような AD変換回路をオンチップで搭載した CMO Sィ メージセンサの構成例を示す説明図である。 ただし、 図中の斜線プロッ ク 2 0 0 A、 2 0 0 B、 2 0 0 Cは、 A D変換回路の 3つの配置例を示 すものであり、 実際の回路では いずれか 1つの配置例を採用するもの でめ o。
まず、 この図 6に基づいて従来の CMO Sィメージセンサの構成につ いて説明する。
図示のように、この CMO Sィメージセンサは、画素ァレイ部 2 1 0、 V選択回路 2 2 0、 列信号処理部 2 3 0、 H選択回路 2 4 0、 及び出力 部 2 5 0を 1つのチップ上に搭載したものである。 画素アレイ部 2 1 0は、 多数の画素を 2次元配列状 (行列状) に設け たものである。
V選択回路 2 2 0は、 画素アレイ部 2 1 0の各画素を行単位で垂直方 向 （列方向） に順次選択しながら駆動する回路である。
列信号処理部 2 3 0は、 画素アレイ部 2 1 0の各画素列に対応して設 けられ、 各画素 2 1 1の信号を順次受け取って固定パターンノィズ除去 やゲイン調整等の処理を行う回路である。
H選択回路 24 0は、 列信号処理部 2 3 0を行方向に順次選択し、 こ の列信号処理部 2 3 0によって処理された各画素の信号を出力線 24 1 に出力するものである。
出力部 2 50は、 出力線 24 1からの画素信号を受け取って最終的な 信号処理を行い、 画像信号として出力するものである。
そして、 このような CMO Sイメージセンサにおいて、 A D変換回路 をオンチップで配置する形態としては次の 3通り となる。
まず、 図 6に示す斜線ブロック 2 0 0 Aで示す配置例は、 各画素 2 1 1に AD変換回路を設けたものであり、 画素毎に AD変換を行い、 各画 素 2 1 1からデジタル化した画素信号を出力するものである （以下、 画 素レベル ADという） （例えば、 米国特許第 54 6 1 4 2 5号公報） 。 また、 図 6に示す斜線ブロック 2 0 0 Bで示す配置例は、 各列信号処 理回路 2 3 0に AD変換回路を設けたものであり、 列毎に AD変換を行 い、 各列信号処理回路 2 3 0からデジタル化した画素信号を出力するも のである （以下、 列レベル ADという） （例えば、 日本国特許第 2 5 3 2 3 号公報） 。
また、 図 6に示す斜線ブロック 2 0 0 Cで示す配置例は、 出力部 2 5 0に AD変換回路を設けたものであり、 出力線 24 1に導かれる信号に 対して順々に AD変換を行い、 出力部 2 5 0からチップ外にデジタル化 した画素信号を出力するものである （以下、チップレベル A Dという）。 これは単にアナログ出力のデバイスに AD変換回路をつなげたものと同 等である。
しかしながら、 上述した 3つの AD変換では以下のような課題があつ た。
( 1 ) 画素レベル ADは、 全ての画素で同時に AD変換できるので、 高速な処理が可能であるが、 A D変換回路を各画素内に配置するので、 各画素の規模が大きくなり、 画素ァレイ部の面積及ぴ光学系が大きくな り、 その一方で開口率 （画素中のフォ トダイオー ドの面積比率） が低く なり、 感度が低くなるなどの欠点がある。
(2) 列レベル ADは、 画素レベル ADに比べて画素は簡単になり、 小型化が可能であるが、 1フレーム分の画像を出力するのに、 行数に応 じた回数 （例えば数百〜数千回） の AD変換をしなければならないので 低速であるという欠点がある。
また、 AD変換を短時間で行うので、 回路の帯域を大きくすることが 必要であり、 ノイズが大きくなる。
また、 A D変換は 1フレームの間、 ずっと順番に行を処理していくの で、 最初の行と最後の行で AD変換される時間に 1フレーム時間のずれ が生じるので、 全画面の時間差をできるだけ小さく したい場合 （例えば 動きのある被写体を撮影する場合） には適さない。
(3)チップレベル A Dは、列レベル A Dと同様の性質をもっている。 つまり、 画素は簡単になるが、 1フレームの出力をするのに、 画素数に 応じた回数 （例えば数十万〜数百万回） の AD変換をしなければならな いので、 列レベル A Dより さらに低速になるという欠点がある。
また、 AD変換を短時間で行うので、 回路の帯域を大きくすることが 必要で、 列レベル ADより さらにノイズが大きくなる。 また、 AD変換 は 1フレームの間ずつと順番に画素信号を処理していくので、 最初の画 素と最後の画素で A D変換される時間に 1フレーム時間のずれが生じ、 全画面の時間差をできるだけ小さく したい場合には適さない。
そこで本発明の目的は、 画素アレイ部や光学系の大型化を招くことな く、 迅速かつ低負担で A D変換を行うことができ、 かつ、 同時 A D変換 による高画質のデジタル画像信号を出力することが可能な固体撮像装置 を提供することにある。 発明の開示
本発明は前記目的を達成するため、 複数の画素を 2次元配列で設けた 画素アレイ部と、 前記画素ァレイ部の画素配列に対応して複数の単位メ モリを 2次元配列で設け、 各単位メモリに A D変換回路を設けた A Dメ モリ部と、 前記画素アレイ部を走査して各画素のアナログ信号を前記 A Dメモリ部に読み出す画素アレイ走査回路と、 前記 A Dメモリ部を走査 して各単位メモリのデジタル信号を出力するメモリ走査回路とを有する ことを特徴とする。
本発明の固体撮像装置では、 2次元配列の画素アレイ部に対応した A Dメモリ部の各単位メモリ毎に A D変換回路を設け、 各画素から読み出 した信号を A Dメモリ部で A D変換する。 図面の簡単な説明
図 1は、 本発明の実施の形態例による A D変換回路をオンチップで搭 載した C M O Sイメージセンサの構成例を示す説明図である。
図 2は、 A D変換回路を説明する他の例である。
図 3は、 図 1に示す A Dメモリ部における単位メモリ の回路例を示す 回路図である。 図 4は、 図 1に示す ADメモリ部における駆動例を示すタイミングチ ヤートである。
図 5は、 本発明の一例であるカメラモジュールタイプの固体撮像装置 である。 .
図 6は、 従来の AD変換回路をオンチップで搭載した CMO Sィメー ジセンサの構成例を示す説明図である。 発明を実施するための最良の形態
以下、 本発明による固体撮像装置の実施の形態例について説明する。 図 1は、 本発明の実施の形態例による AD変換回路をオンチップで搭 載した CMO Sィメージセンサの構成例を示す説明図である。
図示のように、この CMO Sイメージセンサは、画素ァレイ部 1 1 0、 V選択回路 1 2 0、 ADメモリ部 （メモリブロック） 1 3 0、 メモリ V 選択回路 1 4 0、 H選択回路 1 5 0、 及ぴ出力部 1 6 0を 1つのチップ 上に搭載したものである。
画素アレイ部 1 1 0は、 多数の画素 1 1 1を 2次元配列状 （行列状） に設けたものであり、 各画素において検出されたアナ口グ画素信号を各 画素列毎に設けられた出力信号線 （垂直信号線） より出力するものであ る。
なお、 各画素 1 1 1の回路構成は、 種々の形態が用いることが可能で あるが、 例えば光電変換素子 （フォ トダイオード等） と、 その生成電荷 をフローティングデフユージョン （FD) 部に読み出す転送トランジス タと、 FD部に転送された信号電荷による電位変動を電気信号に変換し て出力する増幅トランジスタと、 この増幅トランジスタの出力と出力信 号線 （垂直信号線） とを接続する選択トランジスタと、 FD部の電位を リセッ トするリセッ ト トランジスタとを有するものとする。 V選択回路 1 2 0は、 画素ァレイ部 1 1 0の各画素を行単位で垂直方 向 （列方向） に順次選択しながら駆動するものであり、 画素アレイ走査 回路を構成している。
ADメモリ部 1 3 0は、 画素ァレイ部 1 1 0の各画素配列に対応する 2次元配列で単位メモリ 1 3 1を配置して構成され、 垂直信号線を通し て読み出されたアナログ画素信号を順次蓄積し、 A D変換を含む各種の 処理 （例えば C D Sによる固体パターンノイズ除去やゲイン調整等） を 行うものである。 なお、 各単位メモリ 1 3 1は DRAMによって構成さ れている。
そして、 この ADメモリ部 1 3 0の各単位メモリ 1 3 1には、 AD変 換回路 1 3 2が設けられ、 この AD変換回路 1 3 2によって各画素から 読み出されたアナログ画素信号をデジタル画素信号に変換する。
なお、 図 1に示す構成では、 画素アレイ部 1 1 0の各画素 1 1 1 と A Dメモリ部 1 3 0の各単位メモリ 1 3 1 とが 1対 1で対応させた例を示 しているが、 複数 （N 2) の画素と 1つの単位メモリが N対 1で対応 する構成であってよい。 この場合には、 1つの単位メモリによって複数 (N個） の画素の処理を順次に行うことになる。 ここで、 単位メモリは 画素ァレイ部 1 1 0の画素列の数に対応した列数と、 少なく とも 2行に 配列されていれば、 上述した従来技術の撮像装置よりも全画面の分の画 素からの信号を同時に AD変換することにより、 全画面の分の画素から の信号の AD変換にかかる時間が短縮できる。
例えば、 図 2のように、 画素アレイ部の行数の半分の行数を有する A Dメモリ部を設けた場合、 全画素数の半数ずつの画素からの信号を同時 に AD変換することにより、 全画面の分の画素からの信号の A D変換に かかる時間が短縮できる。
また、 解像度を下げて高速撮像を行うための加速読みだしを行う場合 は、 1 フレーム分の信号の A D変換にかかる時間が大幅に短縮でき、 さ らなる高速撮像が可能となる。 図 2の固体撮像装置において、 例えば上 下 2行の画素からの信号を加算して読み出せば A Dメモリ部において、 1フレーム分の画素からの信号を 1度に A D変換することができる。 ま た、 加算する行数を増やした場合や、 図 2に示す以外の例えば A Dメモ リ部の行数を画素アレイ部の行数の半分未満で 2行以上設けた場合でも 同様の動作が可能である。
また、 本例では、 A Dメモリ部 1 3 0の各単位メモリ配列がそのまま 1画像フレームに対応しており、 このフレーム単位で A D変換を行うこ とから、 本例の A D変換方式をフレームメモリ レベル A Dと呼ぶものと する。
メモリ V選択回路 1 4 0は、 A Dメモリ部 1 3 0の各単位メモリ 1 3 1の走査と駆動を行い、 各単位メモリ 1 3 1で処理されたデジタル画素 信号を出力する回路である。
H選択回路 1 5 0は、 A Dメモリ部 1 3 0を行方向に順次選択し、 こ の A Dメモリ部 1 3 0によって処理されたデジタル画素信号を出力線 1 5 1に出力するものである。 なお、 メモリ V選択回路 1 4 0と H選択回 路 1 5 0でメモリ走査回路を構成している。
出力部 1 6 0は、 出力線 1 5 1からのデジタル画素信号を受け取って 最終的な信号処理を行い、 デジタル画像信号としてチップ外に出力する ものである。
本例のフレームメモリ レベル A Dでは、 画素アレイ部 1 1 0の画素信 号を短時間で A Dメモリ部 1 3 0に転送し、 その後、 全画素の信号を同 時に A D変換することができる。 よって、 従来の画素レベル A Dと異な り、 画素が A D変換回路のために大きくなつたり、 開口率が下がったり することがなく、 また、 列レベル A D、 チップレベル A Dと異なり、 A D変換を 1フレームで 1回行えばよいので、 高速に処理できる。 また、 個々の AD変換処理をゆつく りできるので、 AD変換回路の帯域を落と し、 ノイズを下げることができる。
図 3は、 本例の ADメモリ部 1 3 0における単位メモリ 1 3 1の回路 例を示す回路図であり、 図 4は、 本例の ADメモリ部 1 3 0における駆 動例を示すタイミングチャートである。
まず、 図 3に基づいて単位メモリ 1 3 1の構成を説明する。
本例の単位メモリ 1 3 1は、 垂直信号線 1 3 3を通して各画素から読 み出されるリセッ トレベル電圧と信号レベル電圧の差分を取り、 各画素 毎に生じる固定パターンノイズを除去するための CD S (相関二重サン プリング） 回路 1 70と、 この CD S回路 1 70によって生成された差 分信号をランプ （ r a mp) 波と比較して、 デジタル信号値を出力する AD変換回路 1 8 0 (すなわち、 図 1に示す AD変換回路 1 3 2 ) とで 構成される。 なお、 ここではリセッ ト レベル電圧が 0レベル信号に相当 する電圧となり、 それに対して負に振れる信号レベル電圧を順に出力す るタイプの画素回路を用いているものとする。
そして、図 3に示すように、 CD S回路 1 70は、スィ ッチ （SW1、 S W 2 ) 1 7 1、 1 7 2と、 コンデンサ （C l、 C 2 ) 1 7 3、 1 74 と、 差動増幅器 1 7 5とを有する。
また、 A D変換回路 1 8 0は、 図示の例では 1 0 b i tのデータ幅を 有する場合の構成例であり、 各ビッ ト毎に変換用のトランジスタ （T r 0〜T r 9) 1 8 1 と、 サンプリング用のコンデンサ 1 8 2と、 出力用 のトランジスタ 1 8 3とを有する。
以下、 本例の ADメモリ部 1 3 0における動作を図 4を用いて説明す る。 なお、 r a m p電圧はアナログ電圧信号であるので、 図 4の波形図 では他の信号とは異なるスケールで示している。 ( 1 ) 画素ァレイ部 1 1 0から ADメモリ部 （メモリプロック） 1 3 0への読み出し期間 [T 1 ]
ここでは画素アレイ部 1 1 0から 1行ずつ信号を読み出して、 各画素 に対応する ADメモリ部 1 3 0の単位メモリ 1 3 1に書き込む動作とな る。
1行分の動作は、 以下のようになる。
( 1 - 1 ) まず、 垂直信号線 1 3 3に画素 1 1 1からリセッ トレベル を読み出している期間に、 スィッチ 1 7 1、 1 7 2を ONする。
ここでコンデンサ 1 7 3のスィッチ 1 7 1側の電位はリセッ トレベル となるが、 その反対側では、 差動増幅器 1 7 5の +入力端子にランプ信 号の供給線 （ r a mp配線） 1 9 1によって供給される r a mp電圧が 印加されているため、 スィッチ 1 7 2の ONにより、 差動増幅器 1 7 5 の一入力端子と出力端子が r a mp電圧にクランプされることになる。
( 1 - 2 ) 次に、 スィッチ 1 7 2を OF Fしてから、 垂直信号線 1 3 3に画素の信号レベルを読み出す。 このとき差動増幅器 1 7 5の一入力 端子は、 コンデンサ 1 7 3を通してリセッ トレベルと信号レベルの差に 比例した負の方向の電位変動が生じ、 画素の固定パターンばらつきが除 去された信号電圧が入力されることになる。
この結果、 差動増幅器 1 7 5の出力は H i g hレベルになり、 トラン ジスタ 1 8 1が ONする。
( 1— 3) 次に、 スィッチ 1 7 1を OF Fすると、 垂直信号線 1 3 3 と切り離され、 この状態が保持される。
この期間中は、 r a m p信号は H i g hレベルである。 また、 トラン ジスタ 1 8 1の駆動用クロック配線 （ c k配線） 1 9 2、 及ぴトランジ スタ 1 8 3の駆動用クロック配線 （w o r d配線） 1 9 3は、 共に 0 wレべノレである。 この動作を各行について繰り返し、 1フレームの信号を ADメモリ部 に取り込む。
(2) AD変換期間 [T 2]
次に、 r a m p電圧を H i g h力 ら L o wに遷移させながら、 トラン ジスタ 1 8 1の駆動用クロック c k [0] 〜 c k [ 9] を 1 0 b i tで カウントアップするよう駆動する。 r a m p電圧が （ 1 ) で保持されて いる差動増幅器 1 7 5の一入力端子電圧よりも低くなつたときに、 差動 増幅器 1 7 5の出力が反転し、 その時の c k [0] ~ c k [9] の値 （H i g h/L o w) がそれぞれのコンデンサ 1 8 2に保持される、 すなわ ち 1 0 b i tの AD変換結果が格納される。
なお、 r a mp電圧、 及び c k [ 0 ] 〜 c k [ 9 ] は、 それぞれ AD メモリ部の全域で共通になっているので、 1フレーム分の信号が同時に AD変換される。 また、 コンデンサ 1 8 2に H i g h /L o wが書き込 まれるので、 これは原理的に D RAMである。
(3) メモリ アクセス期間 [T 3]
次に、 ADメモリ部から読み出したい画素の信号を、 トランジスタ 1
8 3の w o r d配線 1 9 3を駆動し、 データ出力線である b i t配線 1
94から読み出す。 なお、 読み出し方法、 及び読み出し回路構成は、 と もに通常の DRAMと同様のもので良い。 また、 1行ずつ順番に読み出 しても良いし、 1部分だけを読み出すようにしても良い。 あるいは完全 なランダムアクセスも可能である。
また、 次のフレームの情報を得るには、 上記 （ 1 ) の読み出し動作か ら同様の動作を行う。 これは 1行ずつの動作であるので、 ADメモリ部 への読出し期間であっても、 まだ読出し順が回ってこない行はメモリァ クセスは可能である。 以下これらの動作を繰り返す。
ところで、 従来のフレームメモリを持たない CMO Sイメージセンサ では、 1行を列信号処理部に同時に読み出しても、 その後に、 各列の列 信号処理回路を順番に選択して信号を水平信号線に導き、 1個ずつ出力 する期間が数倍〜数十倍必要で、 その後にやつと次の行に移ることがで きる。
これに対し、 本例の方式では、 1行ずつ読み出すだけで A Dメモリ部 1 3 0への読み出しが完了するので、 その読み出しに要する時間は、 数 分の 1〜数十分の 1の短時間で終わる。 これは、 各行が読み出される時 間のずれが短くなるということであるので、 全画面の時間差が数倍〜数 十倍小さくなる。 この時間差があると、 動いている被写体を撮影したと きに時間差のせいで被写体がゆがむが、 本例の方式によれば、 このゆが みが数倍〜数十倍小さくなる効果がある。 もちろん、 画素から読み出す ところは従来の C M O Sィメージセンサと同じなので、 従来の C M O S ィメージセンサで露光時間を同時化してゆがみを無くす公知の方法を本 例に適用することもできる。
また、 本例の方式では、 1 フレーム分の信号が同時に A D変換される ので、 A D変換も短時間で終わる。
さらに、 A Dメモリ部 1 3 0からの読み出しは、 フレームメモリへの アクセスとなるので、 行ごとに順番である必要は無く、 読出し順が完全 に自由である。 もちろん通常の D R A Mと同様に、 w o r d線と b i t 線を用いて外から別の信号を書き込むことも可能である。
また、 各画素の信号を読み出す前の適当な時間に画素をリセッ トして 電子シャッタがかけられるのは従来の C M O Sィメージセンサと同様で ある。 '
なお、 上述の例では、 画素回路として、 リセッ トレベル電圧 （信号 0 に相当する電圧） と、 それに対して負に振れる信号レベル電圧を順に出 力するタイプのものを仮定したが、 このタイプでない画素回路に適用す ることも、 もちろん可能である。
また、 ADメモリ部の構成としては、 上記の他にも種々の変形が可能 である。 例えば、 上述したように複数画素に対応して 1つの AD変換回 路を割り当てることも可能である。
また、 AD変換回路は、 チヨッパ型コンパレータを用いたり、 Δ Σ型 を採用することもできる。 また、 メモリには D RAM型でなく、 S RA M型等を用いることも可能である。
また、 本発明の固体撮像装置は上述した構成以外の構成を含んでいて もよく、 例えば図 5のように撮像部 3 0 1が光学系 3 0 0や、 信号処理 チップ 3 0 2と組み合わせられたカメラモジュールタイプの固体撮像装 置 3 0 3であってもよい。
尚、 画素アレイ部や ADメモリ部の 2次元配列の行と列の区別は実質 的に無く、 画素や単位メモリが略直行する 2方向に配列されていれば、 固体撮像装置を見る方向によって、 画素行は画素列でもあり、 単位メモ リ行は単位メモリ列でもあり、 またその逆も同様である。 産業上の利用可能性
以上説明したように本発明の固体撮像装置によれば、 2次元配列の画 素ァレイ部に対応した ADメモリ部の各単位メモリ毎に AD変換回路を 設け、 各画素から読み出した信号を ADメモリ部で A D変換することか ら、 2次元配列の AD変換回路で AD変換を分散して行え、 上述した列 レベル A D変換ゃチップレベル A D変換に比べて高速な A D変換を行う ことができ、 また、 AD変換回路の帯域を落とすことができ、 ノイズの 少ない信号を得ることが可能である。
また、 画素内に AD変換回路を設けないため、 画素回路の構成を簡素 化でき、 画素の開口率を大きくでき、 高い感度の画素アレイ部を構成で き、 さらに画素アレイ部から ADメモリ部に短時間で画素信号を読み込 めるので、 1つの画面内での処理の時間差を小さくでき、 動きの有る被 写体を撮ってもゆがみが少なく、良好な画質の画像を得ることができる。
さらに、 ADメモリ部からの読み出しは、 フレームメモリへのァクセ スとなるので、 行ごとに順番である必要などは無く、 読出し順が完全に 自由である。 さらに、 通常の DRAMと同様に、 0 1 (1線と 13 i t線 を用いて外から別の信号を書き込むことも可能である。

Claims

青 求 の 範 囲
1. 複数の画素を 2次元配列で設けた画素アレイ部と、
前記画素アレイ部の画素配列に対応して複数の単位メモリを 2次元配 列で設け、 各単位メモリに AD変換回路を設けた ADメモリ部と、 前記画素ァレイ部を走査して各画素のアナログ信号を前記 ADメモリ 部に読み出す画素ァレイ走査回路と、
前記 ADメモリ部を走査して各単位メモリのデジタル信号を出力する メモリ走查回路と、
を有することを特徴とする固体撮像装置。
2. 前記 ADメモリ部から出力されるデジタル信号を信号処理して装 置外に出力する出力部を有することを特徴とする請求項 1記載の固体撮
3. 前記画素アレイ部の各画素と前記 ADメモリ部の各単位メモリ と が 1対 1で対応していることを特徴とする請求項 1記載の固体撮像装置 (
4. 前記画素アレイ部の各画素と前記 ADメモリ部の各単位メモリ と が N対 1 (N≥ 2) で対応していることを特徴とする請求項 1記載の固 体撮像装置。
5. 前記画素ァレイ走査回路によって画素アレイ部から ADメモリ部 に信号を読み出し、 次に ADメモリ部において AD変換を行い、 次にメ モリ走査回路によって ADメモリ部から信号の出力を行うことを特徴と する請求項 1記載の固体撮像装置。
6. 前記 ADメモリ部における AD変換は全単位メモリで同時に行う ことを特徴とする請求項 1記載の固体撮像装置。
7. 前記画素ァレイ部から ADメモリ部への信号の読み出しは画素行 単位で行い、 前記 ADメモリ部における AD変換は全単位メモリで同時 に行うことを特徴とする請求項 1記載の固体撮像装置。
8 . 前記単位メモリが D R A Mよりなることを特徴とする請求項 1記 載の固体撮像装置。
9 . 複数の画素を 2次元配列で設けた画素アレイ部と、
前記画素アレイ部から読み出された信号を蓄積して A D変換する A D メモリ部とを有し、
前記 A Dメモリ部は少なく とも 2次元配列された複数の単位メモリを 含み、
前記複数の単位メモリは前記画素アレイ部の少なく とも 2行分の画 素からの信号を同時に A D変換する固体撮像装置。
1 0 . 前記複数の単位メモリ部は前記画素アレイ部から加算読み出し された信号を同時に A D変換する請求項 9記載の固体撮像装置。
1 1 . 前記単位メモリは前記画素アレイ部からの信号に対してノイズ 除去処理及び A D変換を行う請求項 9記載の固体撮像装置。
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