JP2809008B2 - Ｃｃｄの信号処理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は水平シフトレジスタを２
本有するデュアルチャネル構造のＣＣＤ（電荷結合撮像
素子）に適用する信号処理回路に関し、特に同相駆動に
より読出される２つの信号に対して雑音除去機能を有す
るＣＣＤの信号処理回路に関する。

【０００２】

【従来の技術】高精細度テレビジョン（ＨＤＴＶ）に対
応するＣＣＤとしては、図３に示すように、水平シフト
レジスタ３１，３２を２本並列に配置した、いわゆるデ
ュアルチャネル構造のＣＣＤが多く採用されている。こ
のような構造とすることにより、水平電極ピッチを緩和
できると共に、転送周波数を水平シフトレジスタ１本の
場合の１／２に低減でき、電荷転送を効率よく行うこと
ができる。

【０００３】ここで、水平シフトレジスタ３１，３２に
は、光電変換領域３３に配列している垂直シフトレジス
タから、一列毎に交互に電荷が転送される。ところで、
この水平シフトレジスタ３１，３２を駆動して２チャネ
ルの信号として読出す駆動方法には、逆相駆動法および
同相駆動法がある。

【０００４】逆相駆動法は、図３（ａ）に示すように、
一方の水平シフトレジスタ３２からの信号が他方の水平
シフトレジスタ３１からの信号よりも半クロック遅れて
読出されるようにするため、水平シフトレジスタ３２の
転送段数を水平シフトレジスタ３１よりも半段多くし、
互いに逆相で読出す駆動法である。また、同相駆動法
は、図３（ｂ）に示すように、水平シフトレジスタ３１
および３２の転送段数を同じにして同相で読出す駆動法
である。

【０００５】また、読出した信号の雑音除去方法として
は遅延差雑音除去法が実用されている。この方法では、
遅延回路およびゲート回路を用いて、ＣＣＤから読出し
た信号のフィードスルー期間と信号期間との電位差を検
出することにより、高域雑音の帯域内への折り返しが生
じることなく雑音成分を除去している。

【０００６】

【発明が解決しようとする課題】上述した逆相駆動法で
は、２本の水平シフトレジスタからの信号が正規の信号
タイミングで読出されるので、雑音除去回路での位相合
わせが不必要となって回路構成が簡単となる利点はある
が、一方の信号の出力期間に他方の信号のリセットパル
スの位相が存在するためにチャネル間の干渉が生じて出
力波形が劣化するという欠点がある。

【０００７】また、同相駆動法では、一方の信号の出力
期間に他方の信号のリセットパルスの位相が存在しない
ためにチャネル間の干渉は無視できるが、２つの信号を
正規の信号タイミングとするために雑音除去回路にアナ
ログ遅延線等を設けて位相合わせを行う必要があり、回
路構成が複雑となる。また、２つの信号を正規の信号タ
イミングとするためにサンプルホールド回路を使用する
場合は、折り返し雑音が増加するばかりでなく、信号処
理のために多くのパルスが必要となり、パルスの飛び込
みによってビート妨害が発生し易いという欠点がある。

【０００８】本発明の目的は、デュアルチャネル構造の
ＣＣＤから同相駆動法によって読出される信号に対し
て、アナログ遅延線等を別に設けることなく少ない部品
点数で、雑音を除去して正常な時系列映像信号を生成で
きるＣＣＤの信号処理回路を提供することにある。

【０００９】

【課題を解決するための手段】本発明のＣＣＤの信号処
理回路は、デュアルチャネル構造のＣＣＤから同相駆動
により正規のタイミングで読出される第１の信号および
前記第１の信号よりも位相が進んで読出される第２の信
号を受け、雑音を抑制して正常な時系列映像信号として
出力するＣＣＤの信号処理回路であって、前記第１の信
号が印加される入力端子および接地される出力端子を有
し、入力端子において出力端子から逆位相で反射してく
る信号と前記第１の信号とを混合して出力する第１の遅
延線と、前記第２の信号が印加される入力端子および接
地される出力端子並びに中間端子を有し、中間端子にお
いて入力端子から中間端子へ到達する信号と出力端子か
ら中間端子へ逆位相で反射してくる信号とを混合して出
力する第２の遅延線と、前記第１および第２の遅延線の
出力信号に対してフィードスルー期間と信号期間とが重
なった部分をそれぞれ抽出する手段と、前記抽出手段に
よって抽出された信号部分を合成して前記正常な時系列
映像信号を生成する手段とを備えている。また、前記第
１の遅延線の遅延時間が、出力端子から入力端子へ反射
してくる信号のフィードスルー期間と前記第１の信号の
信号期間とが重なるように設定され、また、前記第２の
遅延線の入力端子から中間端子までの遅延時間が、前記
第２の信号の位相進みを補正するように設定され、更
に、前記第２の遅延線の中間端子と出力端子間の遅延時
間が、入力端子から中間端子へ到達する信号の信号期間
と出力端子から反射してくる信号のフィードスルー期間
とが重なるように設定されている。

【００１０】

【実施例】次に本発明について図面を参照して説明す
る。

【００１１】図１は本発明の一実施例を示す図である。
ここで、信号処理回路２０は、デュアルチャネル構造の
ＣＣＤから同相駆動により読出された２つの信号Ｓ１，
Ｓ２を受け、雑音除去を行うと同時に、正常な時系列映
像信号Ｓｏとして送出する。

【００１２】ところで、ＣＣＤの光電変換領域１３から
の電荷は、垂直方向に配列している垂直シフトレジスタ
を介して２つの水平シフトレジスタ１１，１２に振り分
けられて転送された後、同相のリセットパルスＰｒによ
って電圧信号に変換され、出力アンプ１３、１４を介し
て信号Ｓ１，Ｓ２として送出される。この場合、水平シ
フトレジスタ１２からの信号の位相は、正規の信号出力
タイミングよりも半クロックだけ進んで出力されること
になる。

【００１３】さて、信号処理回路２０は、ＣＣＤからの
出力信号Ｓ１，Ｓ２をそれぞれ増幅するバッファ増幅回
路２１，２２と、インピーダンス整合用抵抗２３，２４
と、遅延線２５，２６と、バッファ増幅回路２７，２８
と、ゲートパルスＰ１，Ｐ２に応じて動作するゲート回
路２９，３０と、ゲート回路２９，３０の出力信号を合
成して正常な時系列映像信号Ｓｏとして送出する加算回
路３１とを備えている。 ここで、遅延線２５は、入力
端子２５ａと出力端子２５ｂとを有しており、出力端子
２５ｂを接地することにより、入力端子２５ａに印加さ
れた信号は、所定の遅延時間後に出力端子２５ｂに到達
し、ここで全反射し位相反転して入力端子２５ａへ逆戻
りするように構成されている。他方、遅延線２６は、中
間端子付きの遅延線であり、入力端子２６ａと出力端子
２６ｂと中間端子２６ｃとを有しており、出力端子２６
ｂを接地することにより、入力端子２６ａに印加された
信号は、所定の遅延時間後に中間端子２６ｃに到達し、
更に所定の遅延時間後に出力端子２６ｂに到達し、ここ
で全反射し位相反転して逆戻りするように構成されてい
る。

【００１４】次に動作について図２を併用して説明す
る。

【００１５】ＣＣＤからの出力信号Ｓ１，Ｓ２は、図２
（ａ），（ｅ）に示すように、１画素周期が、リセット
期間Ｔ１と、フィードスルー期間Ｔ２と、信号期間Ｔ３
との３つの期間に分けられ、１画素の有効信号電圧は、
フィードスルー期間Ｔ２の電位と信号期間Ｔ３の電位と
の差として表される。

【００１６】いま、図２（ａ）に示したような信号Ｓ１
１が、遅延線２５の入力端子２５ａに印加されたとする
と、出力端子２５ｂで反射し位相反転して所定の遅延時
間後に、図２（ｂ）に示したような反射信号Ｓ１２とな
って入力端子２５ａに逆戻りしてくる。この場合、反射
信号Ｓ１２のフィードスルー期間Ｔ２と印加信号Ｓ１１
の信号期間Ｔ３とが重なるように遅延時間を設定する。

【００１７】この反射信号Ｓ１２と印加信号Ｓ１１と
は、インピーダンス整合用抵抗２３で混合されて雑音が
抑制され、図２（ｃ）に示すような信号Ｓ１３となる。
バッファ増幅回路２７は、信号Ｓ１３を増幅してゲート
回路２９へ送出する。ゲート回路２９は、図２（ｄ）に
示すようなゲートパルスＰ１に応じて、信号期間とフィ
ードスルー期間とが重なり合った部分を抽出し、信号Ｓ
１４として加算回路３１へ送出する。

【００１８】また、図２（ｅ）に示したような信号Ｓ２
１が、遅延線２６の入力端子２６ａに印加されたとする
と、中間端子２６ｃには、時間τ１だけ遅延して入力端
子２６ａから到達する信号（図２（ｆ））と、中間端子
２６ｃから時間τ２だけ遅延して出力端子２６ｂに到達
し、ここで反射して位相反転し、更に時間τ２だけ遅延
して到達する反射信号（図２（ｇ））とが発生する。従
って、中間端子２６ｃからは、図２（ｆ）に示した信号
と図２（ｇ）に示した反射信号とが混合されて雑音が抑
制され、図２（ｈ）に示すような信号Ｓ２３として送出
される。

【００１９】この場合、遅延線２６の入力端子２６ａか
ら中間端子２６ｃまでの遅延時間τ１は、ＣＣＤの水平
シフトレジスタ１２からの信号の位相を半クロック分だ
け補正するように設定する。例えば、２００万画素のＣ
ＣＤの場合、水平シフトレジスタ１本当り３７．１２５
ＭＨｚのクロック周波数で動作するので、遅延時間τ１
＝１３．５μｓに設定する。

【００２０】また、中間端子２６ｃから出力端子２６ｂ
までの遅延時間τ２は、入力端子２６ａから到達する信
号の信号期間Ｔ３と反射信号のフィードスルー期間Ｔ２
とが重なるように設定する。例えば、２００万画素のＣ
ＣＤの場合、遅延時間τ２は６．７ｎｓ近辺の値に設定
する。

【００２１】バッファ増幅回路２８は、信号Ｓ２３を増
幅してゲート回路３０へ送出する。ゲート回路３０は、
図２（ｉ）に示すようなゲートパルスＰ２に応じて、信
号期間とフィードスルー期間とが重なり合った部分を抽
出し、信号Ｓ２４として加算回路３１へ送出する。

【００２２】加算回路３１は、信号１４および２４を加
算合成し、図２（ｊ）に示すような正常な時系列映像信
号Ｓｏとして出力する。

【００２３】

【発明の効果】以上説明したように本発明によれば、リ
セットパルスによるチャネル間干渉の少ない同相駆動法
によってデュアルチャネル構造のＣＣＤから読出される
２チャネルの信号の内、正規のタイミングよりも位相が
進んで読出される信号を中間端子付きの遅延線に印加
し、この中間端子付きの遅延線の接地した出力端子から
中間端子へ反射してくる信号のフィードスルー期間と、
入力端子から中間端子へ到達する信号の信号期間とが重
なるように混合して雑音を抑制すると共に、遅延時間を
適当に設定することによって位相進みを補正することに
より、従来のようにアナログ遅延線等を別に設けること
なく、少ない部品点数で、雑音を抑制して安定した出力
信号を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。

【図２】本実施例の動作を説明するためのタイミングチ
ャートである。

【図３】デュアルチャネル構造のＣＣＤの駆動法を示す
図であり、（ａ）は逆相駆動法を示し、（ｂ）は同相駆
動法を示している。

【符号の説明】

２０ 信号処理回路 ２１，２２，２７，２８ バッファ増幅回路 ２３，２４ インピーダンス整合用抵抗 ２５，２６ 遅延線 ２５ａ，２６ａ 遅延線の入力端子 ２５ｂ，２６ｂ 遅延線の出力端子 ２６ｃ 遅延線２６の中間端子 ２９，３０ ゲート回路 ３１ 加算回路 Ｐ１，Ｐ２ ゲートパルス Ｓ１，Ｓ２ ＣＣＤからの信号 Ｓｏ 正常な時系列映像信号

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 デュアルチャネル構造のＣＣＤから同相
   駆動により正規のタイミングで読出される第１の信号お
   よび前記第１の信号よりも位相が進んで読出される第２
   の信号を受け、雑音を抑制して正常な時系列映像信号と
   して出力するＣＣＤの信号処理回路であって、 前記第１の信号が印加される入力端子および接地される
   出力端子を有し、入力端子において出力端子から逆位相
   で反射してくる信号と前記第１の信号とを混合して出力
   する第１の遅延線と、 前記第２の信号が印加される入力端子および接地される
   出力端子並びに中間端子を有し、中間端子において入力
   端子から中間端子へ到達する信号と出力端子から中間端
   子へ逆位相で反射してくる信号とを混合して出力する第
   ２の遅延線と、 前記第１および第２の遅延線の出力信号に対してフィー
   ドスルー期間と信号期間とが重なった部分をそれぞれ抽
   出する手段と、 前記抽出手段によって抽出された信号部分を合成して前
   記正常な時系列映像信号を生成する手段とを備えること
   を特徴とするＣＣＤの信号処理回路。
2. 【請求項２】 請求項１記載のＣＣＤの信号処理回路に
   おいて、前記第１の遅延線の遅延時間が、出力端子から
   入力端子へ反射してくる信号のフィードスルー期間と前
   記第１の信号の信号期間とが重なるように設定され、ま
   た、前記第２の遅延線の入力端子から中間端子までの遅
   延時間が、前記第２の信号の位相進みを補正するように
   設定され、更に、前記第２の遅延線の中間端子と出力端
   子間の遅延時間が、入力端子から中間端子へ到達する信
   号の信号期間と出力端子から反射してくる信号のフィー
   ドスルー期間とが重なるように設定されていることを特
   徴とするＣＣＤの信号処理回路。