JP2805984B2 - 電荷結合素子の信号処理装置 - Google Patents
電荷結合素子の信号処理装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電荷結合素子の信号処理装置に関する。
現行のテレビジョン標準方式において、フレームレー
トは30フレーム／秒であり、電荷結合撮像素子（以後、
CCDと記す）の場合、このフレームレートと走査線数お
よび水平画素数より水平クロックレートが決まる。通常
の動作では水平クロックレートは一定であるが、近年、
画像の多様化・高画質化の要求から、スローモーション
撮影順次走査化のために画像のフレームレートを60フレ
ーム／秒と早くしたり、画面の一部分の時間軸を拡大し
て出力する（いわゆる、電子ズーム機能）ために、水平
クロックレートを変化させて駆動する手法がしばしば用
いられる。水平クロックレートを変化させて駆動する場
合、信号処理回路においてもサンプリングレートをクロ
ックレートに応じて変化させて動作させる必要がある。
トは30フレーム／秒であり、電荷結合撮像素子（以後、
CCDと記す）の場合、このフレームレートと走査線数お
よび水平画素数より水平クロックレートが決まる。通常
の動作では水平クロックレートは一定であるが、近年、
画像の多様化・高画質化の要求から、スローモーション
撮影順次走査化のために画像のフレームレートを60フレ
ーム／秒と早くしたり、画面の一部分の時間軸を拡大し
て出力する（いわゆる、電子ズーム機能）ために、水平
クロックレートを変化させて駆動する手法がしばしば用
いられる。水平クロックレートを変化させて駆動する場
合、信号処理回路においてもサンプリングレートをクロ
ックレートに応じて変化させて動作させる必要がある。
第４図に、従来の相関二重サンプリング法（以下、CD
Sと記す）を用いて雑音除去を行う信号処理回路の一例
を示す。第４図において、撮像領域101で光電変換され
た信号電荷は、水平シフトレジスタ102に垂直転送され
た後、出力回路103より出力される。出力回路103の出力
信号は、バッファ回路404を介して、クランプコンデン
サ405、スイッチ回路408及び基準電圧源409で構成され
るクランプ回路412に入力される。そして、クランプさ
れた後のCCD出力信号は、バッファ回路406を介して、ス
イッチ回路407とホールドコンデンサ410で構成されるサ
ンプルホールド回路413によってサンプルホールドされ
る。ここで、クランプ回路412、サンプルホールド回路4
13に印加されるパルスは、CCDの駆動周波数に応じてパ
ルス発生器411により制御される。
Sと記す）を用いて雑音除去を行う信号処理回路の一例
を示す。第４図において、撮像領域101で光電変換され
た信号電荷は、水平シフトレジスタ102に垂直転送され
た後、出力回路103より出力される。出力回路103の出力
信号は、バッファ回路404を介して、クランプコンデン
サ405、スイッチ回路408及び基準電圧源409で構成され
るクランプ回路412に入力される。そして、クランプさ
れた後のCCD出力信号は、バッファ回路406を介して、ス
イッチ回路407とホールドコンデンサ410で構成されるサ
ンプルホールド回路413によってサンプルホールドされ
る。ここで、クランプ回路412、サンプルホールド回路4
13に印加されるパルスは、CCDの駆動周波数に応じてパ
ルス発生器411により制御される。
次に、通常のフレームレート（30フレーム／秒）での
従来例の動作を第５図のタイムチャートを用いて説明す
る。CCDの出力信号Ａの一周期は、リセットトランジス
タがオンさせられるリセット期間201、次に、浮遊拡散
層が一定電位に保たれるフィードスルー期間202、そし
て、電荷転送路から電荷検出部に信号電荷が送り込まれ
る信号期間203より成る。有効信号電圧は電荷検出部に
おけるフィードスルー期間202の電位と信号期間203の電
位の差VPとして検出される。一画素周期TPごとのフィー
ドスルー期間202に、クランプパルスＤがクランプ回路4
12に印加され、フィードスルーレベルは一定電位VCPに
クランプされる。そして、その後、信号期間203にサン
プルホールドパルスＥが印加され、有効信号電圧VPがサ
ンプルホールドされる。以上の動作によって、フィード
スルー期間202の電位と信号期間203の電位差を有効信号
電圧VPとして取り出すことができ、同時に両期間に重畳
された雑音成分を除去することができる。
従来例の動作を第５図のタイムチャートを用いて説明す
る。CCDの出力信号Ａの一周期は、リセットトランジス
タがオンさせられるリセット期間201、次に、浮遊拡散
層が一定電位に保たれるフィードスルー期間202、そし
て、電荷転送路から電荷検出部に信号電荷が送り込まれ
る信号期間203より成る。有効信号電圧は電荷検出部に
おけるフィードスルー期間202の電位と信号期間203の電
位の差VPとして検出される。一画素周期TPごとのフィー
ドスルー期間202に、クランプパルスＤがクランプ回路4
12に印加され、フィードスルーレベルは一定電位VCPに
クランプされる。そして、その後、信号期間203にサン
プルホールドパルスＥが印加され、有効信号電圧VPがサ
ンプルホールドされる。以上の動作によって、フィード
スルー期間202の電位と信号期間203の電位差を有効信号
電圧VPとして取り出すことができ、同時に両期間に重畳
された雑音成分を除去することができる。
次に、通常の２倍のフレームレート（60フレーム／
秒）での動作を第６図のタイムチャートを使って説明す
る。フレームレートが２倍になると、水平クロックレー
トも２倍になるため、クランプ回路412において２倍の
周波数（周期1/2・TP）でクランプされ、続いてサンプ
ルホールド回路413において有効信号電圧VPが同じ周期
（1/2・TP）でサンプルホールドされる。
秒）での動作を第６図のタイムチャートを使って説明す
る。フレームレートが２倍になると、水平クロックレー
トも２倍になるため、クランプ回路412において２倍の
周波数（周期1/2・TP）でクランプされ、続いてサンプ
ルホールド回路413において有効信号電圧VPが同じ周期
（1/2・TP）でサンプルホールドされる。
〔発明が解決しようとする課題〕 以上述べた従来のCDS法による雑音除去を行う信号処
理回路では、クランプ動作およびサンプルホールド動作
によって有効信号電圧を取り出している。クランプ動作
においては、クランプパルスの印加時間内で、フィード
スルーレベルを一定電圧VCPにクランプしなければなら
ない。そこで、高速化され信号期間の時間が短くなる
と、クランプ時定数を小さく（つまり、ハードクラン
プ）する必要がある。しかしながら、クランプ時定数を
小さくすると、クランプ回路の低減での減衰特性が劣化
しまい、出力アンプ雑音の低減成分に対する十分な抑制
効果が得られなくなる。よって、CDS法を用いた信号処
理回路では、駆動周波数に関係なく常に良好な雑音抑制
効果を得ることは困難である。
理回路では、クランプ動作およびサンプルホールド動作
によって有効信号電圧を取り出している。クランプ動作
においては、クランプパルスの印加時間内で、フィード
スルーレベルを一定電圧VCPにクランプしなければなら
ない。そこで、高速化され信号期間の時間が短くなる
と、クランプ時定数を小さく（つまり、ハードクラン
プ）する必要がある。しかしながら、クランプ時定数を
小さくすると、クランプ回路の低減での減衰特性が劣化
しまい、出力アンプ雑音の低減成分に対する十分な抑制
効果が得られなくなる。よって、CDS法を用いた信号処
理回路では、駆動周波数に関係なく常に良好な雑音抑制
効果を得ることは困難である。
本発明の目的は、駆動周波数を２倍、あるいは半分に
変化させても常に良好な雑音抑制効果を呈する電荷結合
素子の信号処理回路を提供することにある。
変化させても常に良好な雑音抑制効果を呈する電荷結合
素子の信号処理回路を提供することにある。
本発明の電荷結合素子の信号処理回路は、駆動周波数
に対応した信号期間とフィードスルー期間とを有する信
号を出力する電荷結合素子と、信号の遅延及び反射を行
うディレイラインと、前記電荷結合素子からの信号を前
記ディレイラインにインピーダンス整合して出力するバ
ッファ増幅手段と、前記ディレイラインの出力端を出力
端が接地されインピーダンス整合された抵抗素子側と接
地側間で切替え接続する切替手段と、前記バッファ増幅
手段の分岐出力に一方の入力を接続され前記切替手段の
前記抵抗素子の入力端に他方の入力を接続され両入力の
差信号を出力する差動増幅手段と、前記差動増幅手段の
出力端に接続され所定タイミングでサンプリングされた
信号を出力するサンプリング手段とを備え、前記電荷結
合素子の第１の駆動周波数に対し、前記バッファ増幅手
段を介した前記電荷結合素子の出力信号の信号期間と、
前記ディレイラインに入力され出力端で反射し入力端に
戻ってきた遅延信号のフィードスルー期間とが重なるよ
うに前記ディレイラインの遅延時間を設定し、第１の駆
動周波数では前記ディレイラインの出力端が前記抵抗素
子側に接続され、前記第１の駆動周波数の1/2の第２の
駆動周波数では接地側に接続されるように前記切替手段
を切替え、前記差動増幅手段の有効信号電圧を前記サン
プリング手段により抜出す構成である。
に対応した信号期間とフィードスルー期間とを有する信
号を出力する電荷結合素子と、信号の遅延及び反射を行
うディレイラインと、前記電荷結合素子からの信号を前
記ディレイラインにインピーダンス整合して出力するバ
ッファ増幅手段と、前記ディレイラインの出力端を出力
端が接地されインピーダンス整合された抵抗素子側と接
地側間で切替え接続する切替手段と、前記バッファ増幅
手段の分岐出力に一方の入力を接続され前記切替手段の
前記抵抗素子の入力端に他方の入力を接続され両入力の
差信号を出力する差動増幅手段と、前記差動増幅手段の
出力端に接続され所定タイミングでサンプリングされた
信号を出力するサンプリング手段とを備え、前記電荷結
合素子の第１の駆動周波数に対し、前記バッファ増幅手
段を介した前記電荷結合素子の出力信号の信号期間と、
前記ディレイラインに入力され出力端で反射し入力端に
戻ってきた遅延信号のフィードスルー期間とが重なるよ
うに前記ディレイラインの遅延時間を設定し、第１の駆
動周波数では前記ディレイラインの出力端が前記抵抗素
子側に接続され、前記第１の駆動周波数の1/2の第２の
駆動周波数では接地側に接続されるように前記切替手段
を切替え、前記差動増幅手段の有効信号電圧を前記サン
プリング手段により抜出す構成である。
本発明では、ディレイラインによりCCDの出力信号を
遅延させることにより、遅延信号のフィードスルー期間
と被遅延信号の信号期間を一致させ、両期間の電位差を
ディレイラインの反射、または差動増幅器を利用して求
める。よって、クランプ動作を伴わず、CCDの駆動周波
数に関係なく良好な雑音抑制効果が得られる。
遅延させることにより、遅延信号のフィードスルー期間
と被遅延信号の信号期間を一致させ、両期間の電位差を
ディレイラインの反射、または差動増幅器を利用して求
める。よって、クランプ動作を伴わず、CCDの駆動周波
数に関係なく良好な雑音抑制効果が得られる。
また、１個のディレイラインを用いて２種類の遅延時
間、つまりτと２τ（τ：ディレイラインの遅延時間）
が得られるので、比較的簡単な回路で２つの駆動周波数
に適応できる。
間、つまりτと２τ（τ：ディレイラインの遅延時間）
が得られるので、比較的簡単な回路で２つの駆動周波数
に適応できる。
次に、本発明について図面を参照して説明する。
第１図は本発明の電荷結合撮像素子の信号処理装置の
一実施例を示す構成図である。第１図において、撮像領
域101で光電変換された信号電荷は、水平シフトレジス
タ102に垂直転送された後、水平転送され出力回路103よ
り出力される。出力回路103の出力信号は、バッファ回
路104,抵抗器105を介してディレイライン108に供給され
る。また、ディレイラインの出力端子は、スイッチ回路
109によってグランドまたは接地された抵抗器111に選択
して接続される。ここで、各抵抗器105,111のインピー
ダンスはディレイライン108の特性インピーダンスに等
しい。さらにディレイラインの入力端に現れる電圧はバ
ッファ回路106を介して差動増幅器107の正入力端子に入
力され（信号S3）、抵抗器111の入力端の電圧はバッフ
ァ回路110を介して差動増幅器107の負入力端子に入力さ
れる。そして、差動増幅器107の出力信号S5のうち有効
信号電圧VSは、パルス発生器113に制御されたサンプリ
ング回路112によってサンプリングされる。
一実施例を示す構成図である。第１図において、撮像領
域101で光電変換された信号電荷は、水平シフトレジス
タ102に垂直転送された後、水平転送され出力回路103よ
り出力される。出力回路103の出力信号は、バッファ回
路104,抵抗器105を介してディレイライン108に供給され
る。また、ディレイラインの出力端子は、スイッチ回路
109によってグランドまたは接地された抵抗器111に選択
して接続される。ここで、各抵抗器105,111のインピー
ダンスはディレイライン108の特性インピーダンスに等
しい。さらにディレイラインの入力端に現れる電圧はバ
ッファ回路106を介して差動増幅器107の正入力端子に入
力され（信号S3）、抵抗器111の入力端の電圧はバッフ
ァ回路110を介して差動増幅器107の負入力端子に入力さ
れる。そして、差動増幅器107の出力信号S5のうち有効
信号電圧VSは、パルス発生器113に制御されたサンプリ
ング回路112によってサンプリングされる。
次に例えばCCDのフレームレートを30フレーム／秒お
よび60フレーム／秒で動作させた場合の本実施例の動作
を、第２図および第３図のタイムチャートを用いて説明
する。
よび60フレーム／秒で動作させた場合の本実施例の動作
を、第２図および第３図のタイムチャートを用いて説明
する。
第２図は30フレーム／秒で動作させた場合で、ディレ
イライン108の出力端はスイッチ回路109を介して接地さ
れている。バッファ回路104の出力信号は、抵抗器105を
介してディレイライン108に入力され（信号S1）、遅延
時間τだけ遅延された後、出力端に達する。ここで出力
端はスイッチ回路109を介して接地されているので、出
力端に達した信号は位相が反転し反射（全反射）され
て、再び遅延時間τだけ遅延されて入力端に達する（信
号S2）。ここで、全体の遅延時間２τは、ディレイライ
ン108の入力信号S1の信号期間203と反射して再び入力端
に達した信号S2のフィードスルー期間202とが重なるよ
う（つまり、一画素周期の約半分:2τ＝1/2・TP）に設
定される。ディレイライン108の入力端には信号S1と信
号S2が混合された信号が現れ、バッファ回路106を介し
て差動増幅器107の正入力端子に入力される（信号S
3）。ここで差動増幅器107の負入力端子はグランドレベ
ルとなっている。そして、パルス発生器113よりサンプ
リング回路112にサンプリングパルスが一画素周期TPご
とに印加され、差動増幅器107の出力信号S3のうち有効
信号電圧VSがサンプリングされる。
イライン108の出力端はスイッチ回路109を介して接地さ
れている。バッファ回路104の出力信号は、抵抗器105を
介してディレイライン108に入力され（信号S1）、遅延
時間τだけ遅延された後、出力端に達する。ここで出力
端はスイッチ回路109を介して接地されているので、出
力端に達した信号は位相が反転し反射（全反射）され
て、再び遅延時間τだけ遅延されて入力端に達する（信
号S2）。ここで、全体の遅延時間２τは、ディレイライ
ン108の入力信号S1の信号期間203と反射して再び入力端
に達した信号S2のフィードスルー期間202とが重なるよ
う（つまり、一画素周期の約半分:2τ＝1/2・TP）に設
定される。ディレイライン108の入力端には信号S1と信
号S2が混合された信号が現れ、バッファ回路106を介し
て差動増幅器107の正入力端子に入力される（信号S
3）。ここで差動増幅器107の負入力端子はグランドレベ
ルとなっている。そして、パルス発生器113よりサンプ
リング回路112にサンプリングパルスが一画素周期TPご
とに印加され、差動増幅器107の出力信号S3のうち有効
信号電圧VSがサンプリングされる。
第３図は60フレーム／秒で動作させた場合で、ディレ
イライン108の出力端はスイッチ回路109を介して、ディ
レイライン108の特性インピーダンスと等しい抵抗器111
に接続される。ここで出力端において、インピーダンス
整合が完全にとれているため、反射は全く生じず、出力
端にはディレイライン108に入力された信号S1が遅延時
間τだけ遅延された信号が現れる。よって、ディレイラ
イン106の入力端には、出力端からの反射波は生じず、C
CDからの出力信号がそのまま現れる。そして、ディレイ
ライン108の入力信号S1は、差動増幅器107の正入力端子
に入力され（信号S3）、ディレイライン108によって遅
延時間τだけ遅延された信号は、差動増幅器107の負入
力端子に入力される（信号S4）。ここでフレームレート
は30フレーム／秒の２倍になっているので、CCDの出力
信号の一画素周期は30フレーム／秒の場合の半分の1/2
・TPとなる。よってディレイライン108の遅延時間τ
は、この場合の一画素周期1/2・TPの半分（つまり、τ
＝1/4・TP）であるので、遅延信号S4のフィードスルー
期間202は入力信号S3の信号期間203と重なることにな
る。次に、差動増幅器107によって入力信号S3と遅延信
号S4の差がとられ、その出力信号S5においてフィードス
ルー期間202と信号期間203が重なった期間に有効信号電
圧VSが一画素周期がとに現れ、サンプリング回路112に
よってサンプリングされる。
イライン108の出力端はスイッチ回路109を介して、ディ
レイライン108の特性インピーダンスと等しい抵抗器111
に接続される。ここで出力端において、インピーダンス
整合が完全にとれているため、反射は全く生じず、出力
端にはディレイライン108に入力された信号S1が遅延時
間τだけ遅延された信号が現れる。よって、ディレイラ
イン106の入力端には、出力端からの反射波は生じず、C
CDからの出力信号がそのまま現れる。そして、ディレイ
ライン108の入力信号S1は、差動増幅器107の正入力端子
に入力され（信号S3）、ディレイライン108によって遅
延時間τだけ遅延された信号は、差動増幅器107の負入
力端子に入力される（信号S4）。ここでフレームレート
は30フレーム／秒の２倍になっているので、CCDの出力
信号の一画素周期は30フレーム／秒の場合の半分の1/2
・TPとなる。よってディレイライン108の遅延時間τ
は、この場合の一画素周期1/2・TPの半分（つまり、τ
＝1/4・TP）であるので、遅延信号S4のフィードスルー
期間202は入力信号S3の信号期間203と重なることにな
る。次に、差動増幅器107によって入力信号S3と遅延信
号S4の差がとられ、その出力信号S5においてフィードス
ルー期間202と信号期間203が重なった期間に有効信号電
圧VSが一画素周期がとに現れ、サンプリング回路112に
よってサンプリングされる。
以上の動作によって、フレームレートがそれぞれ30フ
レーム／秒,60フレーム／秒という２つの駆動周波数に
おいて、CCDの有効信号電圧であるフィードスルー期間
と信号期間の電位差を、両期間に重畳された雑音成分を
除去しながらサンプリングすることができる。
レーム／秒,60フレーム／秒という２つの駆動周波数に
おいて、CCDの有効信号電圧であるフィードスルー期間
と信号期間の電位差を、両期間に重畳された雑音成分を
除去しながらサンプリングすることができる。
以上述べたように本発明によれば、クランプ動作なし
に、ディレイラインと差動増幅器によって構成される簡
単な回路によってフィードスルー期間と信号期間の電位
差を求めることができる。よってCCDの駆動周波数によ
らず、雑音成分を十分除去して有効信号電圧のみを正確
にサンプリングすることができる。
に、ディレイラインと差動増幅器によって構成される簡
単な回路によってフィードスルー期間と信号期間の電位
差を求めることができる。よってCCDの駆動周波数によ
らず、雑音成分を十分除去して有効信号電圧のみを正確
にサンプリングすることができる。
また、本発明によれば、遅延信号の遅延時間をディレ
イラインの遅延時間τとその２倍の遅延時間２τに設定
して演算ができるので、１個のディレイラインを用いて
大きさが1:2の関係にある２つのCCDの駆動周波数に対応
した良好な雑音抑制が可能である。
イラインの遅延時間τとその２倍の遅延時間２τに設定
して演算ができるので、１個のディレイラインを用いて
大きさが1:2の関係にある２つのCCDの駆動周波数に対応
した良好な雑音抑制が可能である。
なお、本実施例においてフレームレート30フレーム／
秒、60フレーム／秒に対応した駆動周波数における動作
を示したが、ディレイラインの遅延時間の設定を変える
ことにより任意の駆動周波数に適応できる。また、１水
平走査期間（＝1H）内の任意の期間で、駆動周波数を２
倍または半分にして変化させることにも適応できる。
秒、60フレーム／秒に対応した駆動周波数における動作
を示したが、ディレイラインの遅延時間の設定を変える
ことにより任意の駆動周波数に適応できる。また、１水
平走査期間（＝1H）内の任意の期間で、駆動周波数を２
倍または半分にして変化させることにも適応できる。
第１図は本発明の一実施例を示す構成図、第２図、第３
図は第１図の実施例の動作を説明するためのタイムチャ
ート、第４図は従来の信号処理回路を示す構成図、第５
図、第６図は第４図の従来例の動作を説明するためのタ
イムチャートである。 101……撮像領域、102……水平シフトレジスタ、103…
…出力回路、104,106,110,404,406……バッファ増幅
器、105,111……抵抗器、107……差動増幅器、108……
ディレイライン、109,407,408……スイッチ回路、112…
…サンプリング回路、113,411……パルス発生器、405,4
07……コンデンサ、409……基準電圧源、412……クラン
プ回路、413……サンプルホールド回路。
図は第１図の実施例の動作を説明するためのタイムチャ
ート、第４図は従来の信号処理回路を示す構成図、第５
図、第６図は第４図の従来例の動作を説明するためのタ
イムチャートである。 101……撮像領域、102……水平シフトレジスタ、103…
…出力回路、104,106,110,404,406……バッファ増幅
器、105,111……抵抗器、107……差動増幅器、108……
ディレイライン、109,407,408……スイッチ回路、112…
…サンプリング回路、113,411……パルス発生器、405,4
07……コンデンサ、409……基準電圧源、412……クラン
プ回路、413……サンプルホールド回路。
Claims (1)
- 【請求項１】駆動周波数に対応した信号期間とフィード
スルー期間とを有する信号を出力する電荷結合素子と、
信号の遅延及び反射を行うディレイラインと、前記電荷
結合素子からの信号を前記ディレイラインにインピーダ
ンス整合して出力するバッファ増幅手段と、前記ディレ
イラインの出力端を出力端が接地されインピーダンス整
合された抵抗素子側と接地側間で切替え接続する切替手
段と、前記バッファ増幅手段の分岐出力に一方の入力を
接続され前記切替手段の前記抵抗素子の入力端に他方の
入力を接続され両入力の差信号を出力する差動増幅手段
と、前記差動増幅手段の出力端に接続され所定タイミン
グでサンプリングされた信号を出力するサンプリング手
段とを備え、前記電荷結合素子の第１の駆動周波数に対
し、前記バッファ増幅手段を介した前記電荷結合素子の
出力信号の信号期間と、前記ディレイラインに入力され
出力端で反射し入力端に戻ってきた遅延信号のフィード
スルー期間とが重なるように前記ディレイラインの遅延
時間を設定し、第１の駆動周波数では前記ディレイライ
ンの出力端が前記抵抗素子側に接続され、前記第１の駆
動周波数の1/2の第２の駆動周波数では接地側に接続さ
れるように前記切替手段を切替え、前記差動増幅手段の
有効信号電圧を前記サンプリング手段により抜出すこと
を特徴とする電荷結合素子の信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2151047A JP2805984B2 (ja) | 1990-06-08 | 1990-06-08 | 電荷結合素子の信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2151047A JP2805984B2 (ja) | 1990-06-08 | 1990-06-08 | 電荷結合素子の信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0443775A JPH0443775A (ja) | 1992-02-13 |
| JP2805984B2 true JP2805984B2 (ja) | 1998-09-30 |
Family
ID=15510139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2151047A Expired - Lifetime JP2805984B2 (ja) | 1990-06-08 | 1990-06-08 | 電荷結合素子の信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2805984B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000138866A (ja) | 1998-10-30 | 2000-05-16 | Nec Corp | 電荷結合素子の信号処理装置 |
-
1990
- 1990-06-08 JP JP2151047A patent/JP2805984B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0443775A (ja) | 1992-02-13 |
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