JP2522394B2 - 電荷結合素子の信号処理回路 - Google Patents
電荷結合素子の信号処理回路Info
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- JP2522394B2 JP2522394B2 JP1167561A JP16756189A JP2522394B2 JP 2522394 B2 JP2522394 B2 JP 2522394B2 JP 1167561 A JP1167561 A JP 1167561A JP 16756189 A JP16756189 A JP 16756189A JP 2522394 B2 JP2522394 B2 JP 2522394B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電荷結合素子の信号処理回路に関する。
電荷結合素子（以後CCDと記する）の雑音源には固定
パターン雑音、暗電流によるショット雑音、リセット雑
音、出力増幅器雑音等がある。とりわけ、近年のCCD固
体撮像素子ではチップサイズが縮小化され、かつ多画素
化される傾向になるため、これらに伴う信号量の減少に
対処して、上述の雑音の低減が強く望まれている。
パターン雑音、暗電流によるショット雑音、リセット雑
音、出力増幅器雑音等がある。とりわけ、近年のCCD固
体撮像素子ではチップサイズが縮小化され、かつ多画素
化される傾向になるため、これらに伴う信号量の減少に
対処して、上述の雑音の低減が強く望まれている。
上述の雑音のうち、リセット雑音および出力増幅器雑
音の低域成分を低減させるCCDの信号処理回路として相
関二重サンプリング回路（アイ・イー・イー・イー・ジ
ャーナル・オブ・ソリッド・ステート・サーキット〔IE
EE Journal of Solid State Circuits〕、第SC−９巻、
１号、第11〜第13ページ、1974年２月〕や遅延差雑音除
去回路（テレビジョン学会誌、第39巻、12号、第1176〜
第1181ページ、1985年12月）が知られている。これらの
うち遅延差雑音除去回路は、第４図に示すごとく、CCD1
01の出力端に接続されたバッファ増幅器102と、このバ
ッファ増幅器102からの出力信号を一定期間遅延させる
遅延線103と、バッファ増幅器102からの被遅延信号から
遅延線103からの遅延信号を減算する演算回路105と、演
算回路105からの出力信号の一定期間をゲートパルスφG
で抜き出すゲート回路106と、このゲート回路106の出力
部に接続されたローパスフィルタ107とで構成されてい
る。本遅延差雑音除去回路の動作を第５図に示すタイミ
ングチャートを使って説明する。まずCCD101からの出力
信号は、バッファ増幅器102を介して演算回路105のプラ
ス入力端子に印加されると同時に、遅延線103にも印加
される。ここで遅延線103の遅延時間τは、CCD出力信号
の信号出力期間109と遅延信号のフィードスルー期間108
とが一致するような長さに選ばれている。たとえば水平
レジスタ部にデュアルチャンネル構造を有する200万画
素高精細度CCDイメージセンサでは、水平レジスタ１本
当たり37.125MHzのクロック周波数で動作しているた
め、遅延時間τは13.5ns近辺の値に選ばれている。遅延
線103でτだけ遅延された遅延信号は演算回路105のマイ
ナス入力端子に印加され、ここでCCD出力信号と遅延信
号との間の減算が行われる。次いでゲート回路106では
ゲートパルスφGを使って、信号出力期間109とフィード
スルー期間108が重なった期間t11〜t12の信号のみが抜
き出される。最後にローパスフィルタ107ではゲート回
路104から出力される信号を平均化して、通常の連続し
た映像信号に変換する。以上の動作に従えば、本遅延差
雑音除去回路では信号出力レベルとフィードスルーレベ
ルの電位差であらわされるCCDの正確な出力信号情報の
みが各クロック周期ごとに出力されることになる。言い
換えれば、本遅延差雑音除去回路を用いることにより、
信号出力レベルとフィードスルーレベルのクロック周期
ごとのばらつきの原因であるリセット雑音や出力増幅器
雑音の低域成分が低減できる。
音の低域成分を低減させるCCDの信号処理回路として相
関二重サンプリング回路（アイ・イー・イー・イー・ジ
ャーナル・オブ・ソリッド・ステート・サーキット〔IE
EE Journal of Solid State Circuits〕、第SC−９巻、
１号、第11〜第13ページ、1974年２月〕や遅延差雑音除
去回路（テレビジョン学会誌、第39巻、12号、第1176〜
第1181ページ、1985年12月）が知られている。これらの
うち遅延差雑音除去回路は、第４図に示すごとく、CCD1
01の出力端に接続されたバッファ増幅器102と、このバ
ッファ増幅器102からの出力信号を一定期間遅延させる
遅延線103と、バッファ増幅器102からの被遅延信号から
遅延線103からの遅延信号を減算する演算回路105と、演
算回路105からの出力信号の一定期間をゲートパルスφG
で抜き出すゲート回路106と、このゲート回路106の出力
部に接続されたローパスフィルタ107とで構成されてい
る。本遅延差雑音除去回路の動作を第５図に示すタイミ
ングチャートを使って説明する。まずCCD101からの出力
信号は、バッファ増幅器102を介して演算回路105のプラ
ス入力端子に印加されると同時に、遅延線103にも印加
される。ここで遅延線103の遅延時間τは、CCD出力信号
の信号出力期間109と遅延信号のフィードスルー期間108
とが一致するような長さに選ばれている。たとえば水平
レジスタ部にデュアルチャンネル構造を有する200万画
素高精細度CCDイメージセンサでは、水平レジスタ１本
当たり37.125MHzのクロック周波数で動作しているた
め、遅延時間τは13.5ns近辺の値に選ばれている。遅延
線103でτだけ遅延された遅延信号は演算回路105のマイ
ナス入力端子に印加され、ここでCCD出力信号と遅延信
号との間の減算が行われる。次いでゲート回路106では
ゲートパルスφGを使って、信号出力期間109とフィード
スルー期間108が重なった期間t11〜t12の信号のみが抜
き出される。最後にローパスフィルタ107ではゲート回
路104から出力される信号を平均化して、通常の連続し
た映像信号に変換する。以上の動作に従えば、本遅延差
雑音除去回路では信号出力レベルとフィードスルーレベ
ルの電位差であらわされるCCDの正確な出力信号情報の
みが各クロック周期ごとに出力されることになる。言い
換えれば、本遅延差雑音除去回路を用いることにより、
信号出力レベルとフィードスルーレベルのクロック周期
ごとのばらつきの原因であるリセット雑音や出力増幅器
雑音の低域成分が低減できる。
しかしながら上述した遅延差雑音除去回路は、リセッ
ト雑音はほぼ完全に除去できるものの、出力増幅器雑音
の低域成分に対する雑音低減効果は十分とは言えない。
すなわち、遅延線103の遅延時間τ（伝達関数はexp−ｊ
ωτ）を13.5nsとしたときの遅延差雑音除去回路の伝達
関数は、第６図に示すごとく、|sinπτf|＝|sin（13.5
x10-9πｆ）|,（ｆは入力周波数）、で表されるため、
たとえばｆ＝1MHzにおける雑音低減効果は催か−27.5dB
得られるに過ぎない。とりわけMOS FETで構成されたCCD
の出力増幅器雑音では、1MHz以下の低周波数域において
周波数が低くなるに従いエネルギーの増大する、いわゆ
る1/f雑音が支配的となり、かつ低い周波数の雑音は視
覚的に目に付き易いことから、低周波数域でのこれら雑
音の低減が強く望まれている。
ト雑音はほぼ完全に除去できるものの、出力増幅器雑音
の低域成分に対する雑音低減効果は十分とは言えない。
すなわち、遅延線103の遅延時間τ（伝達関数はexp−ｊ
ωτ）を13.5nsとしたときの遅延差雑音除去回路の伝達
関数は、第６図に示すごとく、|sinπτf|＝|sin（13.5
x10-9πｆ）|,（ｆは入力周波数）、で表されるため、
たとえばｆ＝1MHzにおける雑音低減効果は催か−27.5dB
得られるに過ぎない。とりわけMOS FETで構成されたCCD
の出力増幅器雑音では、1MHz以下の低周波数域において
周波数が低くなるに従いエネルギーの増大する、いわゆ
る1/f雑音が支配的となり、かつ低い周波数の雑音は視
覚的に目に付き易いことから、低周波数域でのこれら雑
音の低減が強く望まれている。
本発明は上述した従来の欠点を除去したもので、その
目的とするところは雑音低減効果の大きいCCDの新しい
信号処理回路を提供することにある。
目的とするところは雑音低減効果の大きいCCDの新しい
信号処理回路を提供することにある。
本発明によれば、電荷結合素子の出力部に接続された
バッファ増幅器と、該バッファ増幅器からの被遅延信号
にそのフィードスルー期間の終点と１クロック前の信号
出力期間の終点とが一致するような遅延を与える第１の
遅延線と、前記バッファ増幅器からの被遅延信号にその
フィードスルー期間と１クロック前のフィードスルー期
間とが一致するような遅延を与える第２の遅延線と、前
記第１の遅延線からの遅延信号から前記バッファ増幅器
からの被遅延信号および前記第２の遅延線からの遅延信
号のそれぞれ半分の量を減算する演算回路と、該演算回
路の出力部に接続され、前記バッファ増幅器からの被遅
延信号のフィードスルー期間と前記第１の遅延線からの
遅延信号の信号出力期間および前記第２の遅延線からの
遅延信号のフィードスルー期間とが重なった期間の信号
を抜き出すゲート回路と、該ゲート回路の出力部に接続
されたローパスフィルタとを備えたことを特徴とする電
荷結合素子の信号処理回路が得られる。
バッファ増幅器と、該バッファ増幅器からの被遅延信号
にそのフィードスルー期間の終点と１クロック前の信号
出力期間の終点とが一致するような遅延を与える第１の
遅延線と、前記バッファ増幅器からの被遅延信号にその
フィードスルー期間と１クロック前のフィードスルー期
間とが一致するような遅延を与える第２の遅延線と、前
記第１の遅延線からの遅延信号から前記バッファ増幅器
からの被遅延信号および前記第２の遅延線からの遅延信
号のそれぞれ半分の量を減算する演算回路と、該演算回
路の出力部に接続され、前記バッファ増幅器からの被遅
延信号のフィードスルー期間と前記第１の遅延線からの
遅延信号の信号出力期間および前記第２の遅延線からの
遅延信号のフィードスルー期間とが重なった期間の信号
を抜き出すゲート回路と、該ゲート回路の出力部に接続
されたローパスフィルタとを備えたことを特徴とする電
荷結合素子の信号処理回路が得られる。
伝達関数のレスポンスが、低周波数域において従来例
より小さくなるため、CCD出力増幅器の1/f雑音等がより
効率良く除去できる。
より小さくなるため、CCD出力増幅器の1/f雑音等がより
効率良く除去できる。
以下、本発明の実施例について図面を参照して説明す
る。第１図は本発明によるCCDの信号処理回路の一実施
例のブロック図であり、CCD1の出力端に接続されたバッ
ファ増幅器２と、このバッファ増幅器２からの出力信号
（被遅延信号）をそれぞれ異なった期間だけ遅延させる
第１の遅延線３、第２の遅延線４と、第１の遅延線３か
らの被遅延信号からバッファ増幅器２からの遅延信号お
よび第２の遅延線４からの遅延信号のそれぞれ半分の量
を減算する演算回路５と、演算回路５からの出力信号の
一定期間をゲートパルスφGで抜き出すゲート回路６
と、このゲート回路６の出力部に接続されたローパスフ
ィルタ７とで構成されている。本遅延差雑音除去回路の
動作を第２図に示すタイミングチャートを使って説明す
る。まずCCD1からの出力信号は、バッファ増幅器２を介
して演算回路５のマイナス入力端子に印加されると同時
に、第1,第２の遅延線3,4の両方にも印加される。ここ
で第１の遅延線３の遅延時間τ１は、CCD出力信号のフ
ィードスルー期間８の終点と第１の遅延回路の出力信号
（第１の遅延信号）の信号出力期間９の終点とが一致す
るような長さに選ばれている。また、第２の遅延線４の
遅延時間τ２は、CCD出力信号のフィードスルー期間８
と第２の遅延線の出力信号（第２の遅延信号）のフィー
ドスルー期間10とが一致するような長さに選ばれてい
る。たとえば、従来例と同様に水平レジスタ部にデュア
ルチャンネル構造を有する200万画素高精細度CCDイメー
ジセンサに本発明によるCCDの信号処理回路を適用する
場合には、水平レジスタ１本当たり37.125MHzのクロッ
ク周波数で動作しているため、遅延時間τ１は13.5ns、
遅延時間τは26.9ns近辺の値に選ぶのが妥当である。第
１の遅延線３でτ１だけ遅延された第１の遅延信号は演
算回路５のプラス入力端子に、また第２の遅延線４でτ
２だけ遅延された第２の遅延信号は演算回路５のマイナ
ス入力端子にそれぞれ印加され、ここで第１の遅延信号
からCCD出力信号（被遅延信号）および第２の遅延信号
のそれぞれ半分の量が減算される。次いでゲート回路６
ではゲートパルスφGを使って、フィードスルー期間８
と信号出力期間９およびフィードスルー期間10とが重な
った期間t1〜t2の信号のみが抜き出される。最後にロー
パスフィルタ７ではゲート回路６から出力される振幅変
調信号を通常の連続した映像信号に変換する。以上の動
作に従えば、本発明による信号処理回路では信号出力レ
ベルとフィードスルーレベルの電位差であらわされるCC
Dの正確な出力信号情報のみが各クロック周期ごとに出
力されることになる。言い換えれば、例えば、200万画
素高精細CCDイメージセンサの場合、クロック周波数が3
7MHzである。CCDイメージセンサに内蔵された出力増幅
器から発生する1/f雑音の1MHzの成分は、37画素程度の
長い周期の変動としてCCDイメージセンサの出力信号に
重畳されている。37画素離れた出力信号間にも相関があ
るわけであるが、最も相関が大きいのは、最も近接して
いる前後の画素との間である。このため、従来、同一ク
ロック周期内のフィードスルーレベルと信号出力レベル
との差のみをとっていたが、本発明による信号処理回路
では、同一クロック周期内のフィードスルーレベルとの
差をとるのみならず、１つ後のクロック周期のフィード
スルーレベルとの差をとることによって、長周期の雑音
の除去をより完全にしている。また、第１の遅延線３の
遅延時間τ１を13.5ns、第２の遅延線４の遅延時間τ２
を26.9nsとしたときの伝達関数は、第３図に示すごと
く、sin2πτｆ＝sin2（13.5x10-9πｆ），（ｆは入力
周波数）で表されるため、例えばｆ＝1MHzにおいて−5
4.9dBもの雑音低減効果が得られる。これは第４図に示
した従来の遅延差雑音除去回路に比べて27.4dBも良好な
値であり、1MHz以下の低周波数域において支配的である
CCD出力増幅器の1/f雑音を大幅に低減させることができ
る。
る。第１図は本発明によるCCDの信号処理回路の一実施
例のブロック図であり、CCD1の出力端に接続されたバッ
ファ増幅器２と、このバッファ増幅器２からの出力信号
（被遅延信号）をそれぞれ異なった期間だけ遅延させる
第１の遅延線３、第２の遅延線４と、第１の遅延線３か
らの被遅延信号からバッファ増幅器２からの遅延信号お
よび第２の遅延線４からの遅延信号のそれぞれ半分の量
を減算する演算回路５と、演算回路５からの出力信号の
一定期間をゲートパルスφGで抜き出すゲート回路６
と、このゲート回路６の出力部に接続されたローパスフ
ィルタ７とで構成されている。本遅延差雑音除去回路の
動作を第２図に示すタイミングチャートを使って説明す
る。まずCCD1からの出力信号は、バッファ増幅器２を介
して演算回路５のマイナス入力端子に印加されると同時
に、第1,第２の遅延線3,4の両方にも印加される。ここ
で第１の遅延線３の遅延時間τ１は、CCD出力信号のフ
ィードスルー期間８の終点と第１の遅延回路の出力信号
（第１の遅延信号）の信号出力期間９の終点とが一致す
るような長さに選ばれている。また、第２の遅延線４の
遅延時間τ２は、CCD出力信号のフィードスルー期間８
と第２の遅延線の出力信号（第２の遅延信号）のフィー
ドスルー期間10とが一致するような長さに選ばれてい
る。たとえば、従来例と同様に水平レジスタ部にデュア
ルチャンネル構造を有する200万画素高精細度CCDイメー
ジセンサに本発明によるCCDの信号処理回路を適用する
場合には、水平レジスタ１本当たり37.125MHzのクロッ
ク周波数で動作しているため、遅延時間τ１は13.5ns、
遅延時間τは26.9ns近辺の値に選ぶのが妥当である。第
１の遅延線３でτ１だけ遅延された第１の遅延信号は演
算回路５のプラス入力端子に、また第２の遅延線４でτ
２だけ遅延された第２の遅延信号は演算回路５のマイナ
ス入力端子にそれぞれ印加され、ここで第１の遅延信号
からCCD出力信号（被遅延信号）および第２の遅延信号
のそれぞれ半分の量が減算される。次いでゲート回路６
ではゲートパルスφGを使って、フィードスルー期間８
と信号出力期間９およびフィードスルー期間10とが重な
った期間t1〜t2の信号のみが抜き出される。最後にロー
パスフィルタ７ではゲート回路６から出力される振幅変
調信号を通常の連続した映像信号に変換する。以上の動
作に従えば、本発明による信号処理回路では信号出力レ
ベルとフィードスルーレベルの電位差であらわされるCC
Dの正確な出力信号情報のみが各クロック周期ごとに出
力されることになる。言い換えれば、例えば、200万画
素高精細CCDイメージセンサの場合、クロック周波数が3
7MHzである。CCDイメージセンサに内蔵された出力増幅
器から発生する1/f雑音の1MHzの成分は、37画素程度の
長い周期の変動としてCCDイメージセンサの出力信号に
重畳されている。37画素離れた出力信号間にも相関があ
るわけであるが、最も相関が大きいのは、最も近接して
いる前後の画素との間である。このため、従来、同一ク
ロック周期内のフィードスルーレベルと信号出力レベル
との差のみをとっていたが、本発明による信号処理回路
では、同一クロック周期内のフィードスルーレベルとの
差をとるのみならず、１つ後のクロック周期のフィード
スルーレベルとの差をとることによって、長周期の雑音
の除去をより完全にしている。また、第１の遅延線３の
遅延時間τ１を13.5ns、第２の遅延線４の遅延時間τ２
を26.9nsとしたときの伝達関数は、第３図に示すごと
く、sin2πτｆ＝sin2（13.5x10-9πｆ），（ｆは入力
周波数）で表されるため、例えばｆ＝1MHzにおいて−5
4.9dBもの雑音低減効果が得られる。これは第４図に示
した従来の遅延差雑音除去回路に比べて27.4dBも良好な
値であり、1MHz以下の低周波数域において支配的である
CCD出力増幅器の1/f雑音を大幅に低減させることができ
る。
以上述べたように、本発明によれば、CCD出力信号を
２種類の遅延線を使って遅延させ、かつ、これらと被遅
延信号との間の演算を行うことにより、伝達関数の低周
波数域でのレスポンスを従来例より飛躍的に小さくする
ことでき、CCD出力増幅器の1/f雑音等の低周波雑音成分
を効率良く除去できるという効果がある。
２種類の遅延線を使って遅延させ、かつ、これらと被遅
延信号との間の演算を行うことにより、伝達関数の低周
波数域でのレスポンスを従来例より飛躍的に小さくする
ことでき、CCD出力増幅器の1/f雑音等の低周波雑音成分
を効率良く除去できるという効果がある。
第１図は本発明の一実施例の信号処理回路を示すブロッ
ク図、第２図は本発明の一実施例の動作を説明するため
のタイミングチャート、第３図は本発明の一実施例の伝
達関数を示す特性図、第４図は従来の遅延差雑音除去回
路を示すブロック図、第５図は従来の遅延差雑音除去回
路の動作を説明するためのタイミングチャート、第６図
は従来の遅延差雑音除去回路の伝達関数を示す特性図で
ある。 1,101……CCD、2,102……バッファ増幅器、３……第１
の遅延線、103……遅延線、４……第２の遅延線、5,105
……演算回路、6,106……ゲート回路、7,107……ローパ
スフィルタ。
ク図、第２図は本発明の一実施例の動作を説明するため
のタイミングチャート、第３図は本発明の一実施例の伝
達関数を示す特性図、第４図は従来の遅延差雑音除去回
路を示すブロック図、第５図は従来の遅延差雑音除去回
路の動作を説明するためのタイミングチャート、第６図
は従来の遅延差雑音除去回路の伝達関数を示す特性図で
ある。 1,101……CCD、2,102……バッファ増幅器、３……第１
の遅延線、103……遅延線、４……第２の遅延線、5,105
……演算回路、6,106……ゲート回路、7,107……ローパ
スフィルタ。
Claims (1)
- 【請求項１】電荷結合素子の出力部に接続されたバッフ
ァ増幅器と、該バッファ増幅器からの被遅延信号にその
フィードスルー期間の終点と１クロック前の信号出力期
間の終点とが一致するような遅延を与える第１の遅延線
と、前記バッファ増幅器からの被遅延信号にそのフィー
ドスルー期間と１クロック前のフィードスルー期間とが
一致するような遅延を与える第２の遅延線と、前記第１
の遅延線からの遅延信号から前記バッファ増幅器からの
被遅延信号および前記第２の遅延線からの遅延信号のそ
れぞれ半分の量を減算する演算回路と、該演算回路の出
力部に接続され、前記バッファ増幅器からの被遅延信号
のフィードスルー期間と前記第１の遅延線からの遅延信
号の信号出力期間および前記第２の遅延線からの遅延信
号のフィードスルー期間とが重なった期間の信号を抜き
出すゲート回路と、該ゲート回路の出力部に接続された
ローパスフィルタとを備えたことを特徴とする電荷結合
素子の信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167561A JP2522394B2 (ja) | 1989-06-28 | 1989-06-28 | 電荷結合素子の信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167561A JP2522394B2 (ja) | 1989-06-28 | 1989-06-28 | 電荷結合素子の信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0332177A JPH0332177A (ja) | 1991-02-12 |
| JP2522394B2 true JP2522394B2 (ja) | 1996-08-07 |
Family
ID=15852011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167561A Expired - Lifetime JP2522394B2 (ja) | 1989-06-28 | 1989-06-28 | 電荷結合素子の信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522394B2 (ja) |
-
1989
- 1989-06-28 JP JP1167561A patent/JP2522394B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332177A (ja) | 1991-02-12 |
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