JPH0332177A - 電荷結合素子の信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電荷結合素子の信号処理回路に関する。

〔従来の技府〕

電荷結合素子（以後ＣＣＤと記する）の雑音源には固定
パターン雑音、暗電流によるショット雑音、リセット雑
音、出力増幅器雑音等がある。とりわけ、近年のＣＣＤ
固体撮像素子ではチップサイズが縮小化され、かつ多画
素化される傾向になるため、これらに伴う信号量の減少
に対処して、上述の雑音の低減が強く望まれている。

上述の雑音のうち、リセット雑音および出カ増遂 幅器雑音の低旙戊分を低減させるＣＣＤの信号処理回路
として相関二重サンプリング回路（アイ・イー・イー・
イー・ジャーナル・オブ・ソリッド・ステート・サーキ
ット［Ｉ　Ｅ　Ｅ　Ｅ　　Ｊｏｕｒｎａｌ　ｏｆＳｏｌ
ｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ〕、第５Ｃ−９巻
、１号、第１１〜第１３ページ、１９７４年２月）や遅
延差雑音除去回路（テレビジョン学会誌、第３９巻、１
２号、第１１７６〜第１１８１ページ、１９８５年１２
月〉が知られている。これらのうち遅延差雑音除去回路
は、第４図に示すごとく、ＣＣＤ１０１の出力端に接続
されたバッファ増幅器１０２と、このバッファ増幅器１
０２からの出力信号を一定期間遅延させる遅延線１０３
と、バッファ増幅器１０２からの被遅延信号から遅延線
１０３からの遅延信号を減算する演算回路１０５と、演
算回路１０５からの出力信号の一定期間をゲートパルス
φ。で抜き出すゲート回路１０６と、このゲート回路１
０６の出力部に接続されたローパスフィルタ１０７とで
構成されている。本遅延差雑音除去回路の動作を第５図
に示すタイミングチャートを使って説明する。まずＣＣ
Ｄｌ０Ｉからの出力信号は、バッファ増幅器１０２を介
して演算回路１０５のプラス入力端子に印加されると同
時に、遅延線１０３にも印加される。ここで遅延線１０
３の遅延時間ｒは、ＣＣＤ出力信号の信号出力期間１０
９と遅延信号のフィードスルー期間１０８とが一致する
ような長さに選ばれている。たとえば水平レジスタ部に
デュアルチャンネル構造を有する２００万画素高精細度
ＣＣＤイメージセンサでは、水平レジスタ１本当たり３
７．１２５ＭＨｚのクロック周波数で動作しているため
、遅延時間τは１３．５ｒ＋ｓ近辺の値に選ばれている
。遅延線１０３でτだけ遅延された遅延信号は演算回路
１０５のマイナス入力端子に印加され、ここでＣＣＤ出
力信号と遅延信号との間の減算が行われる。

次いでゲート回路１０６ではゲートパルスφＧを使って
、信号出力期間１０９とフィードスルー期間１０８が重
なった期間ｔ、〜ｔ、の信号のみが抜き出される。最後
にローパスフィルタ１０７ではゲート回路１０４から出
力される信号を平均化して、通常の連続した映像信号に
変換する。以上の動作に従えば、本遅延差雑音除去回路
では信号出力レベルとフィードスルーレベルの電位差で
あられされるＣＣＤの正確な出力信号情報のみが各クロ
ック周期ごとに出力されることになる。言い換えれば、
本遅延差雑音除去回路を用いることにヨリ、信号出力レ
ベルとフィードスルーレベルのクロック周期ごとのばら
つきの原因であるリセッ追 ト雑音や出力増幅器雑音の低肴戊分が低減できる。

〔発明が解決しようとする課題〕

しかしながら上述した遅延差雑音除去回路は、リセット
雑音はほぼ完全に除去できるものの、出嬶 力場幅器雑音の低ｉｔ分に対する雑音低減効果は十分と
は言えない。すなわち、遅延線１０３の遅延時間メ岳達
関数はＰＪ・ｈｌａ。５゜５としたときの遅延差雑音除
去回路の伝達関数は、第６図に示すごとく、１ｓｉｎπ
ｒｆｌ＝ｌｓｉｎ（１３，５ｘｌＯ−’πｆ）１．　　
（ｆは入力周波数）で表されるため、たとえばｆ＝ＩＭ
Ｉ（ｚにおける雑音低減効果は催か−２７，５ｄＢ得ら
れるに過ぎない。とりわけＭＯＳ　　ＦＥＴで構成され
たＣＣＤの出力増幅器雑音では、ＩＭＨｚ以下の低周波
数域において周波数が低くなるに従いエネルギーの増大
する、いわゆるｌ／ｆ雑音が支配的となり、かつ低い周
波数の雑音は視覚的に目に付き易いことから、低周波数
域でのこれら雑音の低減が強く望まれている。

本発明は上述した従来の欠点を除去したもので、その目
的とするところは雑音低減効果の大きいＣＣＤの新しい
信号処理回路を提供することにある。

〔課題を解決するための手段〕

本発明によれば、電荷結合素子の出力部に接続されたバ
ッファ増幅器と、該バッファ増幅器からの被遅延信号に
そのフィードスルー期間の終点と１クロック前の信号出
力期間の終点とが一致するような遅延を与える第１の遅
延線と、前記バッファ増幅器からの被遅延信号にそのフ
ィードスルー期間と１クロック前のフィードスルー期間
とが一致するような遅延を与える第２の遅延線と、前記
第１の遅延線からの遅延信号から前記バッファ増幅器か
らの被遅延信号および前記第２の遅延線からの遅延信号
のそれぞれ半分の量を減算する演算回路と、該演算回路
の出力部に接続され、前記バッファ増幅器からの被遅延
信号のフィードスルー期間と前記第１の遅延線からの遅
延信号の信号出力期間および前記第２の遅延線からの遅
延信号のフィードスルー期間とが重なった期間の信号を
抜き出すゲート回路と、該ゲート回路の出力部に接続さ
れたローパスフィルタとを備えたことを特徴とする電荷
結合素子の信号処理回路が得られる。

〔作用〕

伝達関数のレスポンスが、低周波数域において従来例よ
り小さくなるため、ＣＣＤ出力増幅器の１／ｆ雑音等が
より効率良く除去できる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。第１図は本発明によるＣＣＤの信号処理回路の一実施
例のブロック図であり、ＣＣＤ１の出力端に接続された
バッファ増幅器２と、このバッファ増幅器２からの出力
信号（被遅延信号）をそれぞれ異なった期間だけ遅延さ
せる第１の遅延線３、第２の遅延線４と、第１の遅延線
３からの被遅延信号からバッファ増幅器２からの遅延信
号および第２の遅延線４からの遅延信号のそれぞれ半分
の量を減算する演算回路５と、演算回路５からの出力信
号の一定期間をゲートパルスφ。で抜き出すゲート回路
６と、このゲート回路６の出力部に接続されたローパス
フィルタ７とで構成されている。本遅延差雑音除去回路
の動作を第２図に示すタイミングチャートを使って説明
する。まずＣＣＤ１からの出力信号は、バッファ増幅器
２を介して演算回路５のマイナス入力端子に印加される
と同時に、第１．第２の遅延線３．４の両方にも印加さ
れる。ここで第１の遅延線３の遅延時間τ１は、ＣＣＤ
出力信号のフィードスルー期間８の終点と第１の遅延回
路の出力信号（第１の遅延信号〉の信号出力期間９の終
点とが一致するような長さに選ばれている。また、第２
の遅延線４の遅延時間ｒ２は、ＣＣＤ出力信号のフィー
ドスルー期間８と第２の遅延線の出力信号（第２の遅延
信号）のフイ−ドスル一期間８Ｏとが一致するような長
さに選ばれている。たとえば、従来例と同様に水平レジ
スタ部にデュアルチャンネル構造を有する２００万画素
高精細度ＣＣＤイメージセンサに本発明によるＣＣＤの
信号処理回路を適用する場合には、水平レジスタ１本当
たり３７．１２５ＭＨｚのクロック周波数で動作してい
るため、遅延時間ｒｌは１３．５　ｎｓ、遅延時間τは
２６．９　ｎｓ近辺の値に選ぶのが妥当である。第１の
遅延線３でｒｌだけ遅延された第１の遅延信号は演算回
路５のプラス入力端子に、また第２の遅延線４でτ２だ
け遅延された第２の遅延信号は演算回路５のマイナス入
力端子にそれぞれ印加され、ここで第１の遅延信号から
ＣＣＤ出力信号（被遅延信号）および第２の遅延信号の
それぞれ半分の量が減算される。次いでゲート回路６で
はゲートパルスφ。を使って、フィードスルー期間８と
信号出力期間９およびフイ−ドスル一期間８Ｏとが重な
った期間ｔ、〜ｔ２の信号のみが抜き出される。最後に
ローパスフィルタ７ではゲート回路６から出力される振
幅変調信号を通常の連続した映像信号に変換する。以上
の動作に従えば、本発明による信号処理回路では信号出
力レベルとフィードスルーレベルの電位差であられされ
るＣＣＤの正確な出力信号情報のみが各クロック周期ご
とに出力されることになる。言い換えれば、本発明によ
る信号処理回路を用いることにより、信号出力レベルと
フィードスルーレベルのクロック周期ごとのばらつきの
原因であるリセット雑音や出力増幅器雑音の低域成分が
低減できる。また、第１の遅延線３の遅延時間ｒｌを１
３．５ｎｓ、第２の遅延線４の遅延時間τ２を２６．９
ｎｓとしたときの伝達関数は、第３図に示すごとく、ｓ
　ｉｎ”　ｒｒｒ　ｆ＝ｓ　ｉｎ’（１３，５ｘｌＯ−
’πｆ）、　　（ｆは入力周波数）で表されるため、例
えばｆ＝ＩＭ）ｔｚにおいて−５４，９ｄＢもの雑音低
減効果が得られる。これは第４図に示した従来の遅延差
雑音除去回路に比べて２７．４（ＩＢも良好な値であり
、１ＭＨｚ以下の低周波数域において支配的であるＣＣ
Ｄ出力増幅器の１／ｆ雑音を大幅に低減させることがで
きる。

〔発明の効果〕

以上述べたように、本発明によれば、ＣＣＤ出力信号を
２種類の遅延線を使って遅延させ、かつ、これらと被遅
延信号との間の演算を行うことにより、伝達関数の低周
波数域でのレスポンスを従来例より飛躍的に小さくする
ことでき、ＣＣＤ出力増幅器の１／ｆ雑音等の低周波雑
音成分を効率良く除去できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の信号処理回路を示すブロッ
ク図、第２図は本発明の一実施例の動作を説明するため
のタイミングチャート、第３図は本発明の一実施例の伝
達関数を示す特性図、第４図は従来の遅延差雑音除去回
路を示すブロック図、第５図は従来の遅延差雑音除去回
路の動作を説明するためのタイミングチャート、第６図
は従来の遅延差雑音除去回路の伝達関数を示す特性図で
ある。 １．１０１・・・・・・ＣＣＤ１２．　１０２・・・・
・・バッファ〒＝プ増幅器、３・・・・・・第１の遅延
線、１０３・・・・・・遅延線、４・・・・・・第２の
遅延線、５．１０５・・・・・・演算回路、 ６゜ ０６・・・・・・ゲート回路、 ７゜ ０ ７・・・…ローパスフィルタ。

Claims (1)

【特許請求の範囲】
1. 電荷結合素子の出力部に接続されたバッファ増幅器と、
   該バッファ増幅器からの被遅延信号にそのフィードスル
   ー期間の終点と１クロック前の信号出力期間の終点とが
   一致するような遅延を与える第１の遅延線と、前記バッ
   ファ増幅器からの被遅延信号にそのフィードスルー期間
   と１クロック前のフィードスルー期間とが一致するよう
   な遅延を与える第２の遅延線と、前記第１の遅延線から
   の遅延信号から前記バッファ増幅器からの被遅延信号お
   よび前記第２の遅延線からの遅延信号のそれぞれ半分の
   量を減算する演算回路と、該演算回路の出力部に接続さ
   れ、前記バッファ増幅器からの被遅延信号のフィードス
   ルー期間と前記第１の遅延線からの遅延信号の信号出力
   期間および前記第２の遅延線からの遅延信号のフィード
   スルー期間とが重なった期間の信号を抜き出すゲート回
   路と、該ゲート回路の出力部に接続されたローパスフィ
   ルタとを備えたことを特徴とする電荷結合素子の信号処
   理回路。