JPH04339477A - 電荷結合素子の雑音除去回路 - Google Patents
電荷結合素子の雑音除去回路Info
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- JPH04339477A JPH04339477A JP3111308A JP11130891A JPH04339477A JP H04339477 A JPH04339477 A JP H04339477A JP 3111308 A JP3111308 A JP 3111308A JP 11130891 A JP11130891 A JP 11130891A JP H04339477 A JPH04339477 A JP H04339477A
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- 230000008878 coupling Effects 0.000 title 1
- 238000010168 coupling process Methods 0.000 title 1
- 238000005859 coupling reaction Methods 0.000 title 1
- 230000003111 delayed effect Effects 0.000 claims abstract description 17
- 230000000694 effects Effects 0.000 abstract 1
- 238000001444 catalytic combustion detection Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 6
- 238000005070 sampling Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000001629 suppression Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 108700003816 citrullinated- EBNA-2 protein (338-358) Proteins 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Picture Signal Circuits (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電荷結合素子の雑音除
去回路に関する。
去回路に関する。
【０００２】
【従来の技術】電荷結合素子（以後、ＣＣＤと記す）は
、近年、半導体技術の進歩を背景にチップサイズの縮小
化、多画素化が急速に進んでいる。例えば、民生用テレ
ビジョンカメラの分野では３０〜４０万画素程度のＣＣ
Ｄが開発され、また、高精細度テレビジョン（ＨＤＴＶ
）カメラの分野では２００万画素ＣＣＤが開発されてい
るに至っている。
、近年、半導体技術の進歩を背景にチップサイズの縮小
化、多画素化が急速に進んでいる。例えば、民生用テレ
ビジョンカメラの分野では３０〜４０万画素程度のＣＣ
Ｄが開発され、また、高精細度テレビジョン（ＨＤＴＶ
）カメラの分野では２００万画素ＣＣＤが開発されてい
るに至っている。
【０００３】この様なＣＣＤの多画素化に伴って問題と
なるのが信号電荷量の低下であり、感度及びダイナミッ
クレンジを確保するためには、より一層の低雑音化が必
要である。そこで、ＣＣＤの低雑音化のため、各種の雑
音除去回路が提案されている。
なるのが信号電荷量の低下であり、感度及びダイナミッ
クレンジを確保するためには、より一層の低雑音化が必
要である。そこで、ＣＣＤの低雑音化のため、各種の雑
音除去回路が提案されている。
【０００４】その中でも、以前提案した反射形遅延差雑
音除去回路（特願昭６３−０３４５１８）は有効信号で
あるフィードスルーレベルと信号レベルの差をディレイ
ラインの反射を利用して求め、有効信号をスイッチ回路
によって抜き出すので、高速動作も比較的安定で、高域
雑音の低減への折り返しが少ないため、雑音抑制効果の
最も大きい方法である。
音除去回路（特願昭６３−０３４５１８）は有効信号で
あるフィードスルーレベルと信号レベルの差をディレイ
ラインの反射を利用して求め、有効信号をスイッチ回路
によって抜き出すので、高速動作も比較的安定で、高域
雑音の低減への折り返しが少ないため、雑音抑制効果の
最も大きい方法である。
【０００５】図５は従来のＣＣＤの雑音除去回路の構成
を示すブロック図である。
を示すブロック図である。
【０００６】図５に於いて、ＣＣＤ１０の出力信号は、
前置増幅器１１で増幅された後（出力信号Ａ）、抵抗１
２を介してディレイライン１３の入力端子及びバッファ
回路１４に供給される。ここで、抵抗１２はディレイラ
イン１３の特性インピーダンスに等しく、また、ディレ
イライン１３の出力端子は接地されている。さらにバッ
ファ回路１４の出力信号Ｃは、スイッチ回路１０１に入
力される。ここで、スイッチ回路１０１の出力端には浮
遊容量１０２が存在する。
前置増幅器１１で増幅された後（出力信号Ａ）、抵抗１
２を介してディレイライン１３の入力端子及びバッファ
回路１４に供給される。ここで、抵抗１２はディレイラ
イン１３の特性インピーダンスに等しく、また、ディレ
イライン１３の出力端子は接地されている。さらにバッ
ファ回路１４の出力信号Ｃは、スイッチ回路１０１に入
力される。ここで、スイッチ回路１０１の出力端には浮
遊容量１０２が存在する。
【０００７】次に従来例の動作を図６のタイムチャート
を用いて説明する。
を用いて説明する。
【０００８】前置増幅器１１の出力信号Ａの内、一画素
周期は、ＣＣＤ出力部のリセットトランジスタがリセッ
トパルスによってオンさせられるリセット期間２０１、
次に、ＣＣＤ出力部の浮遊拡散層が一定電位にディスチ
ャージされるフィードスルー期間２０２、そして、電荷
転送路から浮遊拡散層に信号電荷を送り込まれる信号期
間２０３に分けられ、一画素の有効信号電圧は、フィー
ドスルー期間２０２と信号期間２０３の電位差ＶＰ１〜
ＶＰ３として表される。前置増幅器１１の出力信号Ａは
、抵抗１２を介してディレイライン１３に入力され、遅
延時間τだけ遅延された後、接地された出力端に達する
。そして、出力端に於いて位相が反転し反射されて、再
び遅延時間τだけ遅延され入力端に達する。ここで、全
体の遅延時間２τは、出力信号Ａの信号期間と反射して
再び入力端に達した信号Ｂのフィードスルー期間が重な
るように設定される。入力端において信号Ａと信号Ｂが
混合されて、バッファ回路１４を介して出力信号Ｃとし
て出力される。出力信号Ｃで、画素の有効信号電圧ＶＰ
１〜ＶＰ３は振幅変調されて電圧ＶＰ１′〜ＶＰ３′と
して現れる。 スイッチ回路１０１にサンプルパルスＤが印加され、有
効信号電圧ＶＰ１′〜ＶＰ３′のみが抜き出され、信号
Ｅとして出力される。
周期は、ＣＣＤ出力部のリセットトランジスタがリセッ
トパルスによってオンさせられるリセット期間２０１、
次に、ＣＣＤ出力部の浮遊拡散層が一定電位にディスチ
ャージされるフィードスルー期間２０２、そして、電荷
転送路から浮遊拡散層に信号電荷を送り込まれる信号期
間２０３に分けられ、一画素の有効信号電圧は、フィー
ドスルー期間２０２と信号期間２０３の電位差ＶＰ１〜
ＶＰ３として表される。前置増幅器１１の出力信号Ａは
、抵抗１２を介してディレイライン１３に入力され、遅
延時間τだけ遅延された後、接地された出力端に達する
。そして、出力端に於いて位相が反転し反射されて、再
び遅延時間τだけ遅延され入力端に達する。ここで、全
体の遅延時間２τは、出力信号Ａの信号期間と反射して
再び入力端に達した信号Ｂのフィードスルー期間が重な
るように設定される。入力端において信号Ａと信号Ｂが
混合されて、バッファ回路１４を介して出力信号Ｃとし
て出力される。出力信号Ｃで、画素の有効信号電圧ＶＰ
１〜ＶＰ３は振幅変調されて電圧ＶＰ１′〜ＶＰ３′と
して現れる。 スイッチ回路１０１にサンプルパルスＤが印加され、有
効信号電圧ＶＰ１′〜ＶＰ３′のみが抜き出され、信号
Ｅとして出力される。
【０００９】以上の動作によって、フィードスルーレベ
ルと信号レベルの電位差を有効信号電圧として取り出す
ことができ、同時に両レベルに重畳された雑音成分を除
去することが出来る。
ルと信号レベルの電位差を有効信号電圧として取り出す
ことができ、同時に両レベルに重畳された雑音成分を除
去することが出来る。
【００１０】
【発明が解決しようとする課題】以上述べた従来の反射
形遅延差雑音除去回路では、スイッチ回路によって有効
信号電圧を取り出している。そこで、２００万画素ＣＣ
Ｄ程度以上のデバイスにこの手法を適用すると、水平シ
フトレジスタがデュアルチャネル読みだし構造のデバイ
スでも、５〜７ｎｓ程度の幅の狭いパルスによって、３
７ＭＨｚという高速でサンプリングしなければならない
。よって、多画素化に伴い、さらに高速化されると有効
信号成分のみを抜き出すのは非常に困難になる。
形遅延差雑音除去回路では、スイッチ回路によって有効
信号電圧を取り出している。そこで、２００万画素ＣＣ
Ｄ程度以上のデバイスにこの手法を適用すると、水平シ
フトレジスタがデュアルチャネル読みだし構造のデバイ
スでも、５〜７ｎｓ程度の幅の狭いパルスによって、３
７ＭＨｚという高速でサンプリングしなければならない
。よって、多画素化に伴い、さらに高速化されると有効
信号成分のみを抜き出すのは非常に困難になる。
【００１１】図７に標本化の過程を示す。スイッチ回路
１０１の出力端には、微少な浮遊容量１０２が存在する
ため、スイッチ回路１０１の出力信号が入力信号と一致
するのに時間を要す。つまり、図７で時刻ｔＡ におい
て、サンプリングが開始されると、スイッチ回路１０１
の出力端の電位は、徐々に入力信号Ｃに近づいていき、
時刻ｔＢ で入力信号Ｃと一致する。そして、時刻ｔＣ
において、スイッチ回路１０１がオフされると、出力
端の電位は徐々にディスチャージされ、時刻ｔＤ にお
いて基準電位ＶＣ になる。この時、時間ｔＢ −ｔＡ
，ｔＤ −ｔＣ はスイッチ回路１０１のオン抵抗と
浮遊拡散容量の積で表される時定数τＲＣに比例する。 従って、高速化され、サンプルパルスの幅が時定数τＲ
Ｃに対し小さくなると、有効信号電圧を完全に抜き出す
ことができなくなり、雑音抑制効果が劣化する欠点が生
ずる。また、同時に幅の極めて短いサンプリングパルス
を、極めて高い繰り返し周波数で安定して発生させるこ
とも困難である。
１０１の出力端には、微少な浮遊容量１０２が存在する
ため、スイッチ回路１０１の出力信号が入力信号と一致
するのに時間を要す。つまり、図７で時刻ｔＡ におい
て、サンプリングが開始されると、スイッチ回路１０１
の出力端の電位は、徐々に入力信号Ｃに近づいていき、
時刻ｔＢ で入力信号Ｃと一致する。そして、時刻ｔＣ
において、スイッチ回路１０１がオフされると、出力
端の電位は徐々にディスチャージされ、時刻ｔＤ にお
いて基準電位ＶＣ になる。この時、時間ｔＢ −ｔＡ
，ｔＤ −ｔＣ はスイッチ回路１０１のオン抵抗と
浮遊拡散容量の積で表される時定数τＲＣに比例する。 従って、高速化され、サンプルパルスの幅が時定数τＲ
Ｃに対し小さくなると、有効信号電圧を完全に抜き出す
ことができなくなり、雑音抑制効果が劣化する欠点が生
ずる。また、同時に幅の極めて短いサンプリングパルス
を、極めて高い繰り返し周波数で安定して発生させるこ
とも困難である。
【００１２】本発明は、以上の問題点を解決したもので
、その目的とするところは、高速動作時にも安定で、且
つ十分な雑音抑制効果のあるＣＣＤの雑音除去回路を提
供することにある。
、その目的とするところは、高速動作時にも安定で、且
つ十分な雑音抑制効果のあるＣＣＤの雑音除去回路を提
供することにある。
【００１３】
【課題を解決するための手段】本発明は２つある。その
１つは、電荷結合素子の出力端に接続された前置増幅器
と、該前置増幅器の出力端に抵抗を介して接続された、
出力端が接地されたディレイライン及びバッファ回路と
、該バッファ回路の出力端に接続されたクリップ回路及
びノッチフィルタとを備え、前記ディレイラインは、前
記前置増幅器の出力信号が入力端より入力され、出力端
に達して反射し、再び入力端に戻ってきた遅延信号のフ
ィードスルー期間と、遅延されずに直接前記バッファ回
路に入力される前記前置増幅器の出力信号の信号期間が
重なる様に遅延時間が設定され、前記クリップ回路にお
いて前記バッファ回路の出力信号のうち正の有効信号成
分をクリップし、前記ノッチフィルタにおいて前記クリ
ップ回路の出力信号のクロック成分を除去する構成の雑
音除去回路。
１つは、電荷結合素子の出力端に接続された前置増幅器
と、該前置増幅器の出力端に抵抗を介して接続された、
出力端が接地されたディレイライン及びバッファ回路と
、該バッファ回路の出力端に接続されたクリップ回路及
びノッチフィルタとを備え、前記ディレイラインは、前
記前置増幅器の出力信号が入力端より入力され、出力端
に達して反射し、再び入力端に戻ってきた遅延信号のフ
ィードスルー期間と、遅延されずに直接前記バッファ回
路に入力される前記前置増幅器の出力信号の信号期間が
重なる様に遅延時間が設定され、前記クリップ回路にお
いて前記バッファ回路の出力信号のうち正の有効信号成
分をクリップし、前記ノッチフィルタにおいて前記クリ
ップ回路の出力信号のクロック成分を除去する構成の雑
音除去回路。
【００１４】２つ目は、電荷結合素子の出力端に接続さ
れた第１のクリップ回路と、該第１のクリップ回路の出
力端に接続された前置増幅器と、該前置増幅器の出力端
に抵抗を介して接続された、出力端が接地されたディレ
イライン及びバッファ回路と、該バッファ回路の出力端
に接続された第２のクリップ回路と、該第２のクリップ
回路の出力端に接続されたノッチフィルタとを備え、前
記第１のクリップ回路は前記電荷結合素子の出力信号の
フィードスルーレベル以上をクリップし、前記ディレイ
ラインは、前記前置増幅器の出力信号が入力端より入力
され、出力端に達して反射し、再び入力端に戻ってきた
遅延信号のフィードスルー期間と、遅延されずに直接前
記バッファ回路に入力される前記前置増幅器の出力信号
の信号期間が重なる様に遅延時間が設定され、前記第２
のクリップ回路は前記バッファ回路の出力信号のうち正
の有効信号成分をクリップし、前記ノッチフィルタは前
記クリップ回路の出力信号のクロック成分を除去する構
成の雑音除去回路である。
れた第１のクリップ回路と、該第１のクリップ回路の出
力端に接続された前置増幅器と、該前置増幅器の出力端
に抵抗を介して接続された、出力端が接地されたディレ
イライン及びバッファ回路と、該バッファ回路の出力端
に接続された第２のクリップ回路と、該第２のクリップ
回路の出力端に接続されたノッチフィルタとを備え、前
記第１のクリップ回路は前記電荷結合素子の出力信号の
フィードスルーレベル以上をクリップし、前記ディレイ
ラインは、前記前置増幅器の出力信号が入力端より入力
され、出力端に達して反射し、再び入力端に戻ってきた
遅延信号のフィードスルー期間と、遅延されずに直接前
記バッファ回路に入力される前記前置増幅器の出力信号
の信号期間が重なる様に遅延時間が設定され、前記第２
のクリップ回路は前記バッファ回路の出力信号のうち正
の有効信号成分をクリップし、前記ノッチフィルタは前
記クリップ回路の出力信号のクロック成分を除去する構
成の雑音除去回路である。
【００１５】
【作用】本発明では、ディレイラインの反射を利用して
有効信号電圧であるフィードスルーレベルと信号レベル
の差を求め、さらにクリップ回路及びノッチフィルタを
利用して有効信号電圧以外の成分を除去する。従って、
サンプリングパルスを用いることなく、有効信号電圧の
みを取り出すことができる。
有効信号電圧であるフィードスルーレベルと信号レベル
の差を求め、さらにクリップ回路及びノッチフィルタを
利用して有効信号電圧以外の成分を除去する。従って、
サンプリングパルスを用いることなく、有効信号電圧の
みを取り出すことができる。
【００１６】また、第２の発明に於いては、前置増幅器
で増幅する前に、クリップ回路により信号検出に不要な
リセット期間の成分を切除している。よって、入力信号
振幅に対する前置増幅器のダイナミックレンジは相対的
に大きくなる。従って、クリップ回路がない場合に比べ
、前置増幅器の増幅率を大きくすることができる。
で増幅する前に、クリップ回路により信号検出に不要な
リセット期間の成分を切除している。よって、入力信号
振幅に対する前置増幅器のダイナミックレンジは相対的
に大きくなる。従って、クリップ回路がない場合に比べ
、前置増幅器の増幅率を大きくすることができる。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１８】図１は、第１の発明の一実施例を示す構成
図である。
図である。
【００１９】図１に於いて、ＣＣＤ１０の出力信号は前
置増幅器１１に入力され増幅される。そして、前置増幅
器１１の出力信号ａ１は、抵抗１２を介してディレイラ
イン１３の入力端子及びバッファ回路１４に供給される
。ここで、抵抗１２はディレイライン１３の特性インピ
ーダンスに等しく、また、ディレイライン１３の出力端
子は接地されている。さらにバッファ回路１４の出力信
号ｃ１は、クリップ回路１５を介して、ノッチフィルタ
１６に供給される。
置増幅器１１に入力され増幅される。そして、前置増幅
器１１の出力信号ａ１は、抵抗１２を介してディレイラ
イン１３の入力端子及びバッファ回路１４に供給される
。ここで、抵抗１２はディレイライン１３の特性インピ
ーダンスに等しく、また、ディレイライン１３の出力端
子は接地されている。さらにバッファ回路１４の出力信
号ｃ１は、クリップ回路１５を介して、ノッチフィルタ
１６に供給される。
【００２０】次に本実施例の動作を図２のタイムチャー
トを用いて説明する。
トを用いて説明する。
【００２１】前置増幅器１１の出力信号ａ１は、抵抗１
２を介してディレイライン１３に入力され、遅延時間τ
だけ遅延された後、接地された出力端に達する。そして
、出力端に於いて位相が反転し反射されて、再び遅延時
間τだけ遅延され入力端に達する。ここで、全体の遅延
時間２τは、信号ａ１の信号期間と反射して再び入力端
に達した信号ｂ１のフィードスルー期間が重なるように
設定される。入力端に於いて信号ａ１と信号ｂ１が混合
されて、バッファ回路１４を介して出力信号ｃ１として
出力される。出力信号ｃ１で、画素の有効信号電圧は振
幅変調されて基準電圧ＶＤＣを零点にして負の電圧ＶＰ
１′〜ＶＰ３′として現れる。次に、バッファ回路１４
の出力信号ｃ１の内、クリップ回路１５によって一定電
圧ＶＣＰ（ＶＤＣ≦ＶＣＰ≦Ｖｄ ，Ｖｄ ：暗時の信
号電圧）以上のレベルの波形成分を切除する。すると、
クリップ回路１５の出力信号の一画素周期Ｔには、直流
電圧（ＶＣＰ−ＶＤＣ）、リセットパルス（振幅ＶＲ
）、有効信号電圧ＶＰ１′〜ＶＰ３′が現れる。このう
ち、直流電圧（ＶＣＰ−ＶＤＣ）、リセットパルスは一
周期Ｔ毎に現れる一定レベルの成分である。よって、出
力信号ｄ１を、クロック周波数（１／Ｔ）にノッチを持
つノッチフィルタに入力すると、クロック周波数成分で
ある直流電圧（ＶＣＰ−ＶＤＣ）とリセットパルス（振
幅ＶＲ）はＶＡＶと平均化され、有効信号電圧ＶＰ１〜
ＶＰ３に比例した成分ＶＰ１″〜ＶＰ３″のみが一周期
Ｔ毎に現れ、信号ｅ１が得られる。
２を介してディレイライン１３に入力され、遅延時間τ
だけ遅延された後、接地された出力端に達する。そして
、出力端に於いて位相が反転し反射されて、再び遅延時
間τだけ遅延され入力端に達する。ここで、全体の遅延
時間２τは、信号ａ１の信号期間と反射して再び入力端
に達した信号ｂ１のフィードスルー期間が重なるように
設定される。入力端に於いて信号ａ１と信号ｂ１が混合
されて、バッファ回路１４を介して出力信号ｃ１として
出力される。出力信号ｃ１で、画素の有効信号電圧は振
幅変調されて基準電圧ＶＤＣを零点にして負の電圧ＶＰ
１′〜ＶＰ３′として現れる。次に、バッファ回路１４
の出力信号ｃ１の内、クリップ回路１５によって一定電
圧ＶＣＰ（ＶＤＣ≦ＶＣＰ≦Ｖｄ ，Ｖｄ ：暗時の信
号電圧）以上のレベルの波形成分を切除する。すると、
クリップ回路１５の出力信号の一画素周期Ｔには、直流
電圧（ＶＣＰ−ＶＤＣ）、リセットパルス（振幅ＶＲ
）、有効信号電圧ＶＰ１′〜ＶＰ３′が現れる。このう
ち、直流電圧（ＶＣＰ−ＶＤＣ）、リセットパルスは一
周期Ｔ毎に現れる一定レベルの成分である。よって、出
力信号ｄ１を、クロック周波数（１／Ｔ）にノッチを持
つノッチフィルタに入力すると、クロック周波数成分で
ある直流電圧（ＶＣＰ−ＶＤＣ）とリセットパルス（振
幅ＶＲ）はＶＡＶと平均化され、有効信号電圧ＶＰ１〜
ＶＰ３に比例した成分ＶＰ１″〜ＶＰ３″のみが一周期
Ｔ毎に現れ、信号ｅ１が得られる。
【００２２】図３は、第２の発明の一実施例を示す構成
図である。
図である。
【００２３】図３に於いて、ＣＣＤ１０の出力信号ａ２
は第１のクリップ回路３１を介して、前置増幅器１１に
入力され増幅される。そして、前置増幅器１１の出力信
号ｂ２は、抵抗１２を介してディレイライン１３の入力
端子及びバッファ回路１４に供給される。さらにバッフ
ァ回路１４の出力信号ｄ２は、第２のクリップ回路１５
を介して、ノッチフィルタ１６に供給される。
は第１のクリップ回路３１を介して、前置増幅器１１に
入力され増幅される。そして、前置増幅器１１の出力信
号ｂ２は、抵抗１２を介してディレイライン１３の入力
端子及びバッファ回路１４に供給される。さらにバッフ
ァ回路１４の出力信号ｄ２は、第２のクリップ回路１５
を介して、ノッチフィルタ１６に供給される。
【００２４】次に本実施例の動作を図４のタイムチャー
トを用いて説明する。
トを用いて説明する。
【００２５】ＣＣＤ１０の出力信号ａ２は、第１のクリ
ップ回路３１により、一定電圧ＶＣＰ１ （ＶＤＣ≦Ｖ
ＣＰ１ ≦ＶＲ ，ＶＲ ：リセット期間の振幅）以上
のレベルの波形成分が切除される。前置増幅器１１の出
力信号ｂ２は、抵抗１２を介してディレイライン１３に
入力され、遅延時間τだけ遅延された後、接地された出
力端に達する。 そして、出力端に於いて位相が反転し反射されて、再び
遅延時間τだけ遅延され入力端に達する。ここで、全体
の遅延時間２τは、信号ｂ２の信号期間と反射して再び
入力端に達した信号ｃ２のフイードスルー期間が重なる
ように設定される。入力端に於いて信号ｂ２と信号ｃ２
が混合されて、バッファ回路１４を介して出力信号ｄ２
として出力される。出力信号ｄ２で、画素の有効信号電
圧は振幅変調されて基準電圧ＶＤＣを零点にして負の電
圧ＶＰ１′〜ＶＰ３′として現れる。次に、バッファ回
路１４の出力信号ｄ２の内、第２のクリップ回路１５に
よって一定電圧ＶＣＰ２ （ＶＤＣ≦ＶＣＰ２ ≦Ｖｄ
，Ｖｄ ：暗時の信号電圧）以上のレベルの波形成分
を切除する。すると、クリップ回路１５の出力信号の一
画素周期Ｔには、直流電圧（ＶＣＰ２ −ＶＤＣ）、−
（ＶＣＰ１ −ＶＤＣ）、有効信号電圧ＶＰ１′〜ＶＰ
３′が現れる。このうち、直流電圧（ＶＣＰ１ −ＶＤ
Ｃ）、−（ＶＣＰ１ −ＶＤＣ） は一周期Ｔ毎に現れ
る直流成分である。よって、出力信号ｅ２を、クロック
周波数（１／Ｔ）にノッチを持つノッチフィルタに入力
すると、クロック周波数成分である直流電圧（ＶＣＰ１
−ＶＤＣ）、−（ＶＣＰ１ −ＶＤＣ）はＶＡＶ′と
平均化され、有効信号電圧ＶＰ１〜ＶＰ３に比例した成
分ＶＰ１″〜ＶＰ３″のみが一周期Ｔ毎に現れ、信号ｆ
２となる。
ップ回路３１により、一定電圧ＶＣＰ１ （ＶＤＣ≦Ｖ
ＣＰ１ ≦ＶＲ ，ＶＲ ：リセット期間の振幅）以上
のレベルの波形成分が切除される。前置増幅器１１の出
力信号ｂ２は、抵抗１２を介してディレイライン１３に
入力され、遅延時間τだけ遅延された後、接地された出
力端に達する。 そして、出力端に於いて位相が反転し反射されて、再び
遅延時間τだけ遅延され入力端に達する。ここで、全体
の遅延時間２τは、信号ｂ２の信号期間と反射して再び
入力端に達した信号ｃ２のフイードスルー期間が重なる
ように設定される。入力端に於いて信号ｂ２と信号ｃ２
が混合されて、バッファ回路１４を介して出力信号ｄ２
として出力される。出力信号ｄ２で、画素の有効信号電
圧は振幅変調されて基準電圧ＶＤＣを零点にして負の電
圧ＶＰ１′〜ＶＰ３′として現れる。次に、バッファ回
路１４の出力信号ｄ２の内、第２のクリップ回路１５に
よって一定電圧ＶＣＰ２ （ＶＤＣ≦ＶＣＰ２ ≦Ｖｄ
，Ｖｄ ：暗時の信号電圧）以上のレベルの波形成分
を切除する。すると、クリップ回路１５の出力信号の一
画素周期Ｔには、直流電圧（ＶＣＰ２ −ＶＤＣ）、−
（ＶＣＰ１ −ＶＤＣ）、有効信号電圧ＶＰ１′〜ＶＰ
３′が現れる。このうち、直流電圧（ＶＣＰ１ −ＶＤ
Ｃ）、−（ＶＣＰ１ −ＶＤＣ） は一周期Ｔ毎に現れ
る直流成分である。よって、出力信号ｅ２を、クロック
周波数（１／Ｔ）にノッチを持つノッチフィルタに入力
すると、クロック周波数成分である直流電圧（ＶＣＰ１
−ＶＤＣ）、−（ＶＣＰ１ −ＶＤＣ）はＶＡＶ′と
平均化され、有効信号電圧ＶＰ１〜ＶＰ３に比例した成
分ＶＰ１″〜ＶＰ３″のみが一周期Ｔ毎に現れ、信号ｆ
２となる。
【００２６】以上の動作によって、ＣＣＤの有効信号電
圧であるフィードスルー期間と信号期間の電位差を、両
期間に重畳された雑音成分を除去しながら取り出すこと
ができる。
圧であるフィードスルー期間と信号期間の電位差を、両
期間に重畳された雑音成分を除去しながら取り出すこと
ができる。
【００２７】
【発明の効果】以上述べたように本発明によれば、高速
のパルスを用いることなく、ディレイラインの反射を利
用して有効信号電圧であるフィードスルーレベルと信号
レベルの差を求め、さらにクリップ回路及びノッチフィ
ルタを利用して有効信号電圧以外の成分を除去できる。 従って、ＣＣＤが多画素化し、クロックレートが高速化
しても、雑音成分を除去し有効信号電圧のみを正確に取
り出すことができる。
のパルスを用いることなく、ディレイラインの反射を利
用して有効信号電圧であるフィードスルーレベルと信号
レベルの差を求め、さらにクリップ回路及びノッチフィ
ルタを利用して有効信号電圧以外の成分を除去できる。 従って、ＣＣＤが多画素化し、クロックレートが高速化
しても、雑音成分を除去し有効信号電圧のみを正確に取
り出すことができる。
【００２８】また、第２の発明に於いては、前置増幅器
に於ける増幅率を大きくすることができる為、さらに雑
音抑制効果を向上させることができる。
に於ける増幅率を大きくすることができる為、さらに雑
音抑制効果を向上させることができる。
【図１】第１の発明の一実施例を示す構成図である。
【図２】本実施例の動作を説明するためのタイムチャー
トである。
トである。
【図３】第２の発明の一実施例を示す構成図である。
【図４】本実施例の動作を説明するためのタイムチャー
トである。
トである。
【図５】従来の雑音除去回路を示す構成図である。
【図６】従来例の動作を説明するためのタイムチャート
である。
である。
【図７】従来例における標本化過程を説明するためのタ
イムチャートである。
イムチャートである。
１０ ＣＣＤ
１１ 前置増幅器
１２ 抵抗
１３ ディレイライン
１４ バッファ回路
１５，３１ クリップ回路
１６ ノッチフィルタ
１０１ スイッチ回路
１０２ 浮遊容量
２０１ リセット期間
２０２ フィードスルー期間
２０３ 信号期間
Claims (2)
- 【請求項１】 電荷結合素子の出力端に接続された前
置増幅器と、該前置増幅器の出力端に抵抗を介して接続
された、出力端が接地されたディレイライン及びバッフ
ァ回路と、該バッファ回路の出力端に接続されたクリッ
プ回路及びノッチフィルタとを備え、前記ディレイライ
ンは、前記前置増幅器の出力信号が入力端より入力され
、出力端に達して反射し、再び入力端に戻ってきた遅延
信号のフィードスルー期間と、遅延されずに直接前記バ
ッファ回路に入力される前記前置増幅器の出力信号の信
号期間が重なる様に遅延時間が設定され、前記クリップ
回路において前記バッファ回路の出力信号のうち正の有
効信号成分をクリップし、前記ノッチフィルタにおいて
前記クリップ回路の出力信号のクロック成分を除去する
ことを特徴とする電荷結合素子の雑音除去回路。 - 【請求項２】 電荷結合素子の出力端に接続された第
１のクリップ回路と、該第１のクリップ回路の出力端に
接続された前置増幅器と、該前置増幅器の出力端に抵抗
を介して接続された、出力端が接地されたディレイライ
ン及びバッファ回路と、該バッファ回路の出力端に接続
された第２のクリップ回路と、該第２のクリップ回路の
出力端に接続されたノッチフィルタとを備え、前記第１
のクリップ回路は前記電荷結合素子の出力信号のフィー
ドスルーレベル以上をクリップし、前記ディレイライン
は、前記前置増幅器の出力信号が入力端より入力され、
出力端に達して反射し、再び入力端に戻ってきた遅延信
号のフィードスルー期間と、遅延されずに直接前記バッ
ファ回路に入力される前記前置増幅器の出力信号の信号
期間が重なる様に遅延時間が設定され、前記第２のクリ
ップ回路は前記バッファ回路の出力信号のうち正の有効
信号成分をクリップし、前記ノッチフィルタは前記クリ
ップ回路の出力信号のクロック成分を除去することを特
徴とする電荷結合素子の雑音除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111308A JPH04339477A (ja) | 1991-05-16 | 1991-05-16 | 電荷結合素子の雑音除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111308A JPH04339477A (ja) | 1991-05-16 | 1991-05-16 | 電荷結合素子の雑音除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04339477A true JPH04339477A (ja) | 1992-11-26 |
Family
ID=14557938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3111308A Pending JPH04339477A (ja) | 1991-05-16 | 1991-05-16 | 電荷結合素子の雑音除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04339477A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0987883A1 (en) * | 1998-09-15 | 2000-03-22 | Datalogic S.P.A. | Method and device for reducing the noise generated in a light sensor |
| US6288578B1 (en) | 1998-10-30 | 2001-09-11 | Nec Corporation | Signal processor for charge coupled device |
-
1991
- 1991-05-16 JP JP3111308A patent/JPH04339477A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0987883A1 (en) * | 1998-09-15 | 2000-03-22 | Datalogic S.P.A. | Method and device for reducing the noise generated in a light sensor |
| US6288578B1 (en) | 1998-10-30 | 2001-09-11 | Nec Corporation | Signal processor for charge coupled device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991026 |