JP2687669B2 - 信号処理回路 - Google Patents
信号処理回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号処理回路に関し、特に、電荷結合素子の
雑音出力を低減し、電荷結合素子の信号対雑音比を改善
する信号処理回路に関する。
雑音出力を低減し、電荷結合素子の信号対雑音比を改善
する信号処理回路に関する。
一般に、電荷結合素子（以後、CCDと記す）の雑音源
には、固定パターン雑音、暗電流によるショット雑音、
リセット雑音、出力増幅器雑音等がある。とりわけ、近
年のCCD固体撮像素子においてはチップサイズが縮小化
され、且つ多面素化される傾向にあるため、これらの傾
向に伴う信号量の減少に対応して、上述した雑音の低減
が強く望まれている。
には、固定パターン雑音、暗電流によるショット雑音、
リセット雑音、出力増幅器雑音等がある。とりわけ、近
年のCCD固体撮像素子においてはチップサイズが縮小化
され、且つ多面素化される傾向にあるため、これらの傾
向に伴う信号量の減少に対応して、上述した雑音の低減
が強く望まれている。
上述した雑音の内、リセット雑音および出力増幅器雑
音の低周波数域成分を低減させるCCDの雑音除去回路の
一例として、本出願人の発明による“電荷結合素子の信
号処理回路”（特願昭63-034518号）に記載されている
反射形遅延差雑音除去回路がある。この回路は、第３図
に示されるように、CCD13の出力部に接続された電圧増
幅器14と、電圧増幅器14の出力部にその一端が接続され
た抵抗素子15と、入力端子が抵抗素子15の他端に接続さ
れ、且つ出力端子が接地されている遅延線16と、抵抗素
子15の他端と遅延線16の入力端子に共通に接続されてい
るバッファ増幅器17と、バッファ増幅器17からの出力信
号を、一定期間ゲートバルスΦGにより抜出すゲート回
路18と、ゲート回路18の出力部に接続された低域フィル
タ19と、を備えて構成される。
音の低周波数域成分を低減させるCCDの雑音除去回路の
一例として、本出願人の発明による“電荷結合素子の信
号処理回路”（特願昭63-034518号）に記載されている
反射形遅延差雑音除去回路がある。この回路は、第３図
に示されるように、CCD13の出力部に接続された電圧増
幅器14と、電圧増幅器14の出力部にその一端が接続され
た抵抗素子15と、入力端子が抵抗素子15の他端に接続さ
れ、且つ出力端子が接地されている遅延線16と、抵抗素
子15の他端と遅延線16の入力端子に共通に接続されてい
るバッファ増幅器17と、バッファ増幅器17からの出力信
号を、一定期間ゲートバルスΦGにより抜出すゲート回
路18と、ゲート回路18の出力部に接続された低域フィル
タ19と、を備えて構成される。
以下、この反射形遅延差雑音除去回路を、CCDに対応
する信号処理回路の一従来例として、第３図に示される
ブロック図と、第４図（ａ），（ｂ），（ｃ）および
（ｄ）に示される各部の主要信号のタイミング・チャー
ト図とを参照して説明する。
する信号処理回路の一従来例として、第３図に示される
ブロック図と、第４図（ａ），（ｂ），（ｃ）および
（ｄ）に示される各部の主要信号のタイミング・チャー
ト図とを参照して説明する。
まず、CCD13からの出力信号は、電圧増幅器14と抵抗
素子15を介して遅延線16の入力端子に印加される。抵抗
素子15の抵抗値は遅延線16の特性インピーダンスに等し
く選ばれており、前記CCD出力信号（第４図（ａ）参
照）は整合状態にて遅延線16に入力され、遅延時間τだ
け遅延された後に接地されている出力端に達し、出力端
において全反射され、位相反転されて逆戻りする。この
反射信号は、遅延線16において再度遅延時間τだけ遅延
された後に入力端子に達する。即ち、この反射信号（第
４図（ｂ）参照）は、CCD出力信号に比較して遅延時間
２τだけ遅延され、且つ位相が反転されて出力されて、
抵抗素子15の出力端において前記CCD出力信号と混合さ
れる。この場合、遅延線16の遅延時間τは、CCD出力信
号の信号出力期間TSと、遅延信号のフィードスルー期間
Tftとが、所定期間Ｔだけ重なり合う長さの半分に選ば
れている。即ち、０＜２τ＜Tft＋TSを満足するように
する。この場合、TSとTftの大小関係により重なり合う
期間Ｔは下記のようになる。
素子15を介して遅延線16の入力端子に印加される。抵抗
素子15の抵抗値は遅延線16の特性インピーダンスに等し
く選ばれており、前記CCD出力信号（第４図（ａ）参
照）は整合状態にて遅延線16に入力され、遅延時間τだ
け遅延された後に接地されている出力端に達し、出力端
において全反射され、位相反転されて逆戻りする。この
反射信号は、遅延線16において再度遅延時間τだけ遅延
された後に入力端子に達する。即ち、この反射信号（第
４図（ｂ）参照）は、CCD出力信号に比較して遅延時間
２τだけ遅延され、且つ位相が反転されて出力されて、
抵抗素子15の出力端において前記CCD出力信号と混合さ
れる。この場合、遅延線16の遅延時間τは、CCD出力信
号の信号出力期間TSと、遅延信号のフィードスルー期間
Tftとが、所定期間Ｔだけ重なり合う長さの半分に選ば
れている。即ち、０＜２τ＜Tft＋TSを満足するように
する。この場合、TSとTftの大小関係により重なり合う
期間Ｔは下記のようになる。
（イ）TS＞Tft,0＜２τ＜Tftのとき、Ｔ＝２τ （ロ）TS＞Tft，Tft≦２τ＜TSのとき、Ｔ＝Tft （ハ）TS＞Tft，TS≦２τ＜Tft＋TSのとき、Ｔ＝Tft＋T
S−２τ （ニ）TS＜Tft,0＜２τ＜TSのとき、Ｔ＝２τ （ホ）TS＜Tft，TS≦２τ＜Tftのとき、Ｔ＝TS （ヘ）TS＜Tft，Tft≦２τ＜Tft＋TSのとき、Ｔ＝Tft＋
TS−２τ この重複する時間Ｔ内において、端子53からゲート・
パルスΦGがゲート回路18に入力される。一例として、T
ft≒TSが成立つ系においては、２τ≒TSとすればよい。
例えば、水平レジスタ部に、デユアルチャンネル構造を
有する200万画素高精細度CCDイメージセンサの場合に
は、水平レジスタ１本当り37.125MHzのクロック周波数
で動作し、遅延時間τは6.7ns近辺の値に選ばれてい
る。抵抗素子15において混合された信号（第４図（ｃ）
参照）は、バッファ増幅器17を介してゲート回路18に印
加され、ゲート回路18において、前述のゲート・パルス
ΦG（第４図（ｄ）参照）により信号出力期間TSとフィ
ードスルー期間Tftが重複する期間（t11‐t12）の信号
のみが抽出されて、低域フィルタ19に入力される。低域
フィルタ19においては、ゲート回路18において抽出され
た入力信号が平均化され、通常の連続した映像信号に変
換されて、端子54より出力される。
S−２τ （ニ）TS＜Tft,0＜２τ＜TSのとき、Ｔ＝２τ （ホ）TS＜Tft，TS≦２τ＜Tftのとき、Ｔ＝TS （ヘ）TS＜Tft，Tft≦２τ＜Tft＋TSのとき、Ｔ＝Tft＋
TS−２τ この重複する時間Ｔ内において、端子53からゲート・
パルスΦGがゲート回路18に入力される。一例として、T
ft≒TSが成立つ系においては、２τ≒TSとすればよい。
例えば、水平レジスタ部に、デユアルチャンネル構造を
有する200万画素高精細度CCDイメージセンサの場合に
は、水平レジスタ１本当り37.125MHzのクロック周波数
で動作し、遅延時間τは6.7ns近辺の値に選ばれてい
る。抵抗素子15において混合された信号（第４図（ｃ）
参照）は、バッファ増幅器17を介してゲート回路18に印
加され、ゲート回路18において、前述のゲート・パルス
ΦG（第４図（ｄ）参照）により信号出力期間TSとフィ
ードスルー期間Tftが重複する期間（t11‐t12）の信号
のみが抽出されて、低域フィルタ19に入力される。低域
フィルタ19においては、ゲート回路18において抽出され
た入力信号が平均化され、通常の連続した映像信号に変
換されて、端子54より出力される。
上記の説明より明らかなように、この信号処理回路に
おいては、信号出力レベルとフィードスルー・レベルの
電位差により表わされるCCDの正確な出力信号のみが、
各クロック周期ごとに出力される。従って、信号出力レ
ベルと、フィードスルー・レベルのクロック周期ごとの
ばらつきの原因となっている、リセット雑音および出力
アンプ雑音の低周波数域成分が低減される。
おいては、信号出力レベルとフィードスルー・レベルの
電位差により表わされるCCDの正確な出力信号のみが、
各クロック周期ごとに出力される。従って、信号出力レ
ベルと、フィードスルー・レベルのクロック周期ごとの
ばらつきの原因となっている、リセット雑音および出力
アンプ雑音の低周波数域成分が低減される。
上述した従来のCCDに対応する信号処理回路において
は、リセット雑音および出力アンプ雑音等の低周波数成
分については、ほぼ完全に除去することができるもの
の、抵抗素子15にてインピーダンス整合がとられている
ために、信号の振幅レベルが半減し、後段のゲート回路
18等において、クロック雑音等が混入し易いという問題
がある。
は、リセット雑音および出力アンプ雑音等の低周波数成
分については、ほぼ完全に除去することができるもの
の、抵抗素子15にてインピーダンス整合がとられている
ために、信号の振幅レベルが半減し、後段のゲート回路
18等において、クロック雑音等が混入し易いという問題
がある。
これらの雑音混入の割合を低減するためには、電圧増
幅器14において予め増幅し、信号振幅を高レベルにして
おけばよいが、CCD出力信号には信号出力期間TSおよび
フィードスルー期間Tftの他に、リセット期間Tr（第４
図（ａ）参照）が含まれており、また、このリセット期
間Trにおける信号レベル即ちリセット・レベルは、一般
的に信号出力レベルに比較して数倍大きいため、CCD出
力信号全体を無歪にて増幅するためには、電圧増幅器14
としては、広帯域で且つ広いダイナミック・レンジを有
する特性が要求される。
幅器14において予め増幅し、信号振幅を高レベルにして
おけばよいが、CCD出力信号には信号出力期間TSおよび
フィードスルー期間Tftの他に、リセット期間Tr（第４
図（ａ）参照）が含まれており、また、このリセット期
間Trにおける信号レベル即ちリセット・レベルは、一般
的に信号出力レベルに比較して数倍大きいため、CCD出
力信号全体を無歪にて増幅するためには、電圧増幅器14
としては、広帯域で且つ広いダイナミック・レンジを有
する特性が要求される。
この結果、必然的に電源電圧および消費電力が増大す
るという問題が生じる。例えば、前述した200万画素CCD
イメージセンサの場合、リセット・レベルは約1V、CCD
信号出力レベルは約500mVであるが、この場合におい
て、電圧増幅器14において、このCCD信号出力レベルを
２倍に増幅し、且つ、特性インピーダンス75Ωの遅延線
16を無歪にて駆動するためには、信号電流だけでも少な
くとも20mAの電流が必要となる。これは回路系の特性イ
ンピーダンスが高い通常のビデオ増幅器の信号電流が1m
A以下であるのに比較して、遥かに大きい電流値であ
る。
るという問題が生じる。例えば、前述した200万画素CCD
イメージセンサの場合、リセット・レベルは約1V、CCD
信号出力レベルは約500mVであるが、この場合におい
て、電圧増幅器14において、このCCD信号出力レベルを
２倍に増幅し、且つ、特性インピーダンス75Ωの遅延線
16を無歪にて駆動するためには、信号電流だけでも少な
くとも20mAの電流が必要となる。これは回路系の特性イ
ンピーダンスが高い通常のビデオ増幅器の信号電流が1m
A以下であるのに比較して、遥かに大きい電流値であ
る。
即ち、従来のCCDに対応する信号処理回路において
は、前記CCDから出力される雑音レベルの低減対策に付
随して、消費電力が著しく増大するという欠点がある。
は、前記CCDから出力される雑音レベルの低減対策に付
随して、消費電力が著しく増大するという欠点がある。
〔課題を解決するための手段〕 本発明の信号処理回路は、電荷結合素子の出力信号を
入力し、この出力信号のリセット期間に対応する信号部
分を切除した信号Ａを出力する第１の信号処理回路と、
前記信号Ａを入力し、電圧増幅した信号Ｂを出力する増
幅器と、前記信号Ｂに所定の遅延時間を付与して遅延信
号Ｂを生成し、前記延時間としては、前記信号Ｂの出力
期間と、遅延信号Ｂのフィードスルー期間とが所定期間
重なり合う時間長に設定して、前記信号Ｂと前記遅延信
号Ｂとを混合して信号Ｃを生成して出力する第２の信号
処理回路と、前記信号Ｃを入力して、前記信号Ｂの出力
期間と、前記遅延信号Ｂのフィードスルー期間とが重な
り合う期間の信号を抽出する第３の信号処理回路と、を
備えて構成される。
入力し、この出力信号のリセット期間に対応する信号部
分を切除した信号Ａを出力する第１の信号処理回路と、
前記信号Ａを入力し、電圧増幅した信号Ｂを出力する増
幅器と、前記信号Ｂに所定の遅延時間を付与して遅延信
号Ｂを生成し、前記延時間としては、前記信号Ｂの出力
期間と、遅延信号Ｂのフィードスルー期間とが所定期間
重なり合う時間長に設定して、前記信号Ｂと前記遅延信
号Ｂとを混合して信号Ｃを生成して出力する第２の信号
処理回路と、前記信号Ｃを入力して、前記信号Ｂの出力
期間と、前記遅延信号Ｂのフィードスルー期間とが重な
り合う期間の信号を抽出する第３の信号処理回路と、を
備えて構成される。
次に、本発明について図面を参照して説明する。第１
図は、本発明の一実施例のブロック図である。第１図に
示されるように、本実施例は、CCD1の出力部に接続され
る第１のバッファ増幅器２と、第２のバッファ増幅器２
の出力部に接続され、第２の抵抗素子10,ダイオード11
および基準電圧源12を含み、CCD出力信号の内の不要部
分であるリセット期間の信号を切除するリミット回路３
と、リミット回路３の出力部に接続される電圧増幅器４
と、この電圧増幅器４の出力部にその一端が接続される
第１の抵抗素子５と、入力端子が第１の抵抗素子５の他
端に接続され、且つ出力端子が接地されている遅延線６
と、第１の抵抗素子５の他端と遅延線６の入力端子に共
通に接続される第２のバッファ増幅器７と、この第２の
バッファ増幅器７の出力信号の一定期間をゲート・パル
スΦGにより抽出するデート回路８と、ゲート回路８の
出力部に接続される低域フイルタ９と、を備えて構成さ
れる。
図は、本発明の一実施例のブロック図である。第１図に
示されるように、本実施例は、CCD1の出力部に接続され
る第１のバッファ増幅器２と、第２のバッファ増幅器２
の出力部に接続され、第２の抵抗素子10,ダイオード11
および基準電圧源12を含み、CCD出力信号の内の不要部
分であるリセット期間の信号を切除するリミット回路３
と、リミット回路３の出力部に接続される電圧増幅器４
と、この電圧増幅器４の出力部にその一端が接続される
第１の抵抗素子５と、入力端子が第１の抵抗素子５の他
端に接続され、且つ出力端子が接地されている遅延線６
と、第１の抵抗素子５の他端と遅延線６の入力端子に共
通に接続される第２のバッファ増幅器７と、この第２の
バッファ増幅器７の出力信号の一定期間をゲート・パル
スΦGにより抽出するデート回路８と、ゲート回路８の
出力部に接続される低域フイルタ９と、を備えて構成さ
れる。
以下、本実施例について、第１図のブロック図と、第
２図（ａ），（ｂ），（ｃ），（ｄ），（ｅ）および
（ｆ）に示される各部の主要信号のタイミング・チャー
ト図を参照して説明する。
２図（ａ），（ｂ），（ｃ），（ｄ），（ｅ）および
（ｆ）に示される各部の主要信号のタイミング・チャー
ト図を参照して説明する。
第１図において、CCD1から出力されるCCC出力信号
は、第１のバッファ増幅器２を介してリミット回路３に
入力される。リミット回路３においては、基準電圧源12
の基準電圧ER以上のレベルの入力信号は、この基準電圧
ERのレベルに制限される。従って、基準電圧ERをCCD出
力信号のフィードスルー・レベルよりも若干高いレベル
に設定しておけば、第２図（ａ），（ｂ），（ｃ），
（ｄ），（ｅ）および（ｆ）に示されるように、不要部
分であるリセット期間に対応する信号が切除される。電
圧増幅器４においては、リミット回路３においてリセッ
ト期間が切除された信号が所定のレベルに増幅される
が、第２図（ｃ）においては、増幅率が２倍の場合が示
されている。
は、第１のバッファ増幅器２を介してリミット回路３に
入力される。リミット回路３においては、基準電圧源12
の基準電圧ER以上のレベルの入力信号は、この基準電圧
ERのレベルに制限される。従って、基準電圧ERをCCD出
力信号のフィードスルー・レベルよりも若干高いレベル
に設定しておけば、第２図（ａ），（ｂ），（ｃ），
（ｄ），（ｅ）および（ｆ）に示されるように、不要部
分であるリセット期間に対応する信号が切除される。電
圧増幅器４においては、リミット回路３においてリセッ
ト期間が切除された信号が所定のレベルに増幅される
が、第２図（ｃ）においては、増幅率が２倍の場合が示
されている。
この場合、電圧増幅器４においては、前記従来例の場
合のように、CCD出力信号の内の不要部分であるリセッ
ト期間の信号をも無歪にて増幅する必要がないため、消
費電力は大幅に軽減される。例えば、従来例の場合と同
様に、CCD出力信号のリセット・レベルを約1V、信号出
力レベルを約500mV、電圧増幅器４の増幅率を２倍、遅
延線６の特性インピーダンスを75Ωと仮定した場合に
は、信号電流は7mAとなり、従来例の場合に比較して約
３分の１に軽減される。
合のように、CCD出力信号の内の不要部分であるリセッ
ト期間の信号をも無歪にて増幅する必要がないため、消
費電力は大幅に軽減される。例えば、従来例の場合と同
様に、CCD出力信号のリセット・レベルを約1V、信号出
力レベルを約500mV、電圧増幅器４の増幅率を２倍、遅
延線６の特性インピーダンスを75Ωと仮定した場合に
は、信号電流は7mAとなり、従来例の場合に比較して約
３分の１に軽減される。
電圧増幅器４の出力信号は、第１の抵抗素子５を介し
て遅延線６の入力端子に印加される。ここにおいて、第
１の抵抗素子５の抵抗値は、遅延線６の特性インピーダ
ンスに等しい値に選ばれている。遅延線６の入力端子に
印加された信号は、遅延線６により遅延時間τだけ遅延
された後に出力端子に到達し、出力端子において全反射
されて位相反転した後に、遅延線６を経由して更に遅延
時間τだけ遅延された後に入力端子に逆戻りする。この
遅延線６における信号入出力の関係は、前述の従来例の
場合と全く同様である。
て遅延線６の入力端子に印加される。ここにおいて、第
１の抵抗素子５の抵抗値は、遅延線６の特性インピーダ
ンスに等しい値に選ばれている。遅延線６の入力端子に
印加された信号は、遅延線６により遅延時間τだけ遅延
された後に出力端子に到達し、出力端子において全反射
されて位相反転した後に、遅延線６を経由して更に遅延
時間τだけ遅延された後に入力端子に逆戻りする。この
遅延線６における信号入出力の関係は、前述の従来例の
場合と全く同様である。
従って、遅延線６の入力端子における反射信号は、電
圧増幅器４からの出力信号に比較して、遅延時間２τだ
け遅延され、且つ位相が反転されている。よって、遅延
線６の遅延時間τを適切な値に選べば、電圧増幅器４の
出力信号における信号出力期間TSと、遅延線６の入力端
における反射信号のフィードスルー期間Tftとを重ね合
せることができる。
圧増幅器４からの出力信号に比較して、遅延時間２τだ
け遅延され、且つ位相が反転されている。よって、遅延
線６の遅延時間τを適切な値に選べば、電圧増幅器４の
出力信号における信号出力期間TSと、遅延線６の入力端
における反射信号のフィードスルー期間Tftとを重ね合
せることができる。
今、前述のように、０＜２τ＜Tft＋TSとする。一例
として、従来例と同様に、水平レジスタ部にデユアルチ
ャンネル構造を有する200万画素高精細度CCDイメージセ
ンサに、本発明によるCCDの信号処理回路を適用する場
合には、水平レジスタ１本当たり37.125MHzのクロック
周波数で動作しているため、遅延時間τはを6.7ns、即
ち、２τを13.5ns近辺の値を選ぶのが妥当である。
として、従来例と同様に、水平レジスタ部にデユアルチ
ャンネル構造を有する200万画素高精細度CCDイメージセ
ンサに、本発明によるCCDの信号処理回路を適用する場
合には、水平レジスタ１本当たり37.125MHzのクロック
周波数で動作しているため、遅延時間τはを6.7ns、即
ち、２τを13.5ns近辺の値を選ぶのが妥当である。
上述の電圧増幅器４からの出力信号と遅延線６からの
反射信号は、第１の抵抗素子５において混合され、第２
のバッファ増幅器７に入力される。第２図（ａ），
（ｂ），（ｃ），（ｄ），（ｅ）および（ｆ）の該当タ
イミング・チャートに示されるように、第２のバッファ
増幅器７からは、時刻T1〜T2の期間だけに限定して見る
と、電圧増幅器４の出力信号のレベルからフィードスル
ー・レベルが減算されたレベルの信号が出力される。
反射信号は、第１の抵抗素子５において混合され、第２
のバッファ増幅器７に入力される。第２図（ａ），
（ｂ），（ｃ），（ｄ），（ｅ）および（ｆ）の該当タ
イミング・チャートに示されるように、第２のバッファ
増幅器７からは、時刻T1〜T2の期間だけに限定して見る
と、電圧増幅器４の出力信号のレベルからフィードスル
ー・レベルが減算されたレベルの信号が出力される。
次いで、ゲート回路８においては、端子51から入力さ
れるゲート・パルスΦGを用いて、上述した時刻t1〜t2
の期間の信号のみが抽出される。この抽出された信号
は、低域フィルタ９に入力されて平均化され、通常の連
続した映像信号に変換されて端子52より出力される。
れるゲート・パルスΦGを用いて、上述した時刻t1〜t2
の期間の信号のみが抽出される。この抽出された信号
は、低域フィルタ９に入力されて平均化され、通常の連
続した映像信号に変換されて端子52より出力される。
即ち、以上の動作は、CCD出力信号の或る時刻のクロ
ック期間に着目すれば、このクロック期間内の信号出力
レベルから同一のクロック期間内のフィードスルー・レ
ベルを減算したことと等価である。よって、本発明によ
る信号処理回路においては、信号出力レベルとフィード
スルー・レベルの電位差により表わされるCCDの正確な
出力信号情報のみが、各クロック周期ごとに出力される
ことになる。換言すれば、本発明による信号処理回路を
用いることにより、信号出力レベルとフィードスルー・
レベルの、クロック周期ごとのばらつきの要因であるリ
セット雑音および出力アンプ雑音等の低周波数域成分が
低減される。また、同時に、CCD出力信号の不要部分を
切除するリミット回路が設けられているために、信号処
理回路自体の低消費電力化が漸現される。
ック期間に着目すれば、このクロック期間内の信号出力
レベルから同一のクロック期間内のフィードスルー・レ
ベルを減算したことと等価である。よって、本発明によ
る信号処理回路においては、信号出力レベルとフィード
スルー・レベルの電位差により表わされるCCDの正確な
出力信号情報のみが、各クロック周期ごとに出力される
ことになる。換言すれば、本発明による信号処理回路を
用いることにより、信号出力レベルとフィードスルー・
レベルの、クロック周期ごとのばらつきの要因であるリ
セット雑音および出力アンプ雑音等の低周波数域成分が
低減される。また、同時に、CCD出力信号の不要部分を
切除するリミット回路が設けられているために、信号処
理回路自体の低消費電力化が漸現される。
以上、詳細に説明したように、本発明は、CCD出力信
号に対応する信号処理回路において、前記CCD出力信号
のリセット期間に対応する信号を予め切除して得られる
信号を対象として、遅延差雑音除去処理作用を適用する
ことにより、信号処理回路自体の消費電力を大幅に削減
し、且つ、リセット雑音および出力アンプ雑音等を効率
よく低減することができるという効果がある。
号に対応する信号処理回路において、前記CCD出力信号
のリセット期間に対応する信号を予め切除して得られる
信号を対象として、遅延差雑音除去処理作用を適用する
ことにより、信号処理回路自体の消費電力を大幅に削減
し、且つ、リセット雑音および出力アンプ雑音等を効率
よく低減することができるという効果がある。
第１図は本発明の一実施例のブロック図、第２図
（ａ），（ｂ），（ｃ），（ｄ），（ｅ）および（ｆ）
は、前記一実施例における主要信号のタイミング・チャ
ートを示す図、第３図は、従来例のブロック図、第４図
（ａ），（ｂ），（ｃ）および（ｄ）は、前記従来例に
おける主要信号のタイミング・チャートを示す図であ
る。 図において、1,13……CCD、２……第１のバッファ増幅
器、３……リミット回路、4,14……電圧増幅器、５……
第１の抵抗素子、6,16……遅延線、７……第２のバッフ
ァ増幅器、8,18……ゲート回路、9,19……低域フィル
タ、10……第２の抵抗素子、11……ダイオード、12……
基準電圧源。
（ａ），（ｂ），（ｃ），（ｄ），（ｅ）および（ｆ）
は、前記一実施例における主要信号のタイミング・チャ
ートを示す図、第３図は、従来例のブロック図、第４図
（ａ），（ｂ），（ｃ）および（ｄ）は、前記従来例に
おける主要信号のタイミング・チャートを示す図であ
る。 図において、1,13……CCD、２……第１のバッファ増幅
器、３……リミット回路、4,14……電圧増幅器、５……
第１の抵抗素子、6,16……遅延線、７……第２のバッフ
ァ増幅器、8,18……ゲート回路、9,19……低域フィル
タ、10……第２の抵抗素子、11……ダイオード、12……
基準電圧源。
Claims (1)
- 【請求項１】電荷結合素子の出力信号を入力し、この出
力信号のリセット期間に対応する信号部分を切除した信
号Ａを出力する第１の信号処理回路と、 前記信号Ａを入力し、電圧増幅した信号Ｂを出力する増
幅器と、 前記信号Ｂに所定の遅延時間を付与して遅延信号Ｂを生
成し、前記延時間としては、前記信号Ｂの出力期間と、
遅延信号Ｂのフィードスルー期間とが所定期間重なり合
う時間長に設定して、前記信号Ｂと前記遅延信号Ｂとを
混合して信号Ｃを生成して出力する第２の信号処理回路
と、 前記信号Ｃを入力して、前記信号Ｂの出力期間と、前記
遅延信号Ｂのフィードスルー期間とが重なり合う期間の
信号を抽出する第３の信号処理回路と、 を備えることを特徴とする信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102442A JP2687669B2 (ja) | 1990-04-18 | 1990-04-18 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102442A JP2687669B2 (ja) | 1990-04-18 | 1990-04-18 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04968A JPH04968A (ja) | 1992-01-06 |
| JP2687669B2 true JP2687669B2 (ja) | 1997-12-08 |
Family
ID=14327583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102442A Expired - Fee Related JP2687669B2 (ja) | 1990-04-18 | 1990-04-18 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687669B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07110054B2 (ja) * | 1986-12-12 | 1995-11-22 | オリンパス光学工業株式会社 | 固体撮像信号処理回路 |
-
1990
- 1990-04-18 JP JP2102442A patent/JP2687669B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04968A (ja) | 1992-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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