JPH117791A - 遅延デバイス、フィルタ配置、くし型フィルタ配置およびノイズ抑圧回路 - Google Patents
遅延デバイス、フィルタ配置、くし型フィルタ配置およびノイズ抑圧回路Info
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- JPH117791A JPH117791A JP10120620A JP12062098A JPH117791A JP H117791 A JPH117791 A JP H117791A JP 10120620 A JP10120620 A JP 10120620A JP 12062098 A JP12062098 A JP 12062098A JP H117791 A JPH117791 A JP H117791A
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- signal
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Processing Of Color Television Signals (AREA)
- Pulse Circuits (AREA)
- Shift Register Type Memory (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Noise Elimination (AREA)
Abstract
(57)【要約】
【課題】 複数の行（例えば、２行）に配置された記憶
素子を有する従来の遅延デバイスにおいては、読込みと
読出しのためのクロック信号の周期の奇数倍による遅延
は容易に得られなかった。 【解決手段】 本発明は、集積回路、好ましくはスイッ
チキャパシタ技術の、において少なくとも２行４，５；
６，７に配置された記憶素子を含んでいる遅延デバイス
に関する。遅延デバイス２；３は偶数の記憶素子を含ん
でいる。第１のクロック信号が供給され、第１のクロッ
ク信号のクロック周期の奇数倍に等しい遅延時間を生成
するために、第１のクロック信号から第２のクロック信
号がクロック発生回路９によって引き出され、その第２
のクロック信号は、記憶素子をクロックしそして第１の
クロック信号の１つのクロックパルスが選択可能な、ま
たは所定のサイクルにおいて抑圧され、そしてサイクル
中のすべてのほかのクロックパルスは第２のクロック信
号中に引き継がれるようにして第１のクロック信号から
引き出される。
素子を有する従来の遅延デバイスにおいては、読込みと
読出しのためのクロック信号の周期の奇数倍による遅延
は容易に得られなかった。 【解決手段】 本発明は、集積回路、好ましくはスイッ
チキャパシタ技術の、において少なくとも２行４，５；
６，７に配置された記憶素子を含んでいる遅延デバイス
に関する。遅延デバイス２；３は偶数の記憶素子を含ん
でいる。第１のクロック信号が供給され、第１のクロッ
ク信号のクロック周期の奇数倍に等しい遅延時間を生成
するために、第１のクロック信号から第２のクロック信
号がクロック発生回路９によって引き出され、その第２
のクロック信号は、記憶素子をクロックしそして第１の
クロック信号の１つのクロックパルスが選択可能な、ま
たは所定のサイクルにおいて抑圧され、そしてサイクル
中のすべてのほかのクロックパルスは第２のクロック信
号中に引き継がれるようにして第１のクロック信号から
引き出される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路、好まし
くはスイッチキャパシタ技術の、において少なくとも２
行に配置された記憶素子を含んでいる遅延デバイスに関
する。
くはスイッチキャパシタ技術の、において少なくとも２
行に配置された記憶素子を含んでいる遅延デバイスに関
する。
【０００２】
【従来の技術】欧州特許出願公開明細書ＥＰ−Ａ−0 38
3 387 は、その記憶素子がスイッチキャパシタ技術で実
行され、そして複数の行に配置されている遅延デバイス
を含んでいる集積回路を開示している。複数の行に配置
されたそれらの記憶素子を有するそのような遅延デバイ
スにおいては、遅延デバイスは、記憶素子に一時的に記
憶された信号がそれによって読出されるクロック周期の
奇数倍の遅延を生成するとき問題は生じる。これは、読
出し中（読込み中も同様）に、クロック信号が記憶素子
の行に交互に供給され、それら行は各同じ数の記憶素子
を有しているからである。それ故、例えば、２行に配置
されたその記憶素子を有している遅延デバイスの場合に
は、読込みと読出しのためのクロック信号の周期の奇数
倍による遅延は容易に得られない。
3 387 は、その記憶素子がスイッチキャパシタ技術で実
行され、そして複数の行に配置されている遅延デバイス
を含んでいる集積回路を開示している。複数の行に配置
されたそれらの記憶素子を有するそのような遅延デバイ
スにおいては、遅延デバイスは、記憶素子に一時的に記
憶された信号がそれによって読出されるクロック周期の
奇数倍の遅延を生成するとき問題は生じる。これは、読
出し中（読込み中も同様）に、クロック信号が記憶素子
の行に交互に供給され、それら行は各同じ数の記憶素子
を有しているからである。それ故、例えば、２行に配置
されたその記憶素子を有している遅延デバイスの場合に
は、読込みと読出しのためのクロック信号の周期の奇数
倍による遅延は容易に得られない。
【０００３】
【発明が解決しようとする課題】本発明の目的は、この
問題を解決するこの種類の遅延デバイスを提供すること
にある。
問題を解決するこの種類の遅延デバイスを提供すること
にある。
【０００４】
【課題を解決するための手段】本発明によれば、この目
的は、遅延デバイスが偶数の記憶素子を含んでいて、そ
して第１のクロック信号が供給され、第１のクロック信
号のクロック周期の奇数倍に等しい遅延時間を生成する
ために、第１のクロック信号から第２のクロック信号が
クロック発生回路によって発生され、その第２のクロッ
ク信号は、記憶素子にクロックしそして第１のクロック
信号の１つのクロックパルスが選択可能な、または所定
のサイクルにおいて抑圧され、そしてサイクル中のすべ
てのほかのクロックパルスは第２のクロック信号中に引
き継がれるようにして第１のクロック信号から発生され
ることにおいて達成される。
的は、遅延デバイスが偶数の記憶素子を含んでいて、そ
して第１のクロック信号が供給され、第１のクロック信
号のクロック周期の奇数倍に等しい遅延時間を生成する
ために、第１のクロック信号から第２のクロック信号が
クロック発生回路によって発生され、その第２のクロッ
ク信号は、記憶素子にクロックしそして第１のクロック
信号の１つのクロックパルスが選択可能な、または所定
のサイクルにおいて抑圧され、そしてサイクル中のすべ
てのほかのクロックパルスは第２のクロック信号中に引
き継がれるようにして第１のクロック信号から発生され
ることにおいて達成される。
【０００５】従来技術のデバイスにおいては、読込みと
読出しは第１のクロック信号によって擬似的に達成され
る。このクロック信号は、クロック周期が読込みまたは
読出しが起る望ましい時点を規定するような周波数を有
している。しかしながら、これは上述した問題を引き起
こす。それ故、本来第１のクロック信号に相当する第２
のクロック信号が、クロック発生回路によって発生され
る。しかしながら、第１のクロック信号と比較して、第
２のクロック信号においては所定のサイクル中に１つの
パルスが抑圧されている。そのようなサイクルは、例え
ば、遅延デバイスによって遅延されるべきテレビジョン
信号の１画像ラインの期間であり得る。そのようなライ
ンは所定の期間を有し、そして結果として、その期間は
第１のクロック信号の所定数のクロックパルスに相当す
る。本例においては、このクロックパルスの数は所定の
サイクルを明示している。このサイクル中において、各
時間に、第１のクロック信号のパルスの１つが第２のク
ロック信号を発生するように抑圧される。
読出しは第１のクロック信号によって擬似的に達成され
る。このクロック信号は、クロック周期が読込みまたは
読出しが起る望ましい時点を規定するような周波数を有
している。しかしながら、これは上述した問題を引き起
こす。それ故、本来第１のクロック信号に相当する第２
のクロック信号が、クロック発生回路によって発生され
る。しかしながら、第１のクロック信号と比較して、第
２のクロック信号においては所定のサイクル中に１つの
パルスが抑圧されている。そのようなサイクルは、例え
ば、遅延デバイスによって遅延されるべきテレビジョン
信号の１画像ラインの期間であり得る。そのようなライ
ンは所定の期間を有し、そして結果として、その期間は
第１のクロック信号の所定数のクロックパルスに相当す
る。本例においては、このクロックパルスの数は所定の
サイクルを明示している。このサイクル中において、各
時間に、第１のクロック信号のパルスの１つが第２のク
ロック信号を発生するように抑圧される。
【０００６】こうして、２つの目標が第２のクロック信
号によって達成される。一方では、クロック周期が望ま
しい期間を有し、すなわち、第２のクロック信号はま
だ、それによってデータが遅延デバイスに読込まれ、ま
たは遅延デバイスから読出される第１のクロック信号と
同じクロック周期を有している。にもかかわらず、それ
は所定のサイクルにおいて奇数のクロックパルスを有
し、その結果、選択可能な、または所定のサイクル内
に、第１のクロック信号のクロック周期の奇数倍の遅延
を発生させることが達成される。
号によって達成される。一方では、クロック周期が望ま
しい期間を有し、すなわち、第２のクロック信号はま
だ、それによってデータが遅延デバイスに読込まれ、ま
たは遅延デバイスから読出される第１のクロック信号と
同じクロック周期を有している。にもかかわらず、それ
は所定のサイクルにおいて奇数のクロックパルスを有
し、その結果、選択可能な、または所定のサイクル内
に、第１のクロック信号のクロック周期の奇数倍の遅延
を発生させることが達成される。
【０００７】本発明の実施の形態は、請求項２に規定さ
れた特有の特徴を有している。所定かまたは選択可能な
サイクル内で抑圧されたクロックパルスは、上記期間中
に、信号が読込まれまたは読出されないことを確実にす
る。それ故、このクロックパルスは、好ましくは、画像
情報が伝達されない期間にそれが現われるようにクロッ
ク信号中に位置される。
れた特有の特徴を有している。所定かまたは選択可能な
サイクル内で抑圧されたクロックパルスは、上記期間中
に、信号が読込まれまたは読出されないことを確実にす
る。それ故、このクロックパルスは、好ましくは、画像
情報が伝達されない期間にそれが現われるようにクロッ
ク信号中に位置される。
【０００８】本発明の別な有利な実施の形態は、請求項
３に規定された特有の特徴を有している。多くのフィル
タ配置、特にくし型フィルタ配置は、複数の、一般には
２つの遅延デバイスを使用する。そのようなフィルタ配
置のために、第２のクロック信号が唯一度発生されなけ
ればならない。従って、すべての遅延デバイスに共通な
唯一つのクロック発生回路が必要とされる。
３に規定された特有の特徴を有している。多くのフィル
タ配置、特にくし型フィルタ配置は、複数の、一般には
２つの遅延デバイスを使用する。そのようなフィルタ配
置のために、第２のクロック信号が唯一度発生されなけ
ればならない。従って、すべての遅延デバイスに共通な
唯一つのクロック発生回路が必要とされる。
【０００９】例えば、色信号がビデオレコーダによって
再生されたＰＡＬ標準ビデオ信号からフィルタされるく
し型フィルタ配置のために、遅延デバイスは、請求項５
に規定されたように、１１３５のクロックパルスの期間
に相当する遅延を生成すべきであり、その理由は、パル
スのこの数は理想的なくし型フィルタリングを提供する
からである。これは偶数の記憶素子によっては達成され
ないから、本例における第２のクロック信号は、サイク
ルの１つのパルスが省略され、その結果、第２のクロッ
ク信号は同じ長さのサイクル中に１１３４だけのクロッ
クパルスを有し、そしてそれは遅延デバイスの記憶セル
に読込みまたは記憶セルから読出すために理想的である
ように、１１３５のクロックパルスのサイクルを有する
第１のクロック信号から発生される。
再生されたＰＡＬ標準ビデオ信号からフィルタされるく
し型フィルタ配置のために、遅延デバイスは、請求項５
に規定されたように、１１３５のクロックパルスの期間
に相当する遅延を生成すべきであり、その理由は、パル
スのこの数は理想的なくし型フィルタリングを提供する
からである。これは偶数の記憶素子によっては達成され
ないから、本例における第２のクロック信号は、サイク
ルの１つのパルスが省略され、その結果、第２のクロッ
ク信号は同じ長さのサイクル中に１１３４だけのクロッ
クパルスを有し、そしてそれは遅延デバイスの記憶セル
に読込みまたは記憶セルから読出すために理想的である
ように、１１３５のクロックパルスのサイクルを有する
第１のクロック信号から発生される。
【００１０】
【発明の実施の形態】以下に添付図面を参照し、発明の
実施の形態に基づいて本発明を詳細に説明する。図１
は、２個の遅延デバイス２と３を含んでいるくし型フィ
ルタ配置１のブロック図を示している。遅延デバイス２
と３の各々は、それぞれ２つの行４，５と６，７に配置
されるが、図示されない記憶素子を含んでいる。記憶素
子は、好ましくは、スイッチキャパシタ技術で実行され
る。
実施の形態に基づいて本発明を詳細に説明する。図１
は、２個の遅延デバイス２と３を含んでいるくし型フィ
ルタ配置１のブロック図を示している。遅延デバイス２
と３の各々は、それぞれ２つの行４，５と６，７に配置
されるが、図示されない記憶素子を含んでいる。記憶素
子は、好ましくは、スイッチキャパシタ技術で実行され
る。
【００１１】遅延デバイスは、例えば、ビデオレコーダ
によって再生されたＰＡＬ伝送標準に従ったビデオ信号
をフィルタリングするための１１３４の記憶セルを含ん
でいる。しかしながら、理想的なフィルタリングのため
には、１１３５の記憶セルがより好ましい。これは実現
され得ず、そしてその上、個別の記憶セルの読込みおよ
び読出し中のクロック周期は変えられるべきでないか
ら、望ましいクロック周期を有するクロックパルスを含
んでいる第１のクロック信号から第２のクロック信号を
発生するクロック発生回路９が具えられた。１つのサイ
クルにおいて、このクロック信号は１１３４だけのクロ
ックパルスを有し、クロック処理回路１０によって処理
され、そして２個の遅延デバイス２と３、すなわちそれ
ぞれ行４，５と６，７に配置された記憶セルに供給され
る。
によって再生されたＰＡＬ伝送標準に従ったビデオ信号
をフィルタリングするための１１３４の記憶セルを含ん
でいる。しかしながら、理想的なフィルタリングのため
には、１１３５の記憶セルがより好ましい。これは実現
され得ず、そしてその上、個別の記憶セルの読込みおよ
び読出し中のクロック周期は変えられるべきでないか
ら、望ましいクロック周期を有するクロックパルスを含
んでいる第１のクロック信号から第２のクロック信号を
発生するクロック発生回路９が具えられた。１つのサイ
クルにおいて、このクロック信号は１１３４だけのクロ
ックパルスを有し、クロック処理回路１０によって処理
され、そして２個の遅延デバイス２と３、すなわちそれ
ぞれ行４，５と６，７に配置された記憶セルに供給され
る。
【００１２】例えば、ビデオ信号であり得る、くし型フ
ィルタ配置の入力信号は、くし型フィルタ配置１の２個
の遅延デバイス２と３に供給される。出力側において
は、２つの信号は結合され、増幅器８によって増幅さ
れ、そして出力信号として利用される。
ィルタ配置の入力信号は、くし型フィルタ配置１の２個
の遅延デバイス２と３に供給される。出力側において
は、２つの信号は結合され、増幅器８によって増幅さ
れ、そして出力信号として利用される。
【００１３】くし型フィルタ配置に供給された信号がビ
デオレコーダによって再生されたＰＡＬ標準ビデオ信号
である上述した例において、記憶デバイスは、２つの行
４，５と６，７にそれぞれ配置された１１３４の記憶セ
ルを含んでいる。読込み、および読出し処理は、１つの
遅延デバイスがビデオ信号のほぼ２ライン周期に等しい
遅延を提供し、一方、別の遅延デバイスが非常に小さい
遅延だけを提供するように、２個の遅延デバイス２と３
において異なった方法で制御される。第２の遅延デバイ
スの主要な機能は、それ故、遅延を生成するためでなく
別の遅延デバイスと同じ方法でビデオ信号を処理するた
めで、その結果、類似の振幅エラー等が得られる。
デオレコーダによって再生されたＰＡＬ標準ビデオ信号
である上述した例において、記憶デバイスは、２つの行
４，５と６，７にそれぞれ配置された１１３４の記憶セ
ルを含んでいる。読込み、および読出し処理は、１つの
遅延デバイスがビデオ信号のほぼ２ライン周期に等しい
遅延を提供し、一方、別の遅延デバイスが非常に小さい
遅延だけを提供するように、２個の遅延デバイス２と３
において異なった方法で制御される。第２の遅延デバイ
スの主要な機能は、それ故、遅延を生成するためでなく
別の遅延デバイスと同じ方法でビデオ信号を処理するた
めで、その結果、類似の振幅エラー等が得られる。
【００１４】ＰＡＬビデオ信号の本例においては、それ
らが両方の行において同じ数の記憶素子を有するように
のみ、遅延デバイスが構成され得るという問題が生じ
る。他方、読込みと読出しプロセスは、所定のクロック
周期のクロックパルスで行われるべきである。
らが両方の行において同じ数の記憶素子を有するように
のみ、遅延デバイスが構成され得るという問題が生じ
る。他方、読込みと読出しプロセスは、所定のクロック
周期のクロックパルスで行われるべきである。
【００１５】この目的のために、実際の遅延処理のため
奇数の記憶素子を使用することが必要である。ＰＡＬビ
デオ信号の上述した場合において、これは１１３５の記
憶素子であろう。しかしながら、これは、２個の記憶行
が工学的に不可能な奇数の記憶素子を有するか、または
望ましくないクロック信号の周波数が従って採用される
かを意味するであろう。
奇数の記憶素子を使用することが必要である。ＰＡＬビ
デオ信号の上述した場合において、これは１１３５の記
憶素子であろう。しかしながら、これは、２個の記憶行
が工学的に不可能な奇数の記憶素子を有するか、または
望ましくないクロック信号の周波数が従って採用される
かを意味するであろう。
【００１６】それ故、サイクル当り１１３４のクロック
パルスを有している第２のクロック信号が発生される。
パルスを有している第２のクロック信号が発生される。
【００１７】これが、図２の波形図を参照して以下に説
明されよう。望ましい周波数を有しいるクロック信号は
第１のクロック信号であり、そしてそれは、両図におい
てclock １で参照される。このクロック信号は、例え
ば、ビデオ信号の１画素ライン選択可能な、または所定
の期間に望ましい周期を有する所定の数のクロックパル
スを含んでいる。
明されよう。望ましい周波数を有しいるクロック信号は
第１のクロック信号であり、そしてそれは、両図におい
てclock １で参照される。このクロック信号は、例え
ば、ビデオ信号の１画素ライン選択可能な、または所定
の期間に望ましい周期を有する所定の数のクロックパル
スを含んでいる。
【００１８】図１に示される状態において、このクロッ
ク信号は、第２のクロック信号clock ２を引出すために
クロック発生回路９に供給される。図２の波形図は、第
２のクロック信号が、図２に示される波形において１つ
のパルスが省略されていることを除いては、第１のクロ
ック信号に本質的に相当していることを示している。第
２のクロック信号の発生中に、第１のクロック信号の１
つのパルスが所定の期間の所定のサイクルにおいて抑圧
される。これから第２のクロック信号clock ２が発生さ
れ、次の処理の後でその第２のクロック信号によって、
図１の配置の２個の遅延デバイス２と３がクロックされ
る。
ク信号は、第２のクロック信号clock ２を引出すために
クロック発生回路９に供給される。図２の波形図は、第
２のクロック信号が、図２に示される波形において１つ
のパルスが省略されていることを除いては、第１のクロ
ック信号に本質的に相当していることを示している。第
２のクロック信号の発生中に、第１のクロック信号の１
つのパルスが所定の期間の所定のサイクルにおいて抑圧
される。これから第２のクロック信号clock ２が発生さ
れ、次の処理の後でその第２のクロック信号によって、
図１の配置の２個の遅延デバイス２と３がクロックされ
る。
【００１９】第２のクロック信号を発生するこの方法の
ため、遅延デバイス２と３の奇数の記憶素子がアドレス
され、すなわち、データをこれらのデバイスに読込み、
または読出すために、にもかかわらず、周期の奇数倍に
相当する遅延時間が得られるという要求に合致すること
が可能である。これにもかかわらず、もし隙間が無視さ
れるならば、第２のクロック信号は望ましい地の周波数
または周期を有している。
ため、遅延デバイス２と３の奇数の記憶素子がアドレス
され、すなわち、データをこれらのデバイスに読込み、
または読出すために、にもかかわらず、周期の奇数倍に
相当する遅延時間が得られるという要求に合致すること
が可能である。これにもかかわらず、もし隙間が無視さ
れるならば、第２のクロック信号は望ましい地の周波数
または周期を有している。
【００２０】第２のクロック信号に隙間が生じている間
は、信号は遅延デバイス２と３に読込み、または遅延デ
バイス２と３から読出されない。それ故、スイッチング
信号ＳＷが図１のクロック発生回路９に供給され、その
スイッチング信号は、例えば、ビデオ信号が処理される
場合に、各画像ラインの最初における画像情報が伝達さ
れないブランキング期間中に生じる。これは、画像情報
が第２のクロック信号の“欠落している”パルス中に影
響されないことを確実にする。
は、信号は遅延デバイス２と３に読込み、または遅延デ
バイス２と３から読出されない。それ故、スイッチング
信号ＳＷが図１のクロック発生回路９に供給され、その
スイッチング信号は、例えば、ビデオ信号が処理される
場合に、各画像ラインの最初における画像情報が伝達さ
れないブランキング期間中に生じる。これは、画像情報
が第２のクロック信号の“欠落している”パルス中に影
響されないことを確実にする。
【００２１】本発明によれば、記憶素子が２行に配置さ
れている遅延デバイスにおいて、任意の数の、特に、ま
た奇数の記憶素子がアドレスされ得るということが達成
される。これは、望ましい、理想的な遅延時間を得るこ
とを可能にする。
れている遅延デバイスにおいて、任意の数の、特に、ま
た奇数の記憶素子がアドレスされ得るということが達成
される。これは、望ましい、理想的な遅延時間を得るこ
とを可能にする。
【図１】本発明に従った２個の遅延デバイスとクロック
パルス発生回路を含んでいるくし型フィルタ配置のブロ
ック図を示している。
パルス発生回路を含んでいるくし型フィルタ配置のブロ
ック図を示している。
【図２】図１の配置のための第１および第２のクロック
信号の波形を示している。
信号の波形を示している。
１ くし型フィルタ配置 ２，３ 遅延デバイス ４，５，６，７ 行 ８ 増幅器 ９ クロック発生回路 10 クロック処理回路 clock １ 第１のクロック信号 clock ２ 第２のクロック信号 SW スイッチング信号
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ホルガー エルンスト ドイツ連邦共和国 21035 ハンブルク アンナ−フォン−ギールク−リング 85
Claims (6)
- 【請求項１】 集積回路、好ましくはスイッチキャパシ
タ技術の、において少なくとも２行（４，５；６，７）
に配置された記憶素子を含んでいる遅延デバイスにおい
て、 遅延デバイス（２；３）は偶数の記憶素子を含んでい
て、そして第１のクロック信号が供給され、第１のクロ
ック信号のクロック周期の奇数倍に等しい遅延時間を生
成するために、第１のクロック信号から第２のクロック
信号がクロック発生回路（９）によって発生され、その
第２のクロック信号は、記憶素子をクロックしそして第
１のクロック信号の１つのクロックパルスが選択可能
な、または所定のサイクルにおいて抑圧され、そしてサ
イクル中のすべてのほかのクロックパルスは第２のクロ
ック信号中に引き継がれるようにして第１のクロック信
号から発生されることを特徴とする遅延デバイス。 - 【請求項２】 請求項１記載の遅延デバイスにおいて、 ビデオ信号が遅延デバイス（２；３）に供給され、そし
て第２のクロック信号の発生中に、クロック発生回路
（９）は、ビデオ信号がどんな画像情報も伝達しない期
間中、好ましくはビデオ信号の画像ラインの最初におけ
るブランキング期間中に、第１のクロック信号中の１つ
のクロックパルスを抑圧することを特徴とする遅延デバ
イス。 - 【請求項３】 請求項１または２記載の少なくとも２個
の遅延デバイス（２；３）を含んでいるフィルタ配置に
おいて、 両方の遅延デバイス（２；３）に共通で、そしてそれに
よって両方の遅延デバイス（２；３）中の記憶素子がク
ロックされる第２のクロック信号を供給するクロック発
生回路（９）が具えられていることを特徴とするフィル
タ配置。 - 【請求項４】 請求項３記載の２個の遅延デバイスを含
んでいるくし型フィルタ配置。 - 【請求項５】 請求項４記載のくし型フィルタ配置にお
いて、 ＰＡＬ標準に従ったビデオ信号の色信号をフィルタリン
グするために、クロック発生回路（９）は、第２のクロ
ック信号の発生中に第１のクロック信号の１１３５のク
ロックパルスのサイクルにおいて各画像ラインの最初に
おける１つのクロックパルスを抑圧することを特徴とす
るくし型フィルタ配置。 - 【請求項６】 請求項３記載の２個の遅延デバイスを含
んでいるノイズ抑圧回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19718617:3 | 1997-05-02 | ||
| DE19718617A DE19718617A1 (de) | 1997-05-02 | 1997-05-02 | Verzögerungsanordnung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH117791A true JPH117791A (ja) | 1999-01-12 |
Family
ID=7828456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10120620A Pending JPH117791A (ja) | 1997-05-02 | 1998-04-30 | 遅延デバイス、フィルタ配置、くし型フィルタ配置およびノイズ抑圧回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6040727A (ja) |
| EP (1) | EP0877387A3 (ja) |
| JP (1) | JPH117791A (ja) |
| DE (1) | DE19718617A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711694B1 (en) | 2000-02-03 | 2004-03-23 | Telefonaktiebolaget Lm Ericsson(Publ) | Apparatus and method for generating a modulated clock signal including harmonics that exhibit a known sideband configuration |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140825A (ja) * | 2004-11-12 | 2006-06-01 | Sanyo Electric Co Ltd | トラップフィルタ |
| JP2007097019A (ja) * | 2005-09-30 | 2007-04-12 | Sanyo Electric Co Ltd | 遅延回路及びそれを用いた映像信号処理回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3731287A (en) * | 1971-07-02 | 1973-05-01 | Gen Instrument Corp | Single device memory system having shift register output characteristics |
| DE3035647A1 (de) * | 1980-09-20 | 1982-05-06 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum trennen der komponenten eines pal-farbfernsehsignals |
| NL8303945A (nl) * | 1983-11-17 | 1985-06-17 | Philips Nv | Inrichting voor het realiseren van een pseudo-stereo signaal. |
| NL8900363A (nl) * | 1989-02-15 | 1990-09-03 | Philips Nv | Geintegreerde schakeling. |
| US4991003A (en) * | 1989-04-20 | 1991-02-05 | Rca Licensing Corporation | Receiver with correction for comb filter frequency response |
| DE19525804A1 (de) * | 1995-07-15 | 1997-01-16 | Philips Patentverwaltung | Kammfilteranordnung |
| FI100285B (fi) * | 1995-12-11 | 1997-10-31 | Nokia Mobile Phones Ltd | Taajuudenmuodostuspiiri |
-
1997
- 1997-05-02 DE DE19718617A patent/DE19718617A1/de not_active Withdrawn
-
1998
- 1998-04-16 US US09/061,814 patent/US6040727A/en not_active Expired - Fee Related
- 1998-04-28 EP EP98201369A patent/EP0877387A3/de not_active Withdrawn
- 1998-04-30 JP JP10120620A patent/JPH117791A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711694B1 (en) | 2000-02-03 | 2004-03-23 | Telefonaktiebolaget Lm Ericsson(Publ) | Apparatus and method for generating a modulated clock signal including harmonics that exhibit a known sideband configuration |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0877387A2 (de) | 1998-11-11 |
| DE19718617A1 (de) | 1998-11-05 |
| US6040727A (en) | 2000-03-21 |
| EP0877387A3 (de) | 1999-07-28 |
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