JP3277361B2 - 帰還型の映像信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、帰還型の映像信号
処理装置に関する。

【０００２】

【従来の技術】帰還型の映像信号処理装置は、映像信号
の垂直方向あるいは時間軸方向に隣接する画素の相関性
を利用し、周辺画素の映像信号を演算することにより画
質を改善する処理が行われる。このような映像信号処理
装置では、一般に、入力される映像信号を１水平走査期
間（１Ｈ期間）あるいは１フィールド遅延させ、入力信
号と遅延信号とで演算処理を行う。また、映像信号のノ
イズを除去するノイズリデューサなどの用途において
は、演算処理結果を１Ｈ期間、あるいは１フィールド遅
延させ、これを演算処理に帰還して入力信号との演算処
理を行う帰還処理が行われる。

【０００３】このような帰還型の映像信号処理装置の例
として、特開平２−２７２８９１号公報に記載のクロマ
ノイズリデューサが知られている。これによれば、フィ
ールドメモリにより１フィールドの映像信号を記憶させ
て遅延し、これと次のフィールドの映像信号とで演算処
理することにより、色信号のノイズ成分の低減を図って
いる。そして、これによれば、メモリの遅延時間を１フ
ィールドとし、演算処理の遅延時間を０とした理想的な
状態を想定している。

【０００４】

【発明が解決しようとする課題】ところで、この帰還処
理においては、一般に、遅延手段の遅延時間と演算処理
の遅延時間とを合わせた帰還ループ全体の遅延時間をち
ょうど１Ｈ期間あるいは１フィールド期間とする必要が
ある。そのため、遅延手段による遅延時間を、１Ｈ期間
あるいは１フィールド期間よりも、演算処理の遅延時間
に相当する分だけ小さくする必要がある。

【０００５】また、ＶＴＲの再生信号のように、１Ｈあ
るいは１フィールドの周期が変化する映像信号を入力と
する場合、水平同期あるいは垂直同期のタイミングを基
準に、遅延手段への書き込み動作と読み出し動作とを制
御することにより、遅延時間を制御する必要がある。

【０００６】このような場合に、遅延手段による遅延時
間を、１Ｈ期間あるいは１フィールド期間よりも、演算
処理の遅延時間に相当する分だけ小さくするためには、
遅延手段からの読み出し動作を書き込み動作よりも先行
させる必要がある。このため、遅延手段をメモリで構成
する場合には、書き込み動作と読み出し動作とを独立し
て行うことができるＦＩＦＯ（First In First Out）と
呼ばれるシリアルアクセスメモリや、書き込みアドレス
と読み出しアドレスとを独立して設定することができる
デュアルポートメモリを用いるのが一般的である。

【０００７】しかし、これらのＦＩＦＯやデュアルポー
トタイプのメモリ素子は、書き込み動作と読み出し動作
を単一のポートから行うタイプのメモリ素子に比べて高
価になってしまうという問題がある。

【０００８】そこで、本発明は、上記従来の問題に鑑
み、通常の汎用メモリを用いることができる帰還型の映
像信号処理装置を実現することを解決課題とする。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、２つの映像信号を入力して画素ごとに所定の演算処
理を施す演算手段と、この演算手段により処理された映
像信号を記憶する記憶手段と、この記憶手段の書き込み
動作および読み出し動作を制御する制御手段と、前記記
憶手段のアドレスを発生するアドレス発生手段とを備
え、前記演算手段は、一方の入力を外部から入力される
映像信号とし、他方の入力を前記記憶手段から読み出さ
れる映像信号として帰還演算処理する帰還型映像信号処
理装置において、以下の構成を特徴とする。

【００１０】すなわち、制御手段は、アドレス発生手段
から発生されるアドレスに記憶されている映像信号を前
記記憶手段から読み出させた後、同一アドレスに前記演
算手段により処理された映像信号を書き込ませるように
制御し、前記アドレス発生手段は、前記映像信号の画素
ごとにアドレスを順次更新してアドレス列を発生すると
ともに、１水平走査期間の経過ごとに、少なくとも前記
帰還演算処理に係る遅延時間に相当する画素数分だけ前
記アドレス列の位相をシフトすることを特徴とする。

【００１１】このようにすることにより、記憶手段から
読み出される映像信号は、次の水平走査期間のときに、
期間演算処理に係る遅延時間の画素数分だけアドレスが
先にシフトされ、その分だけ映像信号が読み飛ばされ
て、先の映像信号が早く読み出されることになる。その
結果、帰還ループ全体の遅延時間を、１Ｈ期間にするこ
とができる。

【００１２】なお、１水平走査期間ごとにアドレスがシ
フトされる分だけ、水平走査期間の初めの複数画素に対
応する映像信号が読み飛ばされることになるが、１水平
走査期間の少なくとも最初の数十画素は、通常、画面に
表示されない部分であるから、支障はない。また、１水
平走査期間ごとにアドレスが先にシフトされる分だけ、
１水平走査期間に対応する記憶領域がずれていくことに
なるが、循環方式のアドレスにすることにより、必要な
記憶領域は１水平走査ラインの画素数分あれば足りる。

【００１３】一方、１フィールド周期で映像信号を遅延
させて帰還演算処理する場合は、１水平走査期間ごとに
アドレスを先にシフトするのに代えて、１垂直走査期間
の経過ごとに少なくとも帰還演算処理に係る遅延時間に
相当する画素数分だけアドレス列をシフトするようにす
ればよい。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図を
用いて説明する。 （第１実施の形態）図１は、本発明の映像信号処理装置
の第１の実施の形態を示す回路ブロック図であり、１Ｈ
型の帰還演算処理を行うものである。図２は、図１の演
算回路の具体例を示すブロック図であり、図３は動作を
説明するタイミングチャートである。

【００１５】図１に示すように、入力端子１から入力さ
れる映像信号ＩＮは、演算回路２に入力され、ここにお
いて所定の帰還演算処理を施され、その処理された映像
信号（以下、処理映像信号という）ＤＷは出力端子３か
ら出力される。また、処理映像信号ＤＷはスリーステー
トバッファ４を介してメモリ５の入出力部Ｉ／Ｏに入力
されている。このメモリ５の入出力部Ｉ／Ｏは、レジス
タ６を介して演算回路２の入力に接続されている。これ
らのスリーステートバッファ４、メモリ５およびレジス
タ６はタイミング制御パルス発生回路７から発生される
パルスにより制御される。スリーステートバッファ４
は、タイミング制御パルス発生回路７からの制御パルス
に従って動作し、メモリ５への書き込み時には演算回路
２から出力される処理映像信号ＤＷを出力し、メモリ５
からの読み出し時にはハイインピーダンス状態に保持さ
れる。メモリ５は、１水平走査ライン分の画素映像信号
を記憶できる容量を備えている。タイミング制御パルス
発生回路７は、メモリ５の書き込み動作および読み出し
動作を制御するためのタイミングパルスを発生する。例
えば、メモリ５にアドレス信号を取り込むタイミングを
指示するアドレスストローブ信号、書き込み動作と読み
出し動作とを切り替えるための書き込みイネーブル信
号、入出力部の入力／出力を切り替える出力イネーブル
信号等を発生する。但し、具体的には、使用するメモリ
５の種類によって制御方法および制御タイミングは異な
ることから、タイミング制御パルス発生回路７の機能は
メモリ５の種類に応じて形成される。

【００１６】一方、入力端子１から入力された映像信号
ＩＮは同期分離回路８に入力され、ここにおいて水平同
期信号が分離され、エッジ検出回路９に出力される。エ
ッジ検出回路９は、水平同期信号のエッジを検出して、
それに同期したエッジパルスＨをアドレスカウンタ１０
とレジスタ１１に出力する。アドレスカウンタ１０は、
エッジパルスＨをタイミング信号として、レジスタ１１
に格納されている値をアドレスの初期値としてロード
し、以後、入力されるクロック信号に合わせてアドレス
を「１」づつインクリメントする。なお、クロック信号
は、メモリ５への１回の読み出し動作と書き込み動作と
を１サイクルとして、各サイクルに同期する信号であ
る。そして、アドレスカウンタ１０のカウント出力がア
ドレス信号としてメモリ５へ供給される。

【００１７】レジスタ１１は、アドレスカウンタ１０の
初期値を与えるレジスタであり、エッジ検出回路９から
のエッジパルスＨをタイミング信号として初期値を更新
する。つまり、加算器１２はレジスタ１１の出力に予め
設定された一定の加算値を加算してレジスタ１１に出力
する。そして、レジスタ１１はエッジパルスＨが入力さ
れるたびに、加算器１２の出力値を取り込んで保持す
る。ここで、本例の加算器１２における加算値は、帰還
ループにおけるメモリ５を除く遅延時間に相当する画素
数の「３」に設定されている。したがって、レジスタ１
１の値は、エッジ検出回路９からエッジパルスＨが入力
されるごとに「３」づつ増加することになる。

【００１８】このように構成された実施の形態の動作を
次に説明する。ここで、図１の演算回路２として、図２
に示すように、映像信号のノイズ成分を軽減するノイズ
リデューサの演算回路が適用されたものとして説明す
る。図２において、入力端子２０には図１の入力端子１
から映像信号ＩＮが入力され、入力端子２１には図１の
レジスタ６を介して導かれるメモリ５から帰還映像信号
ＲＴＮが入力される。入力端子２０から入力された映像
信号ＩＮは、レジスタ２３とレジスタ２５を介して加算
器３０に導かれる。一方、入力端子２１から入力された
帰還映像信号ＲＴＮは、レジスタ２４を介して減算器２
８に導かれ、ここにおいてレジスタ２３に格納されてい
る映像信号ＩＮが減算される。減算器２８の出力は、乗
算器２９で予め設定されている定数が乗算され、レジス
タ２６に格納される。このレジスタ２６に格納された信
号は、加算器３０でレジスタ２５に格納されている映像
信号に加算され、レジスタ２７を介して出力端子２２に
出力される。この出力端子２２は、図１の出力端子３お
よびスリーステートバッファ４に接続されている。

【００１９】このように構成される演算回路２で、入力
される２つの映像信号は、まずレジスタ２３および２４
により位相がそろえられる。続いて、減算器２８により
両信号の差分が計算される。乗算器２９によりこの差分
にある係数を乗じた後、加算器３０において入力信号に
加算し出力する。このような動作により、演算回路２に
入力される２つの映像信号に差分が生じた場合、その差
分が軽減されて出力される。ここで、乗算器２９におけ
る乗算の係数は、一般に帰還係数と呼ばれるもので
「１」以下の数値である。ところで、このような演算処
理において、２つの映像信号のタイミングがずれると演
算に誤りが生じるため、各演算処理の遅延時間を考慮し
たうえでタイミングをそろえるためのレジスタを適宜挿
入しておく必要がある。本実施の形態においては、レジ
スタ２３、２４、２５、２６、２７がその目的のために
挿入されている。したがって、この演算回路２における
映像信号の入力から出力までの経路に挿入された３段の
レジスタにより、映像信号は３画素分の遅延をもつ。す
なわち、この帰還ループにおけるメモリ５を除く遅延時
間は、３画素分となる。

【００２０】次に、図３に示した図１，２の実施の形態
の動作を説明するためのタイミングチャートを参照しな
がら、全体の動作を説明する。まず、メモリ５は、アド
レスカウンタ１０からアドレス信号を書き込みおよび読
み出しのアドレスとし、タイミング制御パルス発生回路
７からの制御パルスのタイミングに従って、スリーステ
ートバッファ４を介して出力される演算回路２からの処
理映像信号ＤＷをメモリに書き込む。同様に、書き込ん
だ映像信号を読み出し、レジスタ６を介して演算回路２
のもう一方の入力端子へ帰還する。レジスタ６はタイミ
ング制御パルス発生回路７からの制御信号にしたがっ
て、メモリ５から読み出した映像信号を保持する。

【００２１】図３（１）は、ある走査線の開始タイミン
グにおける動作を、また同図（２）はその次の走査線の
開始タイミングにおける動作を示す。図では、それぞれ
の水平同期に対する位相を図面上、縦にそろえて並べて
示している。図３において、各信号波形の左に付した符
号は、図１中の信号に付した符号と一致する。なお、図
３中に示したクロック波形は入力映像信号の１画素に相
当する時間を周期とするものである。また、図３中に符
号ＷＲとして示した信号波形において、Ｒは読み出しサ
イクル、Ｗは書き込みサイクルを示す。また、各信号波
形には、水平同期タイミングに対する位相を示し、時間
経過とともに増加する数字を付した。

【００２２】図３（１）において、入力信号ＩＮは演算
処理の結果、３画素分遅延され処理映像信号ＤＷとして
出力される。メモリ５のアドレス値ＡはエッジパルスＨ
によりＡ０という値に初期化され、以降「Ａ１、Ａ２、
Ａ３・・・」とインクリメントされる。メモリ５はタイミ
ング制御パルス発生回路７からのパルスにより制御さ
れ、図３（１）においてメモリサイクルＷＲのタイミン
グＷのタイミングで、処理映像信号ＤＷをスリーステー
トバッファ１１を介してメモリ内のアドレスＡへ書き込
む。図３（１）では、信号Ｄ２がアドレスＡ２へ、信号
Ｄ３がアドレスＡ３に書き込まれる。

【００２３】そして、１Ｈ後は、図３（２）に示すよう
に、メモリ５のアドレス値Ａは１Ｈ前に対して「３」加
算されたＡ３という値に初期化され、以降「Ａ４、Ａ
５、Ａ６・・・」とインクリメントされる。メモリ５はタ
イミング制御パルス発生回路７からのパルスにより制御
され、図３（２）においてメモリサイクルＷＲのタイミ
ングＲのタイミングで、１Ｈ前に書き込んだ信号ＤＲを
読み出す。すなわち、アドレスＡ３からは信号Ｄ３が、
アドレスＡ４からは信号Ｄ４が読み出される。この読み
出し信号ＤＲをレジスタ６で保持し、帰還映像信号ＲＴ
Ｎとして演算回路２に帰還する。

【００２４】図３に示すように、演算回路２への帰還映
像信号ＲＴＮは、１Ｈ前にメモリ５に書き込んだ処理映
像信号ＤＷのタイミングよりも、演算回路２の遅延時間
分である３画素分だけ早く読み出される。

【００２５】以上の動作により、ある水平走査期間にお
いてメモリ５に書き込まれた映像信号は、次の水平走査
期間では最初の３画素が読み飛ばされ、その分位相が早
まって読み出される。したがって、メモリ３における遅
延時間は「１Ｈ−３画素」となり、帰還ループ全体の遅
延時間はちょうど１Ｈになる。

【００２６】なお、水平走査期間の最初のいくつかの画
素が読み飛ばされるので、水平走査期間の端部において
正しい演算処理が行われない期間が生じるが、この部分
は画面に表示されない期間であるので問題はない。

【００２７】上記において説明した図２の回路構成は演
算回路２の一構成例であり、その回路構成を代えれば、
他の帰還型の演算処理回路についても本発明を適応する
ことができる。

【００２８】また、演算回路２の遅延時間を３画素分と
して説明したが、レジスタの挿入段数は演算処理の処理
時間に応じて適宜変化させる必要がある。その場合、そ
の段数に応じた遅延時間に相当するアドレス値をレジス
タ１１に加算するごとく加算器１２を構成すればよい。

【００２９】また、メモリ５の前後に直並列変換器を挿
入し、メモリ５の書き込みおよび読み出しの周波数を下
げる場合には、演算回路２の遅延時間と直並列変換器に
おける遅延時間とを合計した遅延時間に相当するアドレ
ス値をレジスタ１１に加算するように加算器１２を構成
すればよい。

【００３０】以上説明したように、第１の実施の形態に
よれば書き込みおよび読み出しを時分割で行う汎用メモ
リを用いて１Ｈ帰還型の演算処理を施す映像信号処理回
路を構成できるので、書き込みおよび読み出しを独立し
て行うメモリを用いた回路構成に比べて、コストを大幅
に軽減することができる。

【００３１】（第２実施の形態）次に、本発明の第２の
実施の形態を図４を用いて説明する。図４は、１フィー
ルド型の帰還演算処理を行う映像信号処理装置回路のブ
ロック図である。同図において、図１と同一の構成要素
には同一の符号を付して説明を省略する。図１と異なる
点は、メモリ１３が映像信号を少なくとも１フィールド
分記憶できる容量を有する点、および同期分離回路１４
が水平同期信号の他に垂直同期信号をも分離できる点、
およびエッジ検出回路１５と第２のアドレスカウンタ１
６が設けられている点等である。

【００３２】同期分離回路１４は、入力される映像信号
ＩＮから水平同期信号および垂直同期信号とを分離し、
エッジ検出回路９、１５にそれぞれ出力する。エッジ検
出回路９、１５は水平同期信号と垂直同期信号のエッジ
をそれぞれ検出し、エッジパルスＨ，Ｖをそれぞれ出力
する。

【００３３】メモリ１３は、アドレスカウンタ１０およ
び１６の出力をアドレス信号として、映像信号の書き込
みおよび読み出しを行う。アドレスカウンタ１０の出力
は図１の実施の形態と同様に、水平方向の画素位置に対
応したアドレスである。これに対し、第２のアドレスカ
ウンタ１６は、エッジ検出回路１５からの垂直同期信号
のエッジパルスＶをタイミング信号としてアドレスを初
期化し、以後、エッジ検出回路９からの水平同期信号の
エッジパルスＨをタイミング信号としてアドレスを
「１」ずつインクリメントする。このアドレスカウンタ
１０のアドレス信号がメモリ１３へ供給される。すなわ
ち、第２のアドレスカウンタ１６は垂直方向の画素位置
に対応したアドレスを発生する。

【００３４】ところで、図１の実施の形態では、レジス
タ１１の値に、１Ｈごとに一定値を加算したが、本実施
の形態においては１フィールドごとに一定値を加算す
る。これは、レジスタ１１が値を更新するタイミングを
１フィールドごとにすればよいことを意味する。この一
定値は、図１の実施の形態と同様に、帰還ループにおけ
るメモリ１３の遅延時間を除いた処理に要する遅延時間
を相殺するのに相応するアドレス値であり、ここでは図
１の実施の形態と同様に、３画素分とする。

【００３５】このように構成されることから、図４の実
施の形態によれば、あるフィールドにおいてメモリ１３
に書き込まれた映像信号は、次のフィールドの各水平走
査期間において最初の３画素が読み飛ばされ、その分位
相が早まって読み出される。したがって、メモリ１３に
おける遅延時間は「１フィールド−３画素」となり、帰
還ループ全体の遅延時間はちょうど１フィールドとな
る。

【００３６】なお、各水平走査期間の最初の画素が読み
飛ばされるので、各水平走査期間の端部において正しい
演算処理が行われない期間が生じるが、この部分は画面
に表示されない期間であるので問題はない。

【００３７】以上説明したように、第２の実施の形態に
よれば、書き込みおよび読み出しを時分割で行う汎用メ
モリを用いて１フィールド帰還型の演算処理を施す映像
信号処理回路を構成できるので、書き込みおよび読み出
しを独立して行うメモリを用いた回路構成に比べて、コ
ストを大幅に軽減することができる。

【００３８】

【発明の効果】本発明によれば、書き込みおよび読み出
しを時分割で行う汎用メモリを用いて１Ｈあるいは１フ
ィールド帰還型の演算処理を施す映像信号処理回路を構
成できるので、書き込みおよび読み出しを独立して行う
メモリを用いた回路構成に比べて、コストを大幅に軽減
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路ブロック
図である。

【図２】本発明の第１の実施の形態における演算回路の
一例を示す回路である。

【図３】本発明の第１の実施の形態の動作タイミングを
説明するタイミングチャートである。

【図４】本発明の第２の実施の形態を示す回路ブロック
図である。

【符号の説明】

１ 入力端子 ２ 演算回路 ３ 出力端子 ４ スリーステートバッファ ５，１３ メモリ ６ レジスタ ７ タイミング制御パルス発生回路 ８，１４ 同期分離回路 ９，１５ エッジ検出回路 １０ アドレスカウンタ １１ レジスタ １２ 加算器 １６ 第２のアドレスカウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菓子谷 英男 茨城県ひたちなか市大字稲田1410番地 株式会社 日立製作所 映像情報メディ ア事業部内 (56)参考文献 特開 平２−13196（ＪＰ，Ａ) 特開 平７−250266（ＪＰ，Ａ) 特開 平６−164340（ＪＰ，Ａ) 特開 平８−163409（ＪＰ，Ａ) 特開 平８−307760（ＪＰ，Ａ) 特開 平５−303900（ＪＰ，Ａ) 特開 平４−230178（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/14 - 5/217

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 ２つの映像信号を入力して画素ごとに所
   定の演算処理を施す演算手段と、該演算手段により処理
   された映像信号を記憶する記憶手段と、該記憶手段の書
   き込み動作および読み出し動作を制御する制御手段と、
   前記記憶手段のアドレスを発生するアドレス発生手段と
   を備え、 前記演算手段は、一方の入力を外部から入力される映像
   信号とし、他方の入力を前記記憶手段から読み出される
   映像信号として帰還演算処理するものとし、 前記制御手段は、前記アドレス発生手段から発生される
   アドレスに記憶されている映像信号を前記記憶手段から
   読み出させた後、同一アドレスに前記演算手段により処
   理された映像信号を書き込ませるように制御し、 前記アドレス発生手段は、前記映像信号の画素ごとにア
   ドレスを順次更新してアドレス列を発生するとともに、
   １水平走査期間の経過ごとに、少なくとも前記帰還演算
   処理に係る遅延時間に相当する画素数分だけ前記アドレ
   ス列の位相をシフトすることを特徴とする帰還型の映像
   信号処理装置。
2. 【請求項２】 前記アドレス発生手段は、予め設定され
   た初期値からアドレスを順次更新するものとし、水平同
   期信号が入力されるごとに前記初期値を更新することに
   より、前記アドレス列の位相をシフトすること特徴とす
   る請求項１に記載の帰還型の映像信号処理装置。
3. 【請求項３】 ２つの映像信号を入力して画素ごとに所
   定の演算処理を施す演算手段と、該演算手段により処理
   された映像信号を記憶する記憶手段と、該記憶手段の書
   き込み動作および読み出し動作を制御する制御手段と、
   前記記憶手段のアドレスを発生するアドレス発生手段と
   を備え、 前記演算手段は、一方の入力を外部から入力される映像
   信号とし、他方の入力を前記記憶手段から読み出される
   映像信号として帰還演算処理するものとし、 前記制御手段は、前記アドレス発生手段から発生される
   アドレスに記憶されている映像信号を前記記憶手段から
   読み出させた後、同一アドレスに前記演算手段により処
   理された映像信号を書き込ませるように制御し、 前記アドレス発生手段は、前記映像信号の画素ごとにア
   ドレスを順次更新してアドレス列を発生するとともに、
   １垂直走査期間の経過ごとに、少なくとも前記帰還演算
   処理に係る遅延時間に相当する画素数分だけ前記アドレ
   ス列の位相をシフトすることを特徴とする帰還型の映像
   信号処理装置。
4. 【請求項４】 前記アドレス発生手段は、水平同期信号
   に同期して水平方向の画素位置に対応するアドレスを初
   期値に初期化する手段と、垂直同期信号に同期して垂直
   方向の画素位置に対応するアドレスを初期値に初期化す
   る手段とを具備し、１垂直走査期間が経過するごとに、
   前記水平方向の画素位置に対応するアドレスの初期値を
   前記画素数分だけ増減させることを特徴とする請求項３
   に記載の帰還型の映像信号処理装置。
5. 【請求項５】 前記アドレス発生手段は、前記水平方向
   の画素位置に対応する書き込みおよび読み出しアドレス
   を、１回の書き込みおよび読み出し動作ごとに、前記初
   期値から増加又は減少させる手段と、前記垂直方向の画
   素位置に対応する書き込みおよび読み出しアドレスを、
   １水平走査期間分の書き込みおよび読み出し動作ごと
   に、前記初期値から増加又は減少させる手段と、１垂直
   走査期間が経過するごとに、前記水平方向の画素位置に
   対応するアドレスの初期値を、前記演算手段の遅延時間
   に相当する分だけ増加又は減少させる手段とを具備する
   ことを特徴とする請求項３に記載の帰還型の映像信号処
   理装置。