JP3277361B2 - 帰還型の映像信号処理装置 - Google Patents
帰還型の映像信号処理装置Info
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Description
【0001】
【発明の属する技術分野】本発明は、帰還型の映像信号
処理装置に関する。
処理装置に関する。
【0002】
【従来の技術】帰還型の映像信号処理装置は、映像信号
の垂直方向あるいは時間軸方向に隣接する画素の相関性
を利用し、周辺画素の映像信号を演算することにより画
質を改善する処理が行われる。このような映像信号処理
装置では、一般に、入力される映像信号を1水平走査期
間(1H期間)あるいは1フィールド遅延させ、入力信
号と遅延信号とで演算処理を行う。また、映像信号のノ
イズを除去するノイズリデューサなどの用途において
は、演算処理結果を1H期間、あるいは1フィールド遅
延させ、これを演算処理に帰還して入力信号との演算処
理を行う帰還処理が行われる。
の垂直方向あるいは時間軸方向に隣接する画素の相関性
を利用し、周辺画素の映像信号を演算することにより画
質を改善する処理が行われる。このような映像信号処理
装置では、一般に、入力される映像信号を1水平走査期
間(1H期間)あるいは1フィールド遅延させ、入力信
号と遅延信号とで演算処理を行う。また、映像信号のノ
イズを除去するノイズリデューサなどの用途において
は、演算処理結果を1H期間、あるいは1フィールド遅
延させ、これを演算処理に帰還して入力信号との演算処
理を行う帰還処理が行われる。
【0003】このような帰還型の映像信号処理装置の例
として、特開平2−272891号公報に記載のクロマ
ノイズリデューサが知られている。これによれば、フィ
ールドメモリにより1フィールドの映像信号を記憶させ
て遅延し、これと次のフィールドの映像信号とで演算処
理することにより、色信号のノイズ成分の低減を図って
いる。そして、これによれば、メモリの遅延時間を1フ
ィールドとし、演算処理の遅延時間を0とした理想的な
状態を想定している。
として、特開平2−272891号公報に記載のクロマ
ノイズリデューサが知られている。これによれば、フィ
ールドメモリにより1フィールドの映像信号を記憶させ
て遅延し、これと次のフィールドの映像信号とで演算処
理することにより、色信号のノイズ成分の低減を図って
いる。そして、これによれば、メモリの遅延時間を1フ
ィールドとし、演算処理の遅延時間を0とした理想的な
状態を想定している。
【0004】
【発明が解決しようとする課題】ところで、この帰還処
理においては、一般に、遅延手段の遅延時間と演算処理
の遅延時間とを合わせた帰還ループ全体の遅延時間をち
ょうど1H期間あるいは1フィールド期間とする必要が
ある。そのため、遅延手段による遅延時間を、1H期間
あるいは1フィールド期間よりも、演算処理の遅延時間
に相当する分だけ小さくする必要がある。
理においては、一般に、遅延手段の遅延時間と演算処理
の遅延時間とを合わせた帰還ループ全体の遅延時間をち
ょうど1H期間あるいは1フィールド期間とする必要が
ある。そのため、遅延手段による遅延時間を、1H期間
あるいは1フィールド期間よりも、演算処理の遅延時間
に相当する分だけ小さくする必要がある。
【0005】また、VTRの再生信号のように、1Hあ
るいは1フィールドの周期が変化する映像信号を入力と
する場合、水平同期あるいは垂直同期のタイミングを基
準に、遅延手段への書き込み動作と読み出し動作とを制
御することにより、遅延時間を制御する必要がある。
るいは1フィールドの周期が変化する映像信号を入力と
する場合、水平同期あるいは垂直同期のタイミングを基
準に、遅延手段への書き込み動作と読み出し動作とを制
御することにより、遅延時間を制御する必要がある。
【0006】このような場合に、遅延手段による遅延時
間を、1H期間あるいは1フィールド期間よりも、演算
処理の遅延時間に相当する分だけ小さくするためには、
遅延手段からの読み出し動作を書き込み動作よりも先行
させる必要がある。このため、遅延手段をメモリで構成
する場合には、書き込み動作と読み出し動作とを独立し
て行うことができるFIFO(First In First Out)と
呼ばれるシリアルアクセスメモリや、書き込みアドレス
と読み出しアドレスとを独立して設定することができる
デュアルポートメモリを用いるのが一般的である。
間を、1H期間あるいは1フィールド期間よりも、演算
処理の遅延時間に相当する分だけ小さくするためには、
遅延手段からの読み出し動作を書き込み動作よりも先行
させる必要がある。このため、遅延手段をメモリで構成
する場合には、書き込み動作と読み出し動作とを独立し
て行うことができるFIFO(First In First Out)と
呼ばれるシリアルアクセスメモリや、書き込みアドレス
と読み出しアドレスとを独立して設定することができる
デュアルポートメモリを用いるのが一般的である。
【0007】しかし、これらのFIFOやデュアルポー
トタイプのメモリ素子は、書き込み動作と読み出し動作
を単一のポートから行うタイプのメモリ素子に比べて高
価になってしまうという問題がある。
トタイプのメモリ素子は、書き込み動作と読み出し動作
を単一のポートから行うタイプのメモリ素子に比べて高
価になってしまうという問題がある。
【0008】そこで、本発明は、上記従来の問題に鑑
み、通常の汎用メモリを用いることができる帰還型の映
像信号処理装置を実現することを解決課題とする。
み、通常の汎用メモリを用いることができる帰還型の映
像信号処理装置を実現することを解決課題とする。
【0009】
【課題を解決するための手段】上記課題を解決するた
め、2つの映像信号を入力して画素ごとに所定の演算処
理を施す演算手段と、この演算手段により処理された映
像信号を記憶する記憶手段と、この記憶手段の書き込み
動作および読み出し動作を制御する制御手段と、前記記
憶手段のアドレスを発生するアドレス発生手段とを備
え、前記演算手段は、一方の入力を外部から入力される
映像信号とし、他方の入力を前記記憶手段から読み出さ
れる映像信号として帰還演算処理する帰還型映像信号処
理装置において、以下の構成を特徴とする。
め、2つの映像信号を入力して画素ごとに所定の演算処
理を施す演算手段と、この演算手段により処理された映
像信号を記憶する記憶手段と、この記憶手段の書き込み
動作および読み出し動作を制御する制御手段と、前記記
憶手段のアドレスを発生するアドレス発生手段とを備
え、前記演算手段は、一方の入力を外部から入力される
映像信号とし、他方の入力を前記記憶手段から読み出さ
れる映像信号として帰還演算処理する帰還型映像信号処
理装置において、以下の構成を特徴とする。
【0010】すなわち、制御手段は、アドレス発生手段
から発生されるアドレスに記憶されている映像信号を前
記記憶手段から読み出させた後、同一アドレスに前記演
算手段により処理された映像信号を書き込ませるように
制御し、前記アドレス発生手段は、前記映像信号の画素
ごとにアドレスを順次更新してアドレス列を発生すると
ともに、1水平走査期間の経過ごとに、少なくとも前記
帰還演算処理に係る遅延時間に相当する画素数分だけ前
記アドレス列の位相をシフトすることを特徴とする。
から発生されるアドレスに記憶されている映像信号を前
記記憶手段から読み出させた後、同一アドレスに前記演
算手段により処理された映像信号を書き込ませるように
制御し、前記アドレス発生手段は、前記映像信号の画素
ごとにアドレスを順次更新してアドレス列を発生すると
ともに、1水平走査期間の経過ごとに、少なくとも前記
帰還演算処理に係る遅延時間に相当する画素数分だけ前
記アドレス列の位相をシフトすることを特徴とする。
【0011】このようにすることにより、記憶手段から
読み出される映像信号は、次の水平走査期間のときに、
期間演算処理に係る遅延時間の画素数分だけアドレスが
先にシフトされ、その分だけ映像信号が読み飛ばされ
て、先の映像信号が早く読み出されることになる。その
結果、帰還ループ全体の遅延時間を、1H期間にするこ
とができる。
読み出される映像信号は、次の水平走査期間のときに、
期間演算処理に係る遅延時間の画素数分だけアドレスが
先にシフトされ、その分だけ映像信号が読み飛ばされ
て、先の映像信号が早く読み出されることになる。その
結果、帰還ループ全体の遅延時間を、1H期間にするこ
とができる。
【0012】なお、1水平走査期間ごとにアドレスがシ
フトされる分だけ、水平走査期間の初めの複数画素に対
応する映像信号が読み飛ばされることになるが、1水平
走査期間の少なくとも最初の数十画素は、通常、画面に
表示されない部分であるから、支障はない。また、1水
平走査期間ごとにアドレスが先にシフトされる分だけ、
1水平走査期間に対応する記憶領域がずれていくことに
なるが、循環方式のアドレスにすることにより、必要な
記憶領域は1水平走査ラインの画素数分あれば足りる。
フトされる分だけ、水平走査期間の初めの複数画素に対
応する映像信号が読み飛ばされることになるが、1水平
走査期間の少なくとも最初の数十画素は、通常、画面に
表示されない部分であるから、支障はない。また、1水
平走査期間ごとにアドレスが先にシフトされる分だけ、
1水平走査期間に対応する記憶領域がずれていくことに
なるが、循環方式のアドレスにすることにより、必要な
記憶領域は1水平走査ラインの画素数分あれば足りる。
【0013】一方、1フィールド周期で映像信号を遅延
させて帰還演算処理する場合は、1水平走査期間ごとに
アドレスを先にシフトするのに代えて、1垂直走査期間
の経過ごとに少なくとも帰還演算処理に係る遅延時間に
相当する画素数分だけアドレス列をシフトするようにす
ればよい。
させて帰還演算処理する場合は、1水平走査期間ごとに
アドレスを先にシフトするのに代えて、1垂直走査期間
の経過ごとに少なくとも帰還演算処理に係る遅延時間に
相当する画素数分だけアドレス列をシフトするようにす
ればよい。
【0014】
【発明の実施の形態】以下、本発明の実施の形態を図を
用いて説明する。 (第1実施の形態)図1は、本発明の映像信号処理装置
の第1の実施の形態を示す回路ブロック図であり、1H
型の帰還演算処理を行うものである。図2は、図1の演
算回路の具体例を示すブロック図であり、図3は動作を
説明するタイミングチャートである。
用いて説明する。 (第1実施の形態)図1は、本発明の映像信号処理装置
の第1の実施の形態を示す回路ブロック図であり、1H
型の帰還演算処理を行うものである。図2は、図1の演
算回路の具体例を示すブロック図であり、図3は動作を
説明するタイミングチャートである。
【0015】図1に示すように、入力端子1から入力さ
れる映像信号INは、演算回路2に入力され、ここにお
いて所定の帰還演算処理を施され、その処理された映像
信号(以下、処理映像信号という)DWは出力端子3か
ら出力される。また、処理映像信号DWはスリーステー
トバッファ4を介してメモリ5の入出力部I/Oに入力
されている。このメモリ5の入出力部I/Oは、レジス
タ6を介して演算回路2の入力に接続されている。これ
らのスリーステートバッファ4、メモリ5およびレジス
タ6はタイミング制御パルス発生回路7から発生される
パルスにより制御される。スリーステートバッファ4
は、タイミング制御パルス発生回路7からの制御パルス
に従って動作し、メモリ5への書き込み時には演算回路
2から出力される処理映像信号DWを出力し、メモリ5
からの読み出し時にはハイインピーダンス状態に保持さ
れる。メモリ5は、1水平走査ライン分の画素映像信号
を記憶できる容量を備えている。タイミング制御パルス
発生回路7は、メモリ5の書き込み動作および読み出し
動作を制御するためのタイミングパルスを発生する。例
えば、メモリ5にアドレス信号を取り込むタイミングを
指示するアドレスストローブ信号、書き込み動作と読み
出し動作とを切り替えるための書き込みイネーブル信
号、入出力部の入力/出力を切り替える出力イネーブル
信号等を発生する。但し、具体的には、使用するメモリ
5の種類によって制御方法および制御タイミングは異な
ることから、タイミング制御パルス発生回路7の機能は
メモリ5の種類に応じて形成される。
れる映像信号INは、演算回路2に入力され、ここにお
いて所定の帰還演算処理を施され、その処理された映像
信号(以下、処理映像信号という)DWは出力端子3か
ら出力される。また、処理映像信号DWはスリーステー
トバッファ4を介してメモリ5の入出力部I/Oに入力
されている。このメモリ5の入出力部I/Oは、レジス
タ6を介して演算回路2の入力に接続されている。これ
らのスリーステートバッファ4、メモリ5およびレジス
タ6はタイミング制御パルス発生回路7から発生される
パルスにより制御される。スリーステートバッファ4
は、タイミング制御パルス発生回路7からの制御パルス
に従って動作し、メモリ5への書き込み時には演算回路
2から出力される処理映像信号DWを出力し、メモリ5
からの読み出し時にはハイインピーダンス状態に保持さ
れる。メモリ5は、1水平走査ライン分の画素映像信号
を記憶できる容量を備えている。タイミング制御パルス
発生回路7は、メモリ5の書き込み動作および読み出し
動作を制御するためのタイミングパルスを発生する。例
えば、メモリ5にアドレス信号を取り込むタイミングを
指示するアドレスストローブ信号、書き込み動作と読み
出し動作とを切り替えるための書き込みイネーブル信
号、入出力部の入力/出力を切り替える出力イネーブル
信号等を発生する。但し、具体的には、使用するメモリ
5の種類によって制御方法および制御タイミングは異な
ることから、タイミング制御パルス発生回路7の機能は
メモリ5の種類に応じて形成される。
【0016】一方、入力端子1から入力された映像信号
INは同期分離回路8に入力され、ここにおいて水平同
期信号が分離され、エッジ検出回路9に出力される。エ
ッジ検出回路9は、水平同期信号のエッジを検出して、
それに同期したエッジパルスHをアドレスカウンタ10
とレジスタ11に出力する。アドレスカウンタ10は、
エッジパルスHをタイミング信号として、レジスタ11
に格納されている値をアドレスの初期値としてロード
し、以後、入力されるクロック信号に合わせてアドレス
を「1」づつインクリメントする。なお、クロック信号
は、メモリ5への1回の読み出し動作と書き込み動作と
を1サイクルとして、各サイクルに同期する信号であ
る。そして、アドレスカウンタ10のカウント出力がア
ドレス信号としてメモリ5へ供給される。
INは同期分離回路8に入力され、ここにおいて水平同
期信号が分離され、エッジ検出回路9に出力される。エ
ッジ検出回路9は、水平同期信号のエッジを検出して、
それに同期したエッジパルスHをアドレスカウンタ10
とレジスタ11に出力する。アドレスカウンタ10は、
エッジパルスHをタイミング信号として、レジスタ11
に格納されている値をアドレスの初期値としてロード
し、以後、入力されるクロック信号に合わせてアドレス
を「1」づつインクリメントする。なお、クロック信号
は、メモリ5への1回の読み出し動作と書き込み動作と
を1サイクルとして、各サイクルに同期する信号であ
る。そして、アドレスカウンタ10のカウント出力がア
ドレス信号としてメモリ5へ供給される。
【0017】レジスタ11は、アドレスカウンタ10の
初期値を与えるレジスタであり、エッジ検出回路9から
のエッジパルスHをタイミング信号として初期値を更新
する。つまり、加算器12はレジスタ11の出力に予め
設定された一定の加算値を加算してレジスタ11に出力
する。そして、レジスタ11はエッジパルスHが入力さ
れるたびに、加算器12の出力値を取り込んで保持す
る。ここで、本例の加算器12における加算値は、帰還
ループにおけるメモリ5を除く遅延時間に相当する画素
数の「3」に設定されている。したがって、レジスタ1
1の値は、エッジ検出回路9からエッジパルスHが入力
されるごとに「3」づつ増加することになる。
初期値を与えるレジスタであり、エッジ検出回路9から
のエッジパルスHをタイミング信号として初期値を更新
する。つまり、加算器12はレジスタ11の出力に予め
設定された一定の加算値を加算してレジスタ11に出力
する。そして、レジスタ11はエッジパルスHが入力さ
れるたびに、加算器12の出力値を取り込んで保持す
る。ここで、本例の加算器12における加算値は、帰還
ループにおけるメモリ5を除く遅延時間に相当する画素
数の「3」に設定されている。したがって、レジスタ1
1の値は、エッジ検出回路9からエッジパルスHが入力
されるごとに「3」づつ増加することになる。
【0018】このように構成された実施の形態の動作を
次に説明する。ここで、図1の演算回路2として、図2
に示すように、映像信号のノイズ成分を軽減するノイズ
リデューサの演算回路が適用されたものとして説明す
る。図2において、入力端子20には図1の入力端子1
から映像信号INが入力され、入力端子21には図1の
レジスタ6を介して導かれるメモリ5から帰還映像信号
RTNが入力される。入力端子20から入力された映像
信号INは、レジスタ23とレジスタ25を介して加算
器30に導かれる。一方、入力端子21から入力された
帰還映像信号RTNは、レジスタ24を介して減算器2
8に導かれ、ここにおいてレジスタ23に格納されてい
る映像信号INが減算される。減算器28の出力は、乗
算器29で予め設定されている定数が乗算され、レジス
タ26に格納される。このレジスタ26に格納された信
号は、加算器30でレジスタ25に格納されている映像
信号に加算され、レジスタ27を介して出力端子22に
出力される。この出力端子22は、図1の出力端子3お
よびスリーステートバッファ4に接続されている。
次に説明する。ここで、図1の演算回路2として、図2
に示すように、映像信号のノイズ成分を軽減するノイズ
リデューサの演算回路が適用されたものとして説明す
る。図2において、入力端子20には図1の入力端子1
から映像信号INが入力され、入力端子21には図1の
レジスタ6を介して導かれるメモリ5から帰還映像信号
RTNが入力される。入力端子20から入力された映像
信号INは、レジスタ23とレジスタ25を介して加算
器30に導かれる。一方、入力端子21から入力された
帰還映像信号RTNは、レジスタ24を介して減算器2
8に導かれ、ここにおいてレジスタ23に格納されてい
る映像信号INが減算される。減算器28の出力は、乗
算器29で予め設定されている定数が乗算され、レジス
タ26に格納される。このレジスタ26に格納された信
号は、加算器30でレジスタ25に格納されている映像
信号に加算され、レジスタ27を介して出力端子22に
出力される。この出力端子22は、図1の出力端子3お
よびスリーステートバッファ4に接続されている。
【0019】このように構成される演算回路2で、入力
される2つの映像信号は、まずレジスタ23および24
により位相がそろえられる。続いて、減算器28により
両信号の差分が計算される。乗算器29によりこの差分
にある係数を乗じた後、加算器30において入力信号に
加算し出力する。このような動作により、演算回路2に
入力される2つの映像信号に差分が生じた場合、その差
分が軽減されて出力される。ここで、乗算器29におけ
る乗算の係数は、一般に帰還係数と呼ばれるもので
「1」以下の数値である。ところで、このような演算処
理において、2つの映像信号のタイミングがずれると演
算に誤りが生じるため、各演算処理の遅延時間を考慮し
たうえでタイミングをそろえるためのレジスタを適宜挿
入しておく必要がある。本実施の形態においては、レジ
スタ23、24、25、26、27がその目的のために
挿入されている。したがって、この演算回路2における
映像信号の入力から出力までの経路に挿入された3段の
レジスタにより、映像信号は3画素分の遅延をもつ。す
なわち、この帰還ループにおけるメモリ5を除く遅延時
間は、3画素分となる。
される2つの映像信号は、まずレジスタ23および24
により位相がそろえられる。続いて、減算器28により
両信号の差分が計算される。乗算器29によりこの差分
にある係数を乗じた後、加算器30において入力信号に
加算し出力する。このような動作により、演算回路2に
入力される2つの映像信号に差分が生じた場合、その差
分が軽減されて出力される。ここで、乗算器29におけ
る乗算の係数は、一般に帰還係数と呼ばれるもので
「1」以下の数値である。ところで、このような演算処
理において、2つの映像信号のタイミングがずれると演
算に誤りが生じるため、各演算処理の遅延時間を考慮し
たうえでタイミングをそろえるためのレジスタを適宜挿
入しておく必要がある。本実施の形態においては、レジ
スタ23、24、25、26、27がその目的のために
挿入されている。したがって、この演算回路2における
映像信号の入力から出力までの経路に挿入された3段の
レジスタにより、映像信号は3画素分の遅延をもつ。す
なわち、この帰還ループにおけるメモリ5を除く遅延時
間は、3画素分となる。
【0020】次に、図3に示した図1,2の実施の形態
の動作を説明するためのタイミングチャートを参照しな
がら、全体の動作を説明する。まず、メモリ5は、アド
レスカウンタ10からアドレス信号を書き込みおよび読
み出しのアドレスとし、タイミング制御パルス発生回路
7からの制御パルスのタイミングに従って、スリーステ
ートバッファ4を介して出力される演算回路2からの処
理映像信号DWをメモリに書き込む。同様に、書き込ん
だ映像信号を読み出し、レジスタ6を介して演算回路2
のもう一方の入力端子へ帰還する。レジスタ6はタイミ
ング制御パルス発生回路7からの制御信号にしたがっ
て、メモリ5から読み出した映像信号を保持する。
の動作を説明するためのタイミングチャートを参照しな
がら、全体の動作を説明する。まず、メモリ5は、アド
レスカウンタ10からアドレス信号を書き込みおよび読
み出しのアドレスとし、タイミング制御パルス発生回路
7からの制御パルスのタイミングに従って、スリーステ
ートバッファ4を介して出力される演算回路2からの処
理映像信号DWをメモリに書き込む。同様に、書き込ん
だ映像信号を読み出し、レジスタ6を介して演算回路2
のもう一方の入力端子へ帰還する。レジスタ6はタイミ
ング制御パルス発生回路7からの制御信号にしたがっ
て、メモリ5から読み出した映像信号を保持する。
【0021】図3(1)は、ある走査線の開始タイミン
グにおける動作を、また同図(2)はその次の走査線の
開始タイミングにおける動作を示す。図では、それぞれ
の水平同期に対する位相を図面上、縦にそろえて並べて
示している。図3において、各信号波形の左に付した符
号は、図1中の信号に付した符号と一致する。なお、図
3中に示したクロック波形は入力映像信号の1画素に相
当する時間を周期とするものである。また、図3中に符
号WRとして示した信号波形において、Rは読み出しサ
イクル、Wは書き込みサイクルを示す。また、各信号波
形には、水平同期タイミングに対する位相を示し、時間
経過とともに増加する数字を付した。
グにおける動作を、また同図(2)はその次の走査線の
開始タイミングにおける動作を示す。図では、それぞれ
の水平同期に対する位相を図面上、縦にそろえて並べて
示している。図3において、各信号波形の左に付した符
号は、図1中の信号に付した符号と一致する。なお、図
3中に示したクロック波形は入力映像信号の1画素に相
当する時間を周期とするものである。また、図3中に符
号WRとして示した信号波形において、Rは読み出しサ
イクル、Wは書き込みサイクルを示す。また、各信号波
形には、水平同期タイミングに対する位相を示し、時間
経過とともに増加する数字を付した。
【0022】図3(1)において、入力信号INは演算
処理の結果、3画素分遅延され処理映像信号DWとして
出力される。メモリ5のアドレス値AはエッジパルスH
によりA0という値に初期化され、以降「A1、A2、
A3・・・」とインクリメントされる。メモリ5はタイミ
ング制御パルス発生回路7からのパルスにより制御さ
れ、図3(1)においてメモリサイクルWRのタイミン
グWのタイミングで、処理映像信号DWをスリーステー
トバッファ11を介してメモリ内のアドレスAへ書き込
む。図3(1)では、信号D2がアドレスA2へ、信号
D3がアドレスA3に書き込まれる。
処理の結果、3画素分遅延され処理映像信号DWとして
出力される。メモリ5のアドレス値AはエッジパルスH
によりA0という値に初期化され、以降「A1、A2、
A3・・・」とインクリメントされる。メモリ5はタイミ
ング制御パルス発生回路7からのパルスにより制御さ
れ、図3(1)においてメモリサイクルWRのタイミン
グWのタイミングで、処理映像信号DWをスリーステー
トバッファ11を介してメモリ内のアドレスAへ書き込
む。図3(1)では、信号D2がアドレスA2へ、信号
D3がアドレスA3に書き込まれる。
【0023】そして、1H後は、図3(2)に示すよう
に、メモリ5のアドレス値Aは1H前に対して「3」加
算されたA3という値に初期化され、以降「A4、A
5、A6・・・」とインクリメントされる。メモリ5はタ
イミング制御パルス発生回路7からのパルスにより制御
され、図3(2)においてメモリサイクルWRのタイミ
ングRのタイミングで、1H前に書き込んだ信号DRを
読み出す。すなわち、アドレスA3からは信号D3が、
アドレスA4からは信号D4が読み出される。この読み
出し信号DRをレジスタ6で保持し、帰還映像信号RT
Nとして演算回路2に帰還する。
に、メモリ5のアドレス値Aは1H前に対して「3」加
算されたA3という値に初期化され、以降「A4、A
5、A6・・・」とインクリメントされる。メモリ5はタ
イミング制御パルス発生回路7からのパルスにより制御
され、図3(2)においてメモリサイクルWRのタイミ
ングRのタイミングで、1H前に書き込んだ信号DRを
読み出す。すなわち、アドレスA3からは信号D3が、
アドレスA4からは信号D4が読み出される。この読み
出し信号DRをレジスタ6で保持し、帰還映像信号RT
Nとして演算回路2に帰還する。
【0024】図3に示すように、演算回路2への帰還映
像信号RTNは、1H前にメモリ5に書き込んだ処理映
像信号DWのタイミングよりも、演算回路2の遅延時間
分である3画素分だけ早く読み出される。
像信号RTNは、1H前にメモリ5に書き込んだ処理映
像信号DWのタイミングよりも、演算回路2の遅延時間
分である3画素分だけ早く読み出される。
【0025】以上の動作により、ある水平走査期間にお
いてメモリ5に書き込まれた映像信号は、次の水平走査
期間では最初の3画素が読み飛ばされ、その分位相が早
まって読み出される。したがって、メモリ3における遅
延時間は「1H−3画素」となり、帰還ループ全体の遅
延時間はちょうど1Hになる。
いてメモリ5に書き込まれた映像信号は、次の水平走査
期間では最初の3画素が読み飛ばされ、その分位相が早
まって読み出される。したがって、メモリ3における遅
延時間は「1H−3画素」となり、帰還ループ全体の遅
延時間はちょうど1Hになる。
【0026】なお、水平走査期間の最初のいくつかの画
素が読み飛ばされるので、水平走査期間の端部において
正しい演算処理が行われない期間が生じるが、この部分
は画面に表示されない期間であるので問題はない。
素が読み飛ばされるので、水平走査期間の端部において
正しい演算処理が行われない期間が生じるが、この部分
は画面に表示されない期間であるので問題はない。
【0027】上記において説明した図2の回路構成は演
算回路2の一構成例であり、その回路構成を代えれば、
他の帰還型の演算処理回路についても本発明を適応する
ことができる。
算回路2の一構成例であり、その回路構成を代えれば、
他の帰還型の演算処理回路についても本発明を適応する
ことができる。
【0028】また、演算回路2の遅延時間を3画素分と
して説明したが、レジスタの挿入段数は演算処理の処理
時間に応じて適宜変化させる必要がある。その場合、そ
の段数に応じた遅延時間に相当するアドレス値をレジス
タ11に加算するごとく加算器12を構成すればよい。
して説明したが、レジスタの挿入段数は演算処理の処理
時間に応じて適宜変化させる必要がある。その場合、そ
の段数に応じた遅延時間に相当するアドレス値をレジス
タ11に加算するごとく加算器12を構成すればよい。
【0029】また、メモリ5の前後に直並列変換器を挿
入し、メモリ5の書き込みおよび読み出しの周波数を下
げる場合には、演算回路2の遅延時間と直並列変換器に
おける遅延時間とを合計した遅延時間に相当するアドレ
ス値をレジスタ11に加算するように加算器12を構成
すればよい。
入し、メモリ5の書き込みおよび読み出しの周波数を下
げる場合には、演算回路2の遅延時間と直並列変換器に
おける遅延時間とを合計した遅延時間に相当するアドレ
ス値をレジスタ11に加算するように加算器12を構成
すればよい。
【0030】以上説明したように、第1の実施の形態に
よれば書き込みおよび読み出しを時分割で行う汎用メモ
リを用いて1H帰還型の演算処理を施す映像信号処理回
路を構成できるので、書き込みおよび読み出しを独立し
て行うメモリを用いた回路構成に比べて、コストを大幅
に軽減することができる。
よれば書き込みおよび読み出しを時分割で行う汎用メモ
リを用いて1H帰還型の演算処理を施す映像信号処理回
路を構成できるので、書き込みおよび読み出しを独立し
て行うメモリを用いた回路構成に比べて、コストを大幅
に軽減することができる。
【0031】(第2実施の形態)次に、本発明の第2の
実施の形態を図4を用いて説明する。図4は、1フィー
ルド型の帰還演算処理を行う映像信号処理装置回路のブ
ロック図である。同図において、図1と同一の構成要素
には同一の符号を付して説明を省略する。図1と異なる
点は、メモリ13が映像信号を少なくとも1フィールド
分記憶できる容量を有する点、および同期分離回路14
が水平同期信号の他に垂直同期信号をも分離できる点、
およびエッジ検出回路15と第2のアドレスカウンタ1
6が設けられている点等である。
実施の形態を図4を用いて説明する。図4は、1フィー
ルド型の帰還演算処理を行う映像信号処理装置回路のブ
ロック図である。同図において、図1と同一の構成要素
には同一の符号を付して説明を省略する。図1と異なる
点は、メモリ13が映像信号を少なくとも1フィールド
分記憶できる容量を有する点、および同期分離回路14
が水平同期信号の他に垂直同期信号をも分離できる点、
およびエッジ検出回路15と第2のアドレスカウンタ1
6が設けられている点等である。
【0032】同期分離回路14は、入力される映像信号
INから水平同期信号および垂直同期信号とを分離し、
エッジ検出回路9、15にそれぞれ出力する。エッジ検
出回路9、15は水平同期信号と垂直同期信号のエッジ
をそれぞれ検出し、エッジパルスH,Vをそれぞれ出力
する。
INから水平同期信号および垂直同期信号とを分離し、
エッジ検出回路9、15にそれぞれ出力する。エッジ検
出回路9、15は水平同期信号と垂直同期信号のエッジ
をそれぞれ検出し、エッジパルスH,Vをそれぞれ出力
する。
【0033】メモリ13は、アドレスカウンタ10およ
び16の出力をアドレス信号として、映像信号の書き込
みおよび読み出しを行う。アドレスカウンタ10の出力
は図1の実施の形態と同様に、水平方向の画素位置に対
応したアドレスである。これに対し、第2のアドレスカ
ウンタ16は、エッジ検出回路15からの垂直同期信号
のエッジパルスVをタイミング信号としてアドレスを初
期化し、以後、エッジ検出回路9からの水平同期信号の
エッジパルスHをタイミング信号としてアドレスを
「1」ずつインクリメントする。このアドレスカウンタ
10のアドレス信号がメモリ13へ供給される。すなわ
ち、第2のアドレスカウンタ16は垂直方向の画素位置
に対応したアドレスを発生する。
び16の出力をアドレス信号として、映像信号の書き込
みおよび読み出しを行う。アドレスカウンタ10の出力
は図1の実施の形態と同様に、水平方向の画素位置に対
応したアドレスである。これに対し、第2のアドレスカ
ウンタ16は、エッジ検出回路15からの垂直同期信号
のエッジパルスVをタイミング信号としてアドレスを初
期化し、以後、エッジ検出回路9からの水平同期信号の
エッジパルスHをタイミング信号としてアドレスを
「1」ずつインクリメントする。このアドレスカウンタ
10のアドレス信号がメモリ13へ供給される。すなわ
ち、第2のアドレスカウンタ16は垂直方向の画素位置
に対応したアドレスを発生する。
【0034】ところで、図1の実施の形態では、レジス
タ11の値に、1Hごとに一定値を加算したが、本実施
の形態においては1フィールドごとに一定値を加算す
る。これは、レジスタ11が値を更新するタイミングを
1フィールドごとにすればよいことを意味する。この一
定値は、図1の実施の形態と同様に、帰還ループにおけ
るメモリ13の遅延時間を除いた処理に要する遅延時間
を相殺するのに相応するアドレス値であり、ここでは図
1の実施の形態と同様に、3画素分とする。
タ11の値に、1Hごとに一定値を加算したが、本実施
の形態においては1フィールドごとに一定値を加算す
る。これは、レジスタ11が値を更新するタイミングを
1フィールドごとにすればよいことを意味する。この一
定値は、図1の実施の形態と同様に、帰還ループにおけ
るメモリ13の遅延時間を除いた処理に要する遅延時間
を相殺するのに相応するアドレス値であり、ここでは図
1の実施の形態と同様に、3画素分とする。
【0035】このように構成されることから、図4の実
施の形態によれば、あるフィールドにおいてメモリ13
に書き込まれた映像信号は、次のフィールドの各水平走
査期間において最初の3画素が読み飛ばされ、その分位
相が早まって読み出される。したがって、メモリ13に
おける遅延時間は「1フィールド−3画素」となり、帰
還ループ全体の遅延時間はちょうど1フィールドとな
る。
施の形態によれば、あるフィールドにおいてメモリ13
に書き込まれた映像信号は、次のフィールドの各水平走
査期間において最初の3画素が読み飛ばされ、その分位
相が早まって読み出される。したがって、メモリ13に
おける遅延時間は「1フィールド−3画素」となり、帰
還ループ全体の遅延時間はちょうど1フィールドとな
る。
【0036】なお、各水平走査期間の最初の画素が読み
飛ばされるので、各水平走査期間の端部において正しい
演算処理が行われない期間が生じるが、この部分は画面
に表示されない期間であるので問題はない。
飛ばされるので、各水平走査期間の端部において正しい
演算処理が行われない期間が生じるが、この部分は画面
に表示されない期間であるので問題はない。
【0037】以上説明したように、第2の実施の形態に
よれば、書き込みおよび読み出しを時分割で行う汎用メ
モリを用いて1フィールド帰還型の演算処理を施す映像
信号処理回路を構成できるので、書き込みおよび読み出
しを独立して行うメモリを用いた回路構成に比べて、コ
ストを大幅に軽減することができる。
よれば、書き込みおよび読み出しを時分割で行う汎用メ
モリを用いて1フィールド帰還型の演算処理を施す映像
信号処理回路を構成できるので、書き込みおよび読み出
しを独立して行うメモリを用いた回路構成に比べて、コ
ストを大幅に軽減することができる。
【0038】
【発明の効果】本発明によれば、書き込みおよび読み出
しを時分割で行う汎用メモリを用いて1Hあるいは1フ
ィールド帰還型の演算処理を施す映像信号処理回路を構
成できるので、書き込みおよび読み出しを独立して行う
メモリを用いた回路構成に比べて、コストを大幅に軽減
することができる。
しを時分割で行う汎用メモリを用いて1Hあるいは1フ
ィールド帰還型の演算処理を施す映像信号処理回路を構
成できるので、書き込みおよび読み出しを独立して行う
メモリを用いた回路構成に比べて、コストを大幅に軽減
することができる。
【図1】本発明の第1の実施の形態を示す回路ブロック
図である。
図である。
【図2】本発明の第1の実施の形態における演算回路の
一例を示す回路である。
一例を示す回路である。
【図3】本発明の第1の実施の形態の動作タイミングを
説明するタイミングチャートである。
説明するタイミングチャートである。
【図4】本発明の第2の実施の形態を示す回路ブロック
図である。
図である。
1 入力端子 2 演算回路 3 出力端子 4 スリーステートバッファ 5,13 メモリ 6 レジスタ 7 タイミング制御パルス発生回路 8,14 同期分離回路 9,15 エッジ検出回路 10 アドレスカウンタ 11 レジスタ 12 加算器 16 第2のアドレスカウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菓子谷 英男 茨城県ひたちなか市大字稲田1410番地 株式会社 日立製作所 映像情報メディ ア事業部内 (56)参考文献 特開 平2−13196(JP,A) 特開 平7−250266(JP,A) 特開 平6−164340(JP,A) 特開 平8−163409(JP,A) 特開 平8−307760(JP,A) 特開 平5−303900(JP,A) 特開 平4−230178(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04N 5/14 - 5/217
Claims (5)
- 【請求項1】 2つの映像信号を入力して画素ごとに所
定の演算処理を施す演算手段と、該演算手段により処理
された映像信号を記憶する記憶手段と、該記憶手段の書
き込み動作および読み出し動作を制御する制御手段と、
前記記憶手段のアドレスを発生するアドレス発生手段と
を備え、 前記演算手段は、一方の入力を外部から入力される映像
信号とし、他方の入力を前記記憶手段から読み出される
映像信号として帰還演算処理するものとし、 前記制御手段は、前記アドレス発生手段から発生される
アドレスに記憶されている映像信号を前記記憶手段から
読み出させた後、同一アドレスに前記演算手段により処
理された映像信号を書き込ませるように制御し、 前記アドレス発生手段は、前記映像信号の画素ごとにア
ドレスを順次更新してアドレス列を発生するとともに、
1水平走査期間の経過ごとに、少なくとも前記帰還演算
処理に係る遅延時間に相当する画素数分だけ前記アドレ
ス列の位相をシフトすることを特徴とする帰還型の映像
信号処理装置。 - 【請求項2】 前記アドレス発生手段は、予め設定され
た初期値からアドレスを順次更新するものとし、水平同
期信号が入力されるごとに前記初期値を更新することに
より、前記アドレス列の位相をシフトすること特徴とす
る請求項1に記載の帰還型の映像信号処理装置。 - 【請求項3】 2つの映像信号を入力して画素ごとに所
定の演算処理を施す演算手段と、該演算手段により処理
された映像信号を記憶する記憶手段と、該記憶手段の書
き込み動作および読み出し動作を制御する制御手段と、
前記記憶手段のアドレスを発生するアドレス発生手段と
を備え、 前記演算手段は、一方の入力を外部から入力される映像
信号とし、他方の入力を前記記憶手段から読み出される
映像信号として帰還演算処理するものとし、 前記制御手段は、前記アドレス発生手段から発生される
アドレスに記憶されている映像信号を前記記憶手段から
読み出させた後、同一アドレスに前記演算手段により処
理された映像信号を書き込ませるように制御し、 前記アドレス発生手段は、前記映像信号の画素ごとにア
ドレスを順次更新してアドレス列を発生するとともに、
1垂直走査期間の経過ごとに、少なくとも前記帰還演算
処理に係る遅延時間に相当する画素数分だけ前記アドレ
ス列の位相をシフトすることを特徴とする帰還型の映像
信号処理装置。 - 【請求項4】 前記アドレス発生手段は、水平同期信号
に同期して水平方向の画素位置に対応するアドレスを初
期値に初期化する手段と、垂直同期信号に同期して垂直
方向の画素位置に対応するアドレスを初期値に初期化す
る手段とを具備し、1垂直走査期間が経過するごとに、
前記水平方向の画素位置に対応するアドレスの初期値を
前記画素数分だけ増減させることを特徴とする請求項3
に記載の帰還型の映像信号処理装置。 - 【請求項5】 前記アドレス発生手段は、前記水平方向
の画素位置に対応する書き込みおよび読み出しアドレス
を、1回の書き込みおよび読み出し動作ごとに、前記初
期値から増加又は減少させる手段と、前記垂直方向の画
素位置に対応する書き込みおよび読み出しアドレスを、
1水平走査期間分の書き込みおよび読み出し動作ごと
に、前記初期値から増加又は減少させる手段と、1垂直
走査期間が経過するごとに、前記水平方向の画素位置に
対応するアドレスの初期値を、前記演算手段の遅延時間
に相当する分だけ増加又は減少させる手段とを具備する
ことを特徴とする請求項3に記載の帰還型の映像信号処
理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30382797A JP3277361B2 (ja) | 1997-11-06 | 1997-11-06 | 帰還型の映像信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30382797A JP3277361B2 (ja) | 1997-11-06 | 1997-11-06 | 帰還型の映像信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11146227A JPH11146227A (ja) | 1999-05-28 |
JP3277361B2 true JP3277361B2 (ja) | 2002-04-22 |
Family
ID=17925793
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30382797A Expired - Fee Related JP3277361B2 (ja) | 1997-11-06 | 1997-11-06 | 帰還型の映像信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3277361B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4481758B2 (ja) | 2004-07-28 | 2010-06-16 | 株式会社東芝 | 信号処理装置及びデータ処理装置 |
-
1997
- 1997-11-06 JP JP30382797A patent/JP3277361B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11146227A (ja) | 1999-05-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |