JP4733829B2 - 補間フェーズの動的計算を使用するフィールドまたはフレーム周波数変換のための方法およびデバイス - Google Patents
補間フェーズの動的計算を使用するフィールドまたはフレーム周波数変換のための方法およびデバイス Download PDFInfo
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Description
【発明の属する技術分野】
この発明は、補間フェーズの動的計算を使用する、ビデオ信号の周波数変換のための方法およびデバイスに関係する。
【0002】
【従来の技術】
周知の周波数変換デバイスは、例えば、PALまたはSECAM 50Hz信号からNTSC 60Hz信号への変換など、とりわけ規格変換のために使用される。これらはまた、広範囲フリッカを減少させることによって画質を改善する目的で、通常、50Hzから100Hzへと、テレビ受信機の走査周波数を増加させるために使用される。
【0003】
一般的な場合、変換されるべき信号の周波数および変換された信号の周波数は、事前に知られている。補間処理は、変換されるべき入力信号の2つの参照フィールドの間に、中間フィールドを生成することにある。この処理は、図として図1に示されている。
【0004】
1および2として参照されるフィールドはそれぞれ、入力ビデオ・シーケンスの前の参照フィールド、ならびにこのシーケンスの次の参照フィールドに対応している。
【0005】
3として参照されるフィールドは、生成されるべき中間フィールドである。このフィールドは一時的に、補間フェーズに対応する値αによって定義される時点で、前のフィールドと次のフィールドの間に配置される。
【0006】
tprevおよびtnextが、前のフィールドおよび次のフィールドに関係する時点に対応している場合、補間されるべき中間フィールドに関係する時点tinterpは以下のとおりである。
【0007】
周知の方式では、補間処理は、有限インパルス応答をもった時空フィルタを使用するリニア・フィルタ処理、あるいは運動補償された補間を使用することができる。
【0008】
使用される処理方法は、補完されるべき各フィールドについての補間フェーズの知識を必要とする。
【0009】
入力または出力信号が、その周波数を定義している規格に束縛されていない場合、これらの信号に、そして詳細にはその走査周波数特性に専用の、変換デバイスが設計されなくてはならない。この特異性によって当然、高いコストが生じる。さらに、信号の走査特性を変更することによって、こうしたデバイスが使用不能になり、あるいは少なくとも、デバイスを変更された1つまたは複数の信号に適合させるように手を入れること、またはこれらの新しい特性向けの専用の回路が存在することのいずれかが必要となる。
【0010】
【発明が解決しようとする課題】
この発明の目的は、上記の障害を軽減することにある。
【0011】
【課題を解決するための手段】
この目的で、この発明は、補間フェーズの動的計算を使用して、同期信号S1によって定義される周波数F1の入力ビデオ信号を、同期信号S2によって定義される可変周波数F2の出力ビデオ信号にフィールドまたはフレーム周波数変換するための方法に関係するものであり、書込みポインタPW_INに基づいて入力信号をメモリに書き込むステップと、出力信号を得るためにメモリから読取りを行うステップとを含み、同期信号S1を受信した時の書込みポインタP W の位置を、PW_INの値を提供するように記憶し、同期信号S2を受信した時の書込みポインタP W の位置を、PW_OUTの値を提供するように記憶し、補間フェーズαを、
【数3】
となるように動的計算を行い、ただし、ΔPW_FIELDが、入力信号の1フィールドまたは1フレームの記憶のために必要とされるメモリ容量であり、NCAPが、フィールドまたはフレームの数として表現されるメモリの容量であり、方法が、この値に対応するフェーズ補間を実行することを特徴とするものである。
【0012】
1つの特定の特徴によれば、3つまたは4つの連続するフィールドまたはフレームが同時に、メモリに記憶されて、この計算された補間フェーズに基づいて、補間フェーズの計算のために使用された信号S2を受信すると、記憶されているフィールドまたはフレームの前に来るフィールドまたはフレームに対して補間が実行される。
【0013】
別の特徴によれば、補間フェーズの計算は、アクティブ・ビデオの前に来るフィールドまたはフレーム・ブランキング信号の持続時間に対応する書込みポインタのシフトを考慮に入れる。
【0014】
この発明はまた、同期信号S1によって定義される周波数F1の入力信号を、同期信号S2の受信によって定義される可変周波数F2の出力信号に変換するための動的周波数変換デバイスに関係するものであって、書込みポインタPWに基づいて入力信号を書き込むためのメモリ、ならびに前のフィールドまたはフレームT1への読取りアクセスおよび次のフィールドまたはフレームT2への読取りアクセスのために、メモリから出力を受信する補間回路を含み、さらに、信号S1を受信したときのポインタPWを、値P W_IN を提供するように記憶するための回路と、信号S2を受信したときのポインタPWを、値P W_OUT を提供するように記憶するための回路と、
【数4】
であるように計算を行うための回路であって、ただし、ΔPW_FIELDが、入力信号の1フィールドまたは1フレームの記憶のために必要とされるメモリ容量であり、NCAPが、フィールドまたはフレームの数として表現されるメモリの容量であるものとして、計算を行うための回路とを含むことを特徴とし、補間回路が、この補間フェーズを受信して、補間されたフィールドまたはフレームを補間フェーズの関数として計算するように、計算回路と結合されていることを特徴とするものである。
【0015】
この発明によって、この方法は、出力信号の走査周波数が事前に知られていないとき、生成されるべき出力信号に対応する補間フェーズを自動的に計算する。
【0016】
得られるデバイスは、少なくとも広周波数範囲での、どのタイプの出力信号にも適合している。このデバイスは簡単に実現でき、安価である。これは、PC型パーソナル・コンピュータのモニタなどの、調整可能な走査周波数装置を提供することを可能にする。
【0017】
本発明の特徴と利点は、添付の図を参照し、例として提供されている次の説明によって、より明白となる。
【0018】
【発明の実施の形態】
この方法を実施するフィールド周波数変換のためのデバイスが、図2に図として示されている。
【0019】
入力ビデオ信号Video Inが、メモリ・インターフェース回路4に伝送される。この信号とともに伝送されるのが、水平および垂直同期信号H/VSYNC INであり、パルスが、新しいライン(水平同期)または新しいフィールド(垂直同期)の開始を示す。
【0020】
ビデオ信号によって搬送されるビデオ情報は、各ピクセルに関係しており、ビデオ・ラインは一連のピクセルから構成され、フィールドは一連のラインから構成されている。RAMダイナミック・ビデオ・メモリ5は、連続するアドレスに、メモリ・インターフェース4を通って行き交うデジタル・データを記憶する。そのメモリ容量は、少なくとも2つの連続するフィールドが記憶できるようなものである。これらの2つのフィールドは、上記で前のフィールドおよび次のフィールドと呼ばれた参照フィールドである。
【0021】
出力ビデオ信号Video Outは、装置から発信され、変換デバイスによって供給され、所望の走査周波数に対応している同期信号VSYNC OUTと同期である。RAM5に記憶されるビデオ・データは、メモリ・インターフェース6を介して、補間回路7に伝送される。
【0022】
したがって、この補間回路7は、信号VSYNC OUTを受信し、これに基づいて補間されるフレームを計算する。入力信号の周波数と出力信号の周波数の比率は、事前に知られていない場合、補間フェーズは動的に計算される。したがって、補間回路は、入力信号に関して非同期方式で動作し、例えば、TV→PCコンバータの場合、PC型コンピュータ・モニタのグラフィック・カードから発信される出力ビデオ信号が供給される装置から発信される同期信号VSYNC OUTによって制御される。
【0023】
図3は、さらに詳細に、周波数変換デバイスの例を図示している。
【0024】
デバイスへのビデオ情報入力は、メモリ8に記憶される。このメモリは、4フィールド分の容量をもち、二重読取りアクセスによって、補間を実行するために2つの完全な連続フィールドにアクセスすることを可能にする。これは、同期化の問題を回避することを可能にしており、ここで、メモリから読み取られたフィールドは、このメモリに完全に記憶された最後のフィールドとなっている。これは、一例であって、もちろんメモリ容量は、より少ないものであることも可能であり、例えば3フィールド分、またはフィールドが完全に記憶される前に読取りが始められる場合には、それより少ないものであり得るが、その場合には、これはポインタの管理に関する注意を必要とする。
【0025】
フィールド1とすぐ後に続くフィールドT2の間で補間を実行する。
【0026】
これ以降S1と呼ぶことにする垂直同期信号VSYNC INは、各入力フィールドで用意されている。毎4パルスに1パルスは、書込みアドレス・カウンタ9のリセット入力(リセット)に伝送され、これが信号VSYNC IN/4である。このカウンタの出力は、メモリ8のアドレス入力にリンクされている。また、これは、レジスタREG.IN10およびレジスタREG.OUT11の入力に伝送される。
【0027】
レジスタのクロック入力上で伝送される入力垂直同期信号VSYNC INを受信すると、レジスタREG.INは、書込みポインタの値、つまりアドレス・バス上に存在するアドレスPW INを記憶する。
【0028】
レジスタのクロック入力上で伝送される出力垂直同期信号VSYNC OUTを受信すると、レジスタREG.OUTは、書込みポインタの値、つまりアドレス・バス上に存在するアドレスPW OUTを記憶する。また、この信号VSYNC OUTも、S2と呼ぶことにする。
【0029】
減算器12は、レジスタ10および11によって提供されるデータPW INおよびPW OUTを受信する。その出力(PW OUT−PW IN)は、マルチプレクサ13の制御入力ならびに乗算器14の入力に、信号SGNとして符号化されて、伝送される。マルチプレクサ13は、ゼロ・インプットおよびメモリ8の容量をフィールドの数として表している定数NCAPと等しい入力を受信する。このマルチプレクサは、(PW OUT−PW IN)≧0の場合には値0に、(PW OUT−PW IN)<0の場合には値NCAPにその出力が設定されるように、信号SGNによって主導されている。別の入力で1/ΔPW FIELDに等しい値Kを受信する乗算器14の出力は、加算器15の入力に伝送される。加算器の第2入力は、マルチプレクサ13の出力から発信している。信号SGNの符号により、式K(PW OUT−PW IN)、あるいはK(PW OUT−PW IN)+NCAPに対応する加算器15からの出力信号の値は、αという値を表す。この信号は、遅延回路17を通過した後、補間回路20に伝送される。
【0030】
レジスタREG.OUT11から発信される情報PW OUTはまた、記憶および計算回路16に伝送される。この回路は、ポインタPW OUTの最後の値を記憶する。これは、その2つの出力で、第1ロード値「ロード1」および第2ロード値「ロード2」を提供する。これらのロード値は、各出力フィールドごとに変更される。これらは、フェーズから出た1つのフィールドである。
【0031】
メモリ8の書込みポインタPWは、入力信号(VSYNC IN)の垂直同期パルスを受信したとき、および出力信号(VSYNC OUT)の垂直同期パルスを受信したときに記録される。対応する情報PW INおよびPW OUTはそれぞれ、メモリに記録された現行のフィールドの開始アドレス、および出力信号の同期パルスが受信され、新たな補間された出力フィールドの計算を起動させた時点での、ポインタPWの値を表している。
【0032】
tprevおよびtnextを、補間されたフィールドを計算するために使用される前および次の参照フィールドを受信した時点、つまりこれらのフィールドの同期信号を受信した時点とする。tinterpを、補間されたフィールドの一時的な位置とする。
【0033】
図1によれば、
【数5】
である。
【0034】
bを、一般に輝度信号である入力ビデオ信号に対応するワードが、メモリ8に入力するビットレートとして、ΔPW FIELDを入力フィールドの記憶のために必要とされるメモリ容量とすると、PW OUTおよびPW INの定義により、
b(tinterp−tprev)=PW OUT−PW IN
b(tnext−Tprev)=ΔPW FIELD
であり、これより、
【数6】
が導出される。
【0035】
実際には、メモリ8の容量NCAP.ΔPW FIELDは有限であり、入力フィールドはそれに、周期的に書き込まれる。したがって、その容量をNCAP=4フィールドとすると、アドレス0から開始して、最初に受信された4つのフィールドでこれらのメモリを埋めた後、第5番目のフィールドの書込みは、アドレス0から開始することになり、したがって第1番目のフィールドの内容に上書きすることになる。PW OUTがPW INより小さくなるこの構成では、αを計算するための前記の式は、次のように変更されなければならない。
【数7】
【0036】
PW OUT−PW INは、減算器12によって計算される。
【0037】
行われるべき修正は、必要な場合、加算器15によって実行される。
【0038】
乗算器14に入力として伝送される定数Kは、値1/ΔPW FIELDである。
【0039】
この値は事前に知られている。
【0040】
加算器15からの出力は、フィールド同期信号が着信するたびに計算される値αに対応する。この係数αは、フィールドT1およびT2のセットにそれを正確に適用することができるよう、遅延回路17によって遅延させられる。
【0041】
記憶および計算回路16は、メモリ8の2つのアクセスに関係している読取りアドレスを計算する。同期信号VSYNC OUTを受信すると、書込みポインタの値PW OUTが記憶される。この値は、補間のために使用されるフィールドT1およびT2の読取りを行うための、開始アドレスを計算するのに使用される。4つの連続するフィールドがメモリに記憶されている場合、どれが読み取られることになるか確認することが必要で、これは、同期信号VSYNC OUTが受信した時点での、書込みポインタの位置に依存している。
【0042】
Nを、フィールドに対応しているアドレスの数として、信号S2を受信したとき、ポインタの値が0とNの間にあるとすると、読み取られるべき第1フィールドT1に対するロード値は、アドレス2Nとなり、読み取られるべき第2フィールドT2に対するロード値は、アドレス3Nとなって、これらの値は、メモリにロードされた最後の2つの完全なフィールドに対応している。ポインタのこの値がNと2Nの間にある場合、これは第2フィールドがメモリ8に記憶されていることを意味し、そのときフィールドT2に対するロード値は、アドレス0となる。したがって、
【数8】
である。
【0043】
そのときフィールドT2は、「ロード2」の値に対応する。
【数9】
【0044】
2つの読取りカウンタ18および19は、ロード入力でそれぞれ、記憶および計算回路16から発信される出力「ロード1」および「ロード2」を受信する。カウンタのロード検証入力には、同期信号VSYNC OUTが提供される。値「ロード1」および「ロード2」は、同期信号VSYNC OUTが受信されたとき、記憶される。カウンタは、これらの値に初期化され、その出力はメモリ8にリンクされて、この初期設定値に基づいて、メモリからフィールドT1およびT2のビデオ・データの読取りを起動させる。
【0045】
読み取られたビデオ・データは、補間回路20に伝送され、これが、例えば時空リニア・フィルタ処理または運動補償された補間を使用するなどの周知の方法に従い、参照ソース・フィールドT1およびT2との関係で、αという値によって定義されるその一時的位置の関数として、補間されたフィールドの計算を実行する。
【0046】
こうして計算されたビデオ・データは、デバイスの出力信号を構成するように、補間回路からの出力として伝送される。
【0047】
前記の計算は、入力ビデオ信号のデータの連続的なストリームを前提としている。実際には、信号は、その間にフィールド・フライバックが行われるフィールド・ブランキング・インターバル(垂直ブランキング・インターバルを表すVBI)を含む。
【0048】
そこで、2つの解決法が実施され得る。
【0049】
一つは、このタイム・スパンVBIに対応するビデオ信号が、ビデオ・メモリに書き込まれて、未使用の信号によるメモリの占有が行われるようにする。この場合、実際にPW OUT−PW INの値は、現行のフィールドの受信の開始から経過した時間を表している。
【0050】
あるいは、ビデオ信号のアクティブな部分だけ記憶されるようにし、この場合には、図4を用いて以下に説明される方式で、この信号VBIによって生成されたオフセットまたはシフトを考慮に入れる必要がある。この図4では、時間軸が表されている。VSYNCは、垂直同期信号に対応している。ビデオ信号は、ΔtVBI start時にアクティブ・ビデオの前に来るフィールド・ブランキング信号VBI(垂直ブランキング・インターバルを表す)およびアクティブ・ビデオΔtVBI endの後に続くVBI信号から成っている。
【0051】
ΔPW VBI start、およびΔPW VBI endをビデオ・メモリ内の書込みポインタに対応するオフセットまたはシフトと仮定する。
ΔPW VBI start=bΔtVBI start
ΔPW VBI end=bΔtVBI end
【0052】
すると、αの値は、
【数10】
となる。
【0053】
新しい出力フィールドの要求がVBIインターバルの間に着信し、PWがこれらのインターバルの間に更新されていない場合には、この要求が、アクティブ・ビデオの前に来るVBIインターバルの間に着信したものか、後に続くものの間に着信したものかにより、αの値を0または1に丸めることが可能である。
【0054】
ライン・フライバックに対応するライン・ブランキング信号(つまり水平ブランキング信号)については、それらの持続時間は、無視できるほどに短い。
【0055】
上記の説明は、信号の飛越し型走査に関して、つまりフィールドに関して行った。もちろん、この発明は、例えば、入力信号が前進型走査に対応している場合、同様にフレームにも適用できる。この場合、記憶されるのは連続的なフレームである。同様に、補間のタイプに依存する出力信号は、この発明の範囲から逸脱することなく、飛越し型または前進型のものであることが可能である。
【図面の簡単な説明】
【図1】フィールド補間を表す図である。
【図2】周波数変換デバイスを図示する図である。
【図3】周波数変換デバイスを詳細に表す図である。
【図4】フィールド・ブランキング・インターバルを表す図である。
【符号の説明】
1、2 参照フィールド
3 中間フィールド
4 メモリ・インターフェース回路
5 RAMダイナミック・ビデオ・メモリ
6 メモリ・インターフェース
7 補間回路
8 メモリ
9 書込みアドレス・カウンタ
10 レジスタREG.IN
11 レジスタREG.OUT
12、13、14、15 計算回路
16 記憶および計算回路
17 遅延回路
18、19 読取りカウンタ
20 補間回路
Claims (5)
- 補間フェーズの動的計算を使用して、同期信号S1によって定義される周波数F1の入力ビデオ信号を、同期信号S2によって定義される可変周波数F2の出力ビデオ信号に周波数変換するための方法であって、
書込みポインタPWに基づいて入力信号をメモリに書き込むステップと、
出力信号を得るためにメモリから読取りを行うステップとを含み、
同期信号S1を受信した時の書込みポインタP W の位置を、PW_INの値を提供するように記憶し、同期信号S2を受信した時の書込みポインタP W の位置を、PW_OUTの値を提供するように記憶し、
補間フェーズαを、
この値αに対応するフェーズ補間を実行することを特徴とする方法。 - 3つまたは4つの連続するフィールドまたはフレームがメモリに記憶され、この計算された補間フェーズに基づいて、補間フェーズの計算のために使用された信号S2を受信すると、記憶されているフィールドまたはフレームの後に続くフィールドまたはフレームに対して補間が実行されることを特徴とする請求項1に記載の方法。
- 補間フェーズの計算が、アクティブ・ビデオの前に来るフィールドまたはフレーム・ブランキング信号の持続時間に対応する書込みポインタのシフトを考慮に入れることを特徴とする請求項1に記載の方法。
- 同期信号S1によって定義される周波数F1の入力信号を、同期信号S2の受信によって定義される可変周波数F2の出力信号に変換するための動的周波数変換デバイスであって、
書込みポインタPWに基づいて入力信号を書き込むためのビデオ・メモリ、ならびに第1アクセスとしてのフィールドまたはフレームT1の読取り、次いで第2アクセスとしての、それに続くフィールドまたはフレームT2の読取りのために、メモリから出力を受信する補間回路を含み、
信号S1を受信したときのポインタPWを、値P W_IN を提供するように記憶するための回路と、
信号S2を受信したときのポインタPWを、値P W_OUT を提供するように記憶するための回路と、
補間フェーズを、
補間回路が、この補間フェーズを受信して、補間されたフィールドまたはフレームを補間フェーズの関数として計算するように、前記補間フェーズを計算する回路と結合されていることを特徴とするデバイス。 - 前記補間フェーズを計算する回路が、減算器、マルチプレクサ、乗算器、および加算器から構成されることを特徴とする請求項4に記載のデバイス。
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Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8634023B2 (en) * | 2009-07-21 | 2014-01-21 | Qualcomm Incorporated | System for video frame synchronization using sub-frame memories |
CN110248132B (zh) * | 2019-05-31 | 2020-12-01 | 成都东方盛行电子有限责任公司 | 一种视频帧率插值方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2578859B2 (ja) * | 1987-12-25 | 1997-02-05 | 日本電気株式会社 | テレビジョン信号方式変換装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6331862B1 (en) * | 1988-07-06 | 2001-12-18 | Lg Philips Lcd Co., Ltd. | Image expansion display and driver |
JP3003826B2 (ja) * | 1992-12-11 | 2000-01-31 | 三菱電機株式会社 | クロック再生回路 |
GB9401897D0 (en) * | 1994-02-01 | 1994-03-30 | Snell & Wilcox Ltd | Video processing |
US6288745B1 (en) * | 1997-04-24 | 2001-09-11 | Mitsubishi Denki Kabushiki Kaisha | Scanner line interpolation device |
US6407775B1 (en) * | 1999-04-16 | 2002-06-18 | Avid Technology, Inc. | Image resizer and frame rate converter with pulldown controller |
-
1999
- 1999-12-20 FR FR9916053A patent/FR2802754B1/fr not_active Expired - Fee Related
-
2000
- 2000-12-14 DE DE60034539T patent/DE60034539T2/de not_active Expired - Lifetime
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- 2000-12-20 CN CNB001206648A patent/CN1163070C/zh not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2578859B2 (ja) * | 1987-12-25 | 1997-02-05 | 日本電気株式会社 | テレビジョン信号方式変換装置 |
Also Published As
Publication number | Publication date |
---|---|
FR2802754B1 (fr) | 2002-03-15 |
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