JP2779007B2 - ノイズ低減回路 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、ビデオ信号のノイズを低減する回路に関す
る。

背景技術 ビデオ信号は、フレーム間の自己相関性が強い一方、
ビデオ信号に含まれるノイズ成分は、一般にその自己相
関性がほとんどない点に着目してビデオ信号を時間的に
フレーム周期ごとに平均することにより、信号成分のエ
ネルギーをほとんど変化させず、ノイズ成分のエネルギ
ーのみを低下させるようにしたノイズ低減回路が公知と
なっている。

かかる従来のノイズ低減回路は、入力ビデオ信号と被
混合処理信号とを係数ｋに応じた混合比で混合する混合
手段を設け、この混合手段の出力をフレームメモリ等に
よって１フレーム期間だけ遅延して上記被混合処理信号
として混合手段に供給し、この混合手段から出力された
ビデオ信号を出力とする構成となっている。

かかる従来のノイズ低減回路の持つ本質的な問題とし
て、静止画像に対しては有効であるが、動画部分では残
像効果が発生する等の欠点がある。そこで、動画部分を
検出して係数ｋの値を変化させるようにした回路も既に
考案されている。

かかる従来の回路においては、ビデオ信号のディジタ
ル化を行なう際にビデオ信号のサンプリングをなすよう
に構成されており、解像度を向上させるためにサンプリ
ング周波数を高くするとメモリの容量が大になるという
欠点があった。

そこで、メモリに書き込まれるデータを所定個数おき
に間引いて出力するサブサンプリング手段と、メモリか
ら読み出されたデータの欠落を補間する補間手段とを設
けること考えられた。一方、補間手段としては2H前のデ
ータによって欠落したデータを補間するいわゆる2H補間
をなす手段が知られており、補間手段としてこの2H補間
をなす手段を設けると、ノイズによる像が画像の上から
下に流れるような現象が生じる。

この現象は、メモリから読み出さたのち補間手段によ
って補間されたデータが混合手段に供給され、この混合
手段の出力が再びメモリに書き込まれることによって生
じる現象であり、メモリから読み出されたデータのｍラ
イン目のデータ欠落期間においては必ずｍ−２ライン目
のデータが補間手段から出力されて混合手段を経てｍラ
イン目のデータとしてメモリに書き込まれるので、時間
方向に見ると、ｍ−２ライン目に含まれるノイズがｍラ
イン目、ｍ＋２ライン目、ｍ＋４ライン目……と順次下
方に流れて行くように見えるのである。

発明の概要 ［発明の目的］ 本発明は、上記した点に鑑みてなされたものであっ
て、メモリの容量を大にすることなく解像度の向上を図
ることができると共にノイズによる像が画面の上から下
に流れるような現象を防止することができるノイズ低減
回路を提供することを目的とする。

［発明の構成］ 本発明によるノイズ低減回路は、入力ビデオ信号のサ
ンプリングを行なって得られたサンプル値を表わすデー
タに応じたディジタル化ビデオ信号を出力するアナログ
・ディジタル変換手段と、前記ディジタル化ビデオ信号
と被混合処理信号とを前記ディジタル化ビデオ信号と被
混合処理信号間の瞬時レベルの差に応じた混合比で混合
する混合手段と、前記混合手段から順次出力されるデー
タを所定個数おきに間引いて出力するサブサンプリング
手段と、メモリと、前記サブサンプリング手段の出力を
前記メモリに順次書き込むと共にほぼ１フィールド期間
のＮ倍（Ｎは自然数）の期間だけ遅れたタイミングで順
次読み出すメモリ制御手段と、前記メモリから読み出さ
れたデータの欠落を補間して得たデータに応じた信号を
前記被混合処理信号として出力する補間手段とからな
り、前記補間手段は、補間の方向を所定期間おきに切換
える構成となっている。

［発明の作用］ かかる構成のノイズ低減回路によれば、ノイズ低減に
使用されているメモリに書き込まれるデータが所定個数
おきに間引かれるので、該メモリに格納されるデータの
量が少なくなる。また、該メモリから読み出されたデー
タが補間処理されるので、解像度が低下することはな
い。また、補間の方向が所定期間おきに切換えられるの
で、補間に用いられるデータが常に所定の方向に存在す
るデータ欠落を補間するデータとしてメモリに書き込ま
れてメモリ内を所定の方向に順次移動することはなく、
補間に用いられるデータに含まれているノイズによる像
が画面上を一方向に流れる現象が目立たなくなる。

実 施 例 以下、本発明の実施例につき添附図面を参照して詳細
に説明する。

第１図において、入力ビデオ信号は、A/D（アナログ
・ディジタル）変換回路１及び同期分離回路２に供給さ
れる。A/D変換回路１にはパルス発生回路（図示せず）
から例えばカラーサブキャリヤの４倍の周波数のクロッ
クパルスｃが供給されている。A/D変換回路１において
は、クロックパルスｃによって入力ビデオ信号のサンプ
リングがなされ、得られたサンプル値に応じたディジタ
ルデータが形成される。このA/D変換回路11によって入
力ビデオ信号がディジタル化されて混合回路３に供給さ
れる。

混合回路３において、A/D変換回路１の出力は、減算
回路4,5に供給される。減算回路４には、メモリ10から
読み出されたのち補間回路11を経たビデオ信号が供給さ
れる。このメモリ10から読み出されたのち補間回路11を
経たビデオ信号は、後述する如く混合回路３から出力さ
れたビデオ信号を１フィールド期間遅延して得られる信
号と同等の信号である。減算回路４においては、A/D変
換回路１の出力から補間回路11の出力が差し引かれる。
この減算回路４の出力は、非線形回路６に供給される。
非線形回路６は、例えば減算回路４の出力がアドレス入
力端子に供給され、かつ減算回路４の出力（Ａ−Ｂ）に
よって指定される各番地には第２図に示す如き入出力特
性に対応するデータｋ（Ａ−Ｂ）が予め格納されている
ROMからなっている。

非線形回路６の出力データは、減算回路５に供給され
る。減算回路５においては、A/D変換回路１の出力デー
タから非線形回路６の出力データが差し引かれる。これ
ら減算回路4,5及び非線形回路６によって形成されてい
る混合回路３において、A/D変換回路１から出力された
ビデオ信号と補間回路11から出力されたビデオ信号とを
両信号の瞬時値間の差（動き）に応じた混合比で混合し
て得られる信号が形成されて減算回路５から出力され
る。すなわち、動きの大きいときはA/D変換回路１から
出力されたビデオ信号Ａを支配的にし、動きの小さいと
きは補間回路11から出力された１フィールド期間前のビ
デオ信号Ｂをビデオ信号Ａに混合してノイズを目立たな
くしているのである。

減算回路５の出力は、出力端子OUT及びサブサンプリ
ング回路９に供給される。サブサンプリング回路９は、
第３図に示す如く混合回路３から出力されたデータを１
個おきに間引いて出力する構成となっている。尚、第３
図において、○印は間引かれることなく伝送されるデー
タを示し、×印は間引かれることにより伝送されないデ
ータを示している。

サブサンプリング回路９から出力されたビデオ信号
は、メモリ10に供給される。メモリ10は、例えば１フィ
ールド分のビデオ信号を記憶し得る記憶容量を有してい
る。メモリ10のアドレス制御等は、メモリ制御回路15に
よってなされる。メモリ制御回路15にはアドレス発生回
路16から出力される書込アドレスデータ及び読出アドレ
スデータが供給されている。

アドレス発生回路16には、クロック発生回路17から出
力されたアドレスカウントクロック及び１フィールドお
きに反転するＴ形フリップフロップ25の出力が供給され
ている。アドレス発生回路16は、アドレスカウントクロ
ックによってカウントアップするカウンタを有し、この
カウンタの出力データを書込アドレスデータとして出力
すると共に書込アドレスデータとほぼ１フィールドに対
応する値だけ異なる読出アドレスデータを生成して出力
する一方Ｔ形フリップフロップ25の出力によって連続す
る２フィールドのうちの一方のフィールドにおいては他
方のフィールドに比して上記読出アドレスデータを2Hに
対応する値だけ先行した値に変化させるように構成され
ている。また、クロック発生回路17は、クロックパルス
ｃによってクロックパルスｃの1/2の周波数のアドレス
カウントクロック、書込クロック及び読出クロックを発
生するように構成されており、このクロック発生回路17
から出力された書込クロック及び読出クロックは、メモ
リ制御回路15に供給されている。

メモリ制御回路15は、書き込みクロックによってサブ
サンプリング回路９の出力データがメモリ10の書込アド
レスデータにより指定されている番地に順次書き込ま
れ、読み出しクロックによってメモリ10の読出アドレス
データにより指定されている番地に書き込まれているデ
ータが順次読み出されるように制御する構成となってい
る。このメモリ10によってサブサンプリング回路９の出
力がほぼ１フィールド期間だけ遅延される。

メモリ10から読み出されたビデオ信号は、補間回路11
における切換スイッチ21の一方の入力端子に供給される
と共に遅延回路22によって2H（２水平同期期間）だけ遅
延されたのち切換スイッチ21の他方の入力端子に供給さ
れる。切換スイッチ21の制御入力端子には排他的論理和
ゲート23の出力が供給されている。排他的論理和ゲート
23の一方の入力端子には切換制御信号発生回路24の出力
が供給されている。切換制御信号発生回路24は、例えば
同期分離回路２からの垂直同期信号ｖ及びクロックパル
スｃによってサブサンプリング回路９によって間引かれ
たデータの存在期間に対応する期間において高レベル信
号をそれ以上の期間においては低レベル信号を切換制御
信号として出力する構成となっている。この切換制御信
号発生回路24としては例えばクロックパルスｃによって
カウントアップしかつ垂直同期信号ｖによってリセット
されるカウンタと、このカウンタの出力をアドレス入力
としかつ上記切換制御信号のパターンが予め格納されて
いるROMとによって構成することができる。

排他的論理和ゲート23の他方の入力端子にはＴ形フリ
ップフロップ25の出力が供給されている。Ｔ形フリップ
フロップ25のトリガ入力端子には同期分離回路２からの
垂直同期信号ｖが供給されている。

切換スイッチ21は、制御入力が高レベルになったとき
は遅延回路22の出力を選択的に出力し、制御入力が低レ
ベルになったときはメモリ10から読み出された信号を選
択的に出力するように構成されている。この切換スイッ
チ21によってメモリ10から読み出された信号又は遅延回
路22の出力におけるデータの欠落の2H前のデータ又は2H
後のデータによる補間がなされる。切換スイッチ21の出
力は、減算回路27及びハイパスフィルタ28に供給され
る。ハイパスフィルタ28は、切替スイッチ21から出力さ
れるビデオ信号に含まれる高域成分である色信号成分を
抽出するように構成されている。このハイパスフィルタ
28の出力は、減算回路27に供給されると共にラッチ回路
等からなる遅延回路29によって１クロック期間だけ遅延
されたのち加算回路30に供給される。

減算回路27においては、切換スイッチ21の出力からハ
イパスフィルタ28の出力が差し引かれて輝度信号成分が
形成される。この減算回路27の出力は、内挿回路31に供
給される。内挿回路31は、例えば2H前又は2H後のデータ
によって補間されたデータをこの補間されたデータの１
クロック前のデータ及び１クロック後のデータによって
内挿する構成となっている。すなわち、内挿回路31は例
えば2H前又は2H後のデータによって補間されたデータを
補間されたデータの１クロック前のデータ及び１クロッ
ク後のデータの各々の1/2のデータの各々とを加算して
得たデータに変換する。

内挿回路31の出力は、加算回路30に供給されて遅延回
路29によって遅延されて色信号成分と加算される。遅延
回路29は、内挿回路31における信号遅延時間を補償する
ための回路であり、加算回路30においては内挿処理がな
された輝度信号成分とハイパスフィルタ28によって分離
抽出された色信号成分とが加算合成されてビデオ信号が
形成される。この加算回路30の出力は、被混合処理信号
として混合回路13に供給される。

以上の構成において、サブサンプリング回路９によっ
て混合回路13の出力データは１個おきに間引かれてメモ
リ10に供給され、メモリ10には連続する２フィールドの
うちの最初のフィールド及び２番目のフィールドにおい
てそれぞれ第４図（Ａ）及び同図（Ｂ）に示す如くサブ
サンプリングされたデータがそのまま書き込まれる。従
って、メモリ10の記憶容量は１フィールド分のデータの
1/2を記憶できる程度であればよいこととなる。尚、第
４図において、Ai〜Ei,Ai′〜Ei′（ｉは自然数）は、
伝送されるデータを示し、×は間引かれたデータを示し
ている。

このメモリ10の読み出しアドレスデータは、アドレス
発生回路16の作用によって連続する２フィールドのうち
の一方のフィールドにおいては他方のフィールドに比し
て2Hに対応する値だけ先行した値となるので、連続する
２フィールドのうちの例えば最初のフィールドにおいて
は第５図（Ａ）に示す如く書き込まれたデータがそのま
ま読み出されるが、２番目のフィールドにおいては同図
（Ｂ）に示す如く３ライン目のデータから読み出される
こととなる。このようにメモリ10から読み出されたデー
タは、切換スイッチ21の一方の入力端子に供給されると
共に遅延回路22によって2Hだけ遅延されたのち切換スイ
ッチ21の他方の入力端子と供給される。

ここで、Ｔ形フリップフロップ25のクロック入力端子
に垂直同期信号ｖが供給されているので、Ｔ形フリップ
フロップ25は１フィールドおきに反転することになる。
このＴ形フリップフロップ25の出力が他方の入力端子に
供給される排他的論力和ゲート23は、Ｔ形フリップフロ
ップ25の出力が高レベルのときは一方の入力端子に供給
される切換制御信号を反転するインバータとして作用
し、Ｔ形フリップフロップ25の出力が低レベルのときは
一方の入力端子に供給される切換制御信号をそのまま出
力する。

また、排他的論理和ゲート23の一方の入力端子に供給
されている切換制御信号は、サブサンプリング回路９に
よって間引かれたデータの存在期間に対応する期間にお
いて高レベルとなり、それ以外の期間においては低レベ
ルとなるパルスからなる信号であり、この切換制御信号
がＴ形フリップフロップ25の出力に応じて１フィールド
期間おきに反転されて排他的論理和ゲート23から出力さ
れる。従って、例えばＴ形フリップフロップ25の出力が
高レベルになったときにアドレス発生回路16において読
み出しアドレスデータが2Hだけ先行した値に変化するよ
うにすることにより、排他的論理和ゲート23の出力は、
メモリ10から読み出されたデータの存在する期間におい
てのみ低レベルとなり、データ欠落部分で高レベルにな
るようにすることができる。この排他的論理和ゲート23
の出力が切換スイッチ21の制御入力端子に供給されてい
るので、切換スイッチ21の出力は、連続する２フィール
ドのうちの最初のフィールドにおいては第６図（Ａ）に
示す如くなり、２番目のフィールドにおいては同図
（Ｂ）に示す如くなる。尚、各フィールドの最初の2Hす
なわち第６図の上部２ラインに対応する期間において
は、遅延回路22の出力を選択した場合、直前のフィール
ドの最終２ラインのデータが得られることになるが、こ
れは意味のない補間であるため△印で示している。この
上部２ラインは、テレビジョン有効走査線範囲外である
ので、視覚上の問題は生じない。

ここで、第６図における例えば３ライン目に着目す
る。サブサンプリングされたデータのうち３ライン目に
位置していたデータには添字として“₃"が付加されてい
る。第６図（Ａ）に示す如く最初のフィールドにおいて
は、１ライン目から補間されたデータA₁,C₁,E₁…と、本
来の３ライン目のデータであるB₃,D₃…とによって１つ
のラインが形成されている。すなわち、最初のフィール
ドにおいては、補間された結果、ｍ−２ラインのデータ
とｍラインのデータとによって１つのラインが形成され
る。

しかしながら、第６図（Ｂ）に示す如く２番目のフィ
ールドにおいては、３ライン目のデータは、本来５ライ
ン目のデータであるA₅′,C₅′,E₅′…と、３ライン目の
データであるB₃′,D₃′…とで１つのラインが形成され
る。すなわち、２番目のフィールドにおいては、補間さ
れた結果、ｍ＋２ライン目のデータとｍライン目のデー
タとで１つのラインが形成される。

この結果、１フィールド毎にｍ−２ライン目のデータ
とｍ＋２ライン目のデータとが交互に補間用のデータと
して使用されることとなり、補間の方向が１フィールド
期間毎に切り換えられることとなる。このため、最初の
フィールドにおいてはメモリ10から読み出されたデータ
のｍライン目のデータ欠落期間においてはｍ−２ライン
目のデータが補間回路11から出力されて混合回路３を経
てｍライン目のデータとしてメモリ10に書き込まれる
が、２番目のフィールドにおいてはメモリ10から読み出
されたデータのｍライン目のデータ欠落期間においては
ｍ＋２ライン目のデータが補間回路11から出力されて混
合回路３を経てｍライン目のデータとしてメモリ10に書
き込まれる。従って、最初のフィールドにおいてｍライ
ン目のデータとしてメモリに書き込まれたｍ−２ライン
目のノイズが２番目のフィールドにおいて直ちにｍ＋２
ライン目のデータとしてメモリ10に書き込まれることは
なく、ｍ−２ライン目のノイズが順次下方に流れて行く
現象が目立たなくなるのである。

また、ｍライン目のデータＤは、時間方向に積分する
と、次式で表わされる。

Ｄ＝（1/4）（D_m-2＋2D_m＋D_m+2） ……（１） ここに、D_mは、ｍライン目の本来のデータ、D_m-2は、
ｍ−２ライン目のデータ、D_m+2は、ｍ＋２ライン目のデ
ータである。

ｍ−２ライン目のデータのみによって補間を行なう従
来の方法による場合は、ｍライン目のデータＤは（1/
2）（D_m-2＋D_m）と表わされるので、（１）式より従来
の方法に比して上下のラインの影響が少ないことが分
る。従って、色のにじみや画像のボケが２つのラインに
同等に生じることがなく、色のにじみや画像のボケを少
なくすることができることとなる。

尚、上記実施例においては、１フィールド期間おきに
補間の方向が切換えられるとしたが、異なる補間方向を
混在させるのであれば切換方法がどのようであってもよ
く、例えば１フィールド期間経過後に補間方向の切換え
を行なったのち２フィールド期間経過後に補間方向の切
換えを行なうという切換制御を繰り返すようにしてもよ
い。

また、上記実施例においては補間回路は2H補間を行な
うように構成されていたが、混合回路の次段にY/C分離
回路を接続し、このY/C分離回路によって分離された色
信号の位相を適当に反転させることにより1H補間をなす
ようにすることが可能である。

発明の効果 以上詳述した如く本発明によるノイズ低減回路は、入
力ビデオ信号のサンプリングを行なって得られたサンプ
ル値を表わすデータに応じたディジタル化ビデオ信号を
出力するアナログ・ディジタル変換手段と、前記ディジ
タル化ビデオ信号と被混合処理信号とを前記ディジタル
化ビデオ信号と被混合処理信号間の瞬時レベルの差に応
じた混合比で混合する混合手段と、前記混合手段から順
次出力されるデータを所定個数おきに間引いて出力する
サブサンプリング手段と、メモリと、前記サブサンプリ
ング手段の出力を前記メモリに順次書き込むと共にほぼ
１フィールド期間のＮ倍（Ｎは自然数）の期間だけ遅れ
たタイミングで順次読み出すメモリ制御手段と、前記メ
モリから読み出されたデータの欠落を前記読み出された
データのうちの少なくとも１つによって補間して得たデ
ータに応じた信号を前記比混合処理信号として出力する
補間手段とからなり、前記補間手段は、補間の方向を所
定期間おきに切換える構成となっている。

従って、本発明によるノイズ低減回路においては、間
引かれたデータがメモリに書き込まれると共に読み出さ
れ、メモリから読み出されたデータの補間処理がなされ
るので、メモリの容量を大にすることなくサンプリング
周波数を高くすることができ、解像度の向上を図ること
ができるのである。また、それと共に補間の方向が所定
期間おきに切換えられるので、ノイズによる像が画面上
を一方向に流れる現象が目立たなくなるのである。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、非線形回路６の特性を示すグラフ、第３図は、サブ
サンプリング回路９の作用を示す図、第４図は、メモリ
10に書き込まれたデータを示す図、第５図は、メモリ10
から読み出されたデータを示す図、第６図は、切換スイ
ッチ21の出力データを示す図である。 主要部分の符号の説明 ３……混合回路 ９……サブサンプリング回路 10……メモリ 11……補間回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】入力ビデオ信号のサンプリングを行なって
   得られたサンプル値を表わすデータに応じたディジタル
   化ビデオ信号を出力するアナログ・ディジタル変換手段
   と、前記ディジタル化ビデオ信号と被混合処理信号とを
   前記ディジタル化ビデオ信号と被混合処理信号間の瞬時
   レベルの差に応じた混合比で混合する混合手段と、前記
   混合手段から順次出力されるデータを所定個数おきに間
   引いて出力するサブサンプリング手段と、メモリと、前
   記サブサンプリング手段の出力を前記メモリに順次書き
   込むと共にほぼ１フィールド期間のＮ倍（Ｎは自然数）
   の期間だけ遅れたタイミングで順次読み出すメモリ制御
   手段と、前記メモリから読み出されたデータの欠落を補
   間して得たデータに応じた信号を前記被混合処理信号と
   して出力する補間手段とからなり、前記補間手段は、補
   間の方向を所定期間おきに切換えることを特徴とするノ
   イズ低減回路。
2. 【請求項２】前記所定期間は、Ｎ（Ｎは自然数）フィー
   ルド期間であることを特徴とする請求項１記載のノイズ
   低減回路。