JP2916149B2 - 映像信号の縮小表示回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、カラーテレビジョン、VTR、ビデオプリン
タなどディジタル化したテレビジョン信号を扱う装置に
係り、特に映像信号を縮小して表示するのに好適な回路
に関する。

〔従来の技術〕

ディジタル信号処理技術が家電品に導入されて、TV、
VTR、VDP等の装置においても様々な特殊表示機能を行な
うことが可能となっている。特に大容量のメモリの開発
が進んで、TVでの画面静止、子画面表示等は既に製品化
されているものもある。例えば、特開昭61−258578では
TV画面を９個の領域に分割し、その中の８つに縮小され
た子画面を、残りの部分に到来映像を動画で表示してい
る。すなわち、従来のTV受信機の映像出力信号にA/D変
換器、映像メモリ、及びD/A変換器を挿入し、縮小する
ために間引いた信号を前記映像メモリに記憶し、これを
表示する。映像メモリからの読み出しは局部同期信号発
生器からの同期信号により制御されるため、到来映像信
号に左右されず、画面が乱れることはない。縮小映像の
内の１つである動画は、専用の書き込みアドレスカウン
タを具備し、映像メモリからの読み出しの空時間に、映
像メモリの動画表示部分に書き込まれる。このように、
大容量のメモリを導入することにより、簡単に縮小画面
の表示が可能となる。

〔発明が解決しようとする課題〕

前記従来例においては、画面を９個の子画面に分割
し、その中の８ケ所に静止した子画面を表示、残りの１
ケ所に到来映像信号を動画で表示することを想定してい
る。第２図（ａ）に前記従来例に用いられている画像メ
モリの子画面記憶領域を示している。（Ａ）から（Ｈ）
には既に書き込まれている子画面を示し、（Ｉ）は動画
を表示する部分である。この画像メモリの読み出しは、
常に局部同期信号発生器からの同期信号を用いて行な
う。（Ｉ）の動画部分の読み出しは（Ａ）から（Ｈ）の
静止画部分と同様に局部同期信号発生器からの同期信号
にしたがって行なうのに対し、書き込みは到来映像信号
の同期信号にしたがって行なう。局部同期信号発生器か
らの同期信号と到来映像信号の同期信号の間に相関はま
ったくないことと、書き込みは３ラインに１ラインを間
引いて書き込むため、垂直方向の書き込み速度は遅く、
第２図（ｂ）に示すようにメモリからの読み出しが書き
込みを追い越す場合があり、第２図（ｃ）に示すように
動画の子画面の上部と下部が別のフィールドから構成さ
れて不自然な映像となってしまう。

本発明の目的は、動画の子画面も正確な映像が表示可
能な映像信号処理回路を提供することにある。

〔課題を解決するための手段〕

上記目的は、映像信号を１フィールド分記憶するフィ
ールドメモリと子画面用に映像信号を間引く子画面サン
プル回路と、前記子画面サンプル回路出力を記憶する３
個のバッファメモリと、前記３個のバッファメモリの内
１つの出力を選択する第１のスイッチ回路と、前記第１
のスイッチ回路出力と前記フィールドメモリ出力を選択
する第２のスイッチ回路を設けることにより達成でき
る。

また、映像信号から実走査線信号と補間走査線信号を
作成し、倍速変換して表示する装置においては２個のバ
ッファメモリと前記第1,第２のスイッチ回路と倍速変換
回路の前段に実走査線信号と補間走査線信号を切り換え
る第3,第４のスイッチ回路を設けることにより達成でき
る。

さらに、フレームメモリを用いてY/C分離を行ない、
フィールドメモリを用いて走査線補間を行なう装置にお
いては、子画面サンプル回路と前記子画面サンプル回路
出力と入力映像信号を切り換える第５のスイッチ回路と
前記フレームメモリ出力と前記Y/C分離回路を切り換え
る第６のスイッチ回路と、前記子画面サンプル回路出力
と前記Y/C分離回路出力を切り換えて前記フィールドメ
モリへ出力する第７のスイッチ回路と、前記走査線補間
回路出力と前記フィールドメモリ出力を切り換えて出力
する第８のスイッチ回路と、前記第6,第８のスイッチ回
路の出力を切り換えて倍速変換へ出力する第3,第４のス
イッチ回路を設けることにより達成できる。

〔作用〕

入力映像信号は、子画面サンプル回路で間引かれて、
３個のバッファメモリの内の１つに書き込まれる。第１
のスイッチ回路は、３個のバッファメモリの中で書き込
み中でない２個のバッファメモリから、出力同期とフィ
ールドの一致しているものを選択して表示する。この方
法によれば子画面の読み出しと書き込みが競合すること
がなく、前記問題点が解決できる。

実走査線と補間走査線を用いて倍速表示する装置で
は、書き込みフィールドと読み出しフィールドの相異を
倍速変換回路の前段の第3,第４のスイッチ回路で補正で
きる。そのため２個のバッファメモリで十分となる。

また、映像信号処理回路中にフレームメモリを用いた
Y/C分離回路やフィールドメモリを用いた走査線補間回
路を備えている装置では、フレームやフィールドメモリ
中の未使用領域に子画面３個分のバッファメモリ領域を
確保することが可能であり、前記第5,第７のスイッチ回
路は前記フレームメモリと前記フィールドメモリへの出
力信号を通常モード時と子画面書き込み時で切り換え、
前記第6,第８のスイッチ回路は子画面読み出し時に前記
フレームメモリと前記フィールドメモリ出力が直接前記
第3,第４のスイッチ回路を通して倍速変換回路へ出力さ
れるように動作する。この構成によって前記フレームメ
モリと前記フィールドメモリが子画面バッファメモリと
して使用可能となる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。

第１図において、101は映像信号の入力端子、113は表
示映像信号の出力端子、102は子画面モード時の同期を
発生する読み出し同期発生回路、103は入力映像信号を
間引くフィルタ処理をする子画面サンプル回路、104は
入力映像信号と前記子画面サンプル回路103で作成され
た子画面信号を切り換える第１のスイッチ回路、105は
１フィールド容量のフィールドメモリ、107,108,109は
子画面１枚分の容量をもつ第1,第2,第３のバッファメモ
リ、106は前記第1,第2,第３のバッファメモリ107,108,1
09より成るバッファメモリ群、110は前記第1,第2,第３
のバッファメモリの出力の１つを選択する第２のスイッ
チ回路、111は前記第1,第2,第３のバッファメモリと前
記第２のスイッチ回路を制御する子画面制御回路、112
は前記フィールドメモリ出力と前記第２のスイッチ回路
出力を切り換える第３のスイッチ回路である。

前記従来例においては、画面を９個に分割して、その
内の８個を静止画、１個を動画としていたが、本実施例
の説明においては簡単の為、第２図（ａ）の（Ｉ）の位
置に子画面の動画を表示し、その他の部分はフリーズ画
（８個に分割されていない）であることを想定し、フリ
ーズ画の部分を親画面、動画の部分を子画面と呼ぶ。す
なわち、親画面が静止画、子画面が動画のP in Pであ
る。実際にこの親画面のフリーズは前記フィールドメモ
リの書き込みを禁止することで簡単に実現できる。

さて、上記方法で親画面を静止した後は、フィールド
メモリの読み出し同期を前記読み出し同期発生回路によ
り固定し、子画面用の同期信号、すなわち到来同期信号
の変化に対応する。親画面内に静止画の子画面を表示す
る場合は、前記子画面サンプル回路103の出力信号を１
フィールド分前記第１のスイッチ回路104を通して、前
記フィールドメモリ105に書き込めばよいが、動画の子
画面を表示する場合は前記問題が発生する。

動画の子画面を表示する場合は、前記第1,第2,第３の
子画面用バッファメモリ107,108,109に、順に１フィー
ルドずつ間引かれた子画面信号を書き込む。前記第1,第
2,第３のバッファメモリ107,108,109に書き込まれた信
号の内の１つが前記第２のスイッチ回路110により選択
されて、さらに第３のスイッチ回路112は、子画面表示
部分のみ前記第２のスイッチ回路出力を選択する。前記
第２のスイッチ回路110の選択は前記子画面制御回路111
からの制御信号によって行なわれ、前記第1,第2,第３の
バッファメモリ107,108,109の内の現在書き込まれてい
なく、しかも表示フィールドと同じフィールドを記憶し
ているものが選択される。通常、第２図（ｃ）に示した
ような、画面が２つの異なったフィールドから構成され
る問題は、２フィールド分のバッファメモリをもって、
１フィールド前の信号を記憶したメモリを選択し、表示
すれば解決できる。しかし、２フィールド分のバッファ
メモリしかもたない場合は、インターレース走査に起因
する問題が起こる。この問題を第３図を用いて説明す
る。第３図（ａ）は子画面信号をサンプリングして間引
く様子を示しており、1/3の子画面を作る場合は、３ラ
インに１ラインずつ選択し、しかも奇数フィールドと偶
数フィールドでサンプル信号がインターレースするよう
に選択する必要がある。第３図（ｂ）と（ｃ）は間引い
た信号を子画面として表示した様子を示している。第３
図（ｂ）は奇数フィールドの信号を奇数フィールドで、
偶数フィールドの信号を偶数フィールドで表示している
のに対し、第３図（ｃ）では奇数フィールドの信号を偶
数フィールドで、偶数フィールドの信号を奇数フィール
ドで表示している。この場合、子画面表示領域が（ｂ）
と（ｃ）で１ラインずれてしまう。すなわち、奇数フィ
ールドの信号は奇数フィールドで表示し、偶数フィール
ドの信号は偶数フィールドで表示しなければならない。
したがって、前記バッファメモリ群106内には、到来信
号を書き込んでいるバッファメモリ以外に、奇数フィー
ルドの信号を記憶しているバッファメモリと偶数フィー
ルドを記憶しているバッファメモリが必要であり、合計
３枚のバッファメモリが必要となる。

前記第1,第2,第３のバッファメモリ107,108,109の書
き込み、読み出しの選択の決定は、前記子画面制御回路
111からの制御信号によって行なう。このバッファメモ
リの選択方法を第４図を用いて説明する。第４図におい
ては、前記第1,第2,第３のバッファメモリ107,108,109
をそれぞれバッファメモリA,B,Cとし、それぞれのフィ
ールドでどのバッファメモリを選択するかを示してお
り、書き込み系のフレームパルスを点線で、読み出し系
のフレームパルスを実線で示している。なお、フレーム
パルスは“H"レベルが奇数フィールドを、“L"レベルが
偶数フィールドを示すと仮定している。第４図（ａ）は
書き込み系、すなわち到来信号のフレームパルスと選択
したバッファメモリを示す。書き込み系のバッファメモ
リの選択は選択の順を崩さなければよい。第４図の
（ｂ）から（ｇ）は読み出し系のフレームパルスと表示
子画面の位置と選択されたバッファメモリを示してい
る。書き込み系と読み出し系は同期位置に相関はないた
め、６種類の位置を例にとって示してある。子画面の位
置は斜線で示しており、本例においては画面の下部に子
画面を設定してある。さて、以下読み出し系のバッファ
メモリの決定方法を示す。まず、子画面の始まりの位置
（第４図では丸印で示した）で読み出し系のフレームパ
ルスと書き込み系のフレームパルスの一致・不一致を検
出する。フレームパルスが一致している場合は、書き込
み系の同期において１フィールド前に書き込まれたバッ
ファメモリを、読み出し系の同期において、１フィール
ド後に読み出す。不一致の場合は、現在書き込み中のバ
ッファメモリを、読み出し同期における次のフィールド
で読み出す。この選択を実施する回路は簡単に構成で
き、この方法を用いて読み出し系のバッファメモリを選
択すると第４図（ｂ）から（ｇ）となる。

以上説明したバッファメモリ選択方法の具体的な回路
構成を第10図に示す。第10図において、1001はバッファ
メモリへ書き込む映像（以下書き込み系と略す）のフィ
ールドパルスの入力端子、1002はフィールドメモリから
読み出す映像（以下、読み出し系と略す）のフィールド
パルスの入力端子、1003は３進カウンタ、1004は子画面
の垂直位置信号の入力端子、1005はバッファメモリの出
力信号を選択するスイッチ回路を制御する信号を出力す
る出力端子、1006は子画面映像信号を書き込むバッファ
メモリを決定する信号を出力する出力端子、1007は書き
込み系のフィールドパルスと読み出し系のフィールドパ
ルスの奇数偶数フィールドの一致／不一致を検出する一
致検出回路、1008,1009は前記書き込み系のバッファメ
モリ制御信号によりバッファメモリから読み出す映像を
選択する為の制御信号を発生する第1,第２の子画面読み
出し制御信号発生回路、1010は前記第1,第２の子画面読
み出し制御信号発生回路1008,1009の出力を切り換える
スイッチ回路、1011は前記スイッチ回路1010の出力信号
を子画面の開始位置の信号でラッチするためのラッチ回
路である。前記一致検出回路は、例えばフィールドパル
スからフレームパルスを作成し、EOR等のゲートを用い
て比較することにより簡単に構成可能である。前記入力
端子1001からの書き込み系のフィールドパルスは、３進
カウンタ1003を駆動し、例えば第４図（ａ）の四角内に
示したように、子画面を書き込むべきバッファメモリを
指定する信号を端子1006に出力する。前記第１の子画面
読み出し制御信号発生回路1008は、１フィールド前に子
画面を書き込んだバッファメモリを指定し、前記第２の
子画面読み出し制御信号発生回路1009は、現在書き込み
中のバッファメモリを指定する。前記スイッチ回路1010
において、書き込み系と読み出し系のフィールドが一致
している場合はａ端子を選択し、不一致の場合はｂ端子
を選択する。これを前記ラッチ回路1011を用いて、子画
面の開始位置でラッチして、次のフィールドの読み出し
バッファメモリを決定し、切り換え回路の制御信号を端
子1005に出力する。本回路を用いることにより第４図に
示すバッファメモリの選択が可能となる。

このように書き込み系のバッファメモリと読み出し系
のバッファメモリを設定することにより、読み出しが書
き込みを追い越すことがなく、また奇数フィールドの信
号は奇数フィールドで、偶数フィールドの信号は偶数フ
ィールドで表示でき、前記問題を解決できる。第１図の
実施例では、子画面バッファメモリは前記第1,第2,第３
のバッファメモリ107,108,109より構成したが、書き込
み制御信号（▲▼）や出力禁止信号（▲▼）を
用いれば、前記バッファメモリ群106と前記第２のスイ
ッチ回路110を１つのメモリより構成することが可能で
ある。

第５図に本発明の他の一実施例を示す。第５図は倍速
で信号を出力するシステムであり、501は入力映像信号
より実走査線信号と補間走査線信号を作成する実走査線
／補間走査線作成回路、502は子画面用バッファメモリ
の出力を切り換える第４のスイッチ回路、508は点線枠
内の部分507と同一構成回路であり、507が実走査線を出
力するのに対し、508は補間走査線を出力する。503,504
は実走査線と補間走査線を切り換える第5,第６のスイッ
チ回路、505は倍速変換回路、506は倍速化された映像信
号の出力端子である。

第５図において、子画面信号を作成する回路である50
7,508は第１図の実施例とほぼ同じであるが、バッファ
メモリの数が２個であることが異なる。倍速表示のシス
テムでは、補間走査線も表示可能なため、子画面信号の
サンプルは第６図（ａ）に示すように、ダッシュなしの
英数字で示したものを子画面の実走査線として、ダッシ
ュ付の英数字で示したものを子画面の補間走査線として
サンプルする。表示するときは、子画面の書き込みフィ
ールドと読み出しフィールドが一致している時は第６図
（ｂ）のように、実走査線として取り込んだ子画面信号
は実走査線に出力し、補間走査線として取り込んだ子画
面信号は補間走査線に出力し、子画面の書き込みフィー
ルドと読み出しフィールドが異なる場合は第６図（ｃ）
のように（ｂ）と反対の出力方法をとればよい。この走
査線の選択を前記第5,第６のスイッチ回路503,504で行
なう。また、第７図（ａ）のようなサンプリング方法を
とる時は第７図（ｂ），（ｃ）に示すように奇数フィー
ルドと偶数フィールドで表示方法を変えればよい。以上
の方法を用いると、表示する子画面信号は、現在書き込
んでいないバッファメモリを選択すればよく、第５図に
示すようにバッファメモリは２個でよい。

第８図は本発明の他の一実施例である。第８図におい
て、103は入力映像信号より子画面信号をサンプルする
子画面サンプル回路、801は入力映像信号を１フレーム
遅延するためのフレームメモリ、802は前記フレームメ
モリ801の入出力信号を用いた動き適応型のY/C分離回
路、803は前記Y/C分離回路の出力信号を１フィールド遅
延するフィールドメモリ、804は前記フィールドメモリ8
03の入出力信号を用いた動き適応型の走査線補間回路、
805は入出力映像信号と前記Y/C分離回路802の出力信号
を切り換えて前記フィールドメモリへ帰還する第７のス
イッチ回路、806は前記第７のスイッチ回路805の出力と
前記子画面サンプル回路103によりサンプルされた子画
面信号を切り換える第８のスイッチ回路、807は前記Y/C
分離回路802の出力と前記フレームメモリ801の出力を切
り換える第９のスイッチ回路、808は前記Y/C分離回路80
2の出力と前記走査線補間回路804の出力を切り換える第
10のスイッチ回路、809は前記子画面サンプル回路103に
よりサンプルされた子画面信号と前記第10のスイッチ回
路808の出力を切り換える第11のスイッチ回路、810は前
記走査線補間回路804の出力と前記フィールドメモリ803
の出力信号を切り換える第12のスイッチ回路、811は前
記フレームメモリ801の入出力信号より動き適応型回路
の制御信号を作成する動き処理回路、812は前記フレー
ムメモリ801と前記フィールドメモリ803の制御回路であ
る。

第８図において、第7,第11のスイッチ回路805,808は
動き適応処理後の信号を前記フレームメモリ801、前記
フィールドメモリ803に帰還して画映をフリーズさせる
ものであり、既に特願昭60−212416、特願昭61−138319
として出願済である。前記第7,第11のスイッチ回路を用
いてフリーズを実施した後、第8,第11のスイッチ回路80
6,809は前記子画面サンプル回路103側に接続される。

映像信号を8bitで量子化し、4fsc（fscは色副搬送周
波数）でサンプリングした場合、フィールドメモリは現
在主流となりつつある1Mbit容量のDRAM2個で構成でき
る。メモリには映像期間のみを記憶し、ブランキング期
間は書き込まないようにすると、フィールドメモリ内に
子画面３個分の領域を確保できる。例えば1H期間を910
サンプルとし、映像期間を768サンプル、ブランキング
期間を142サンプル、垂直映像期間を240ラインとすれ
ば、フィールドメモリの余剰領域は （1024K×２）−（768×240×８）＝573440bit 子画面の大きさを水平方向に256サンプル、垂直方向に8
0ラインとすると子画面３個の容量は 256×80×８×３＝491520bit となり、フィールドメモリ内に子画面３個分のバッファ
メモリ領域を確保可能となる。したがって前記フレーム
メモリ801と前記フィールドメモリを第５図の実施例に
おけるフィールドメモリ105とバッファメモリ107,108と
して用い、前記第９のスイッチ回路807を前記フレーム
メモリ801の出力側に、前記第12スイッチ回路810を前記
フィールドメモリ803側に接続することにより、第５図
の実施例と等価な動作が行なえる。本実施例において
は、子画面用に新たなメモリを加えることなく、正確な
子画面表示が行なえる。

第９図に本発明の他の一実施例を示す。第９図におい
て、901は子画面用の映像信号の入力端子、902,903は第
1,第２のバッファメモリ、904はフレームメモリ801とフ
ィールドメモリ803の制御回路、その他は第８図の実施
例と同じである。第８図の実施例においては、子画面出
力時は親画面をフリーズしていたのに対して、本実施例
では親画面も子画面も動画の場合を考えている。入力端
子901より入力された子画面用の映像信号は、前記子画
面サンプル回路103で間引かれた後、前記第1,第２のバ
ッファメモリ902,903に一時的に蓄えられた後、親画面
のブランキング期間に前記フレームメモリ801,前記フィ
ールドメモリ804の子画面バッファ領域に転送する。前
記第9,第12のスイッチ回路は、子画面を出力する時のみ
前記フレームメモリ801あるいはフィールドメモリ803の
出力側へ接続されて、親画面・子画面とも動画の表示が
可能となる。

〔発明の効果〕

本発明によれば、映像信号に処理を加えてフィールド
構造に乱れのない縮小画面を標準速・倍速の両方式で表
示できる。

さらに、フレーム処理を行なうシステムにおいては、
メモリを追加することなく縮小子画面の表示が行なえ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来の問題点を示す模式図、第３図及び第６図及び第７
図は子画面のサンプル方法を示す図、第４図は子画面の
バッファメモリの選択方法を示すタイミング図、第５
図，第８図及び第９図はそれぞれ本発明の他の実施例を
示すブロック図、第10図は子画面制御回路の詳細を示す
ブロック図である。 102……読み出し系同期発生回路、 103……子画面サンプル回路、 105……フィールドメモリ、 107,108,109……子画面用バッファメモリ、 110,112……スイッチ回路、 111……子画面制御回路、 501……実走査線／補間走査線作成回路、 502,503,504……スイッチ回路、 505……倍速変換回路、 801……フレームメモリ、 803……フィールドメモリ、 805,806,807,808,809,810……スイッチ回路、 812……メモリ制御回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉山 雅人 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所家電研究所内 (72)発明者 的野 孝明 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所家電研究所内 (72)発明者 鳥越 忍 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所家電研究所内 (72)発明者 鈴木 直 神奈川県横浜市戸塚区吉田町292番地 日立ビデオエンジニアリング株式会社内 (72)発明者 三宅 賢昌 神奈川県横浜市戸塚区吉田町292番地 日立ビデオエンジニアリング株式会社内 (56)参考文献 特開 昭61−171293（ＪＰ，Ａ) 特開 昭55−39472（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 5/265 H04N 5/45 H04N 5/66 H04N 9/74

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】少なくとも１フィールド以上の容量をもつ
   フィールドメモリを有し、上記フィールドメモリから読
   み出される映像信号と子画面とを同時に表示する映像信
   号の縮小表示回路において、 映像信号を間引く子画面サンプル回路と、 前記子画面サンプル回路出力を一時的に蓄える第1,第2,
   第３のバッファメモリと、 前記フィールドメモリから読み出す映像信号のフィール
   ドと前記第1,第2,第３のバッファメモリから読み出す映
   像信号のフィールドとの一致を検出し、子画面の映像信
   号の読み出しを制御する子画面制御回路と、 前記第1,第2,第３のバッファメモリの出力を前記子画面
   制御回路の出力信号で切り換える第１のスイッチ回路
   と、 前記第１のスイッチ回路の出力と前記フィールドメモリ
   の出力とを切り換える第２のスイッチ回路が設けられ、 前記第1,第2,第３のバッファメモリは順に、１フィール
   ドずつ前記子画面サンプル回路出力を蓄え、 前記子画面制御回路は、前記映像信号の同期信号を入力
   し、該同期信号に基づいて、前記第1,第2,第３のバッフ
   ァメモリのうち、前記フィールドメモリから読み出す映
   像信号とフィールドが一致する、いずれかのバッファメ
   モリの出力を指定する出力信号を前記第１のスイッチ回
   路に出力すること を特徴とする映像信号の縮小表示回路。
2. 【請求項２】入力信号から実走査線信号と補間走査線信
   号を作成する実走査線／補間走査線作成回路と、前記実
   走査線／補間走査線作成回路の実走査線出力信号と補間
   走査線出力信号のそれぞれに信号を間引いて子画面用の
   信号とする子画面サンプル回路と、実走査線／補間走査
   線作成回路出力信号を１フィールド分記憶するフィール
   ドメモリと前記フィールドメモリからの実走査線信号と
   補間走査線信号を倍速化する倍速変換回路とを備えて、
   倍速で子画面を表示する回路において、 前記子画面サンプル回路の出力信号を記憶する第1,第２
   のバッファメモリと、 前記フィールドメモリから読み出される映像信号のフィ
   ールドと前記第1,第２のバッファメモリから読み出す子
   画面のフィールドとの一致を検出し、前記第１、第２の
   バッファメモリを制御する子画面制御回路と、 前記子画面制御回路の出力信号によって前記第１、第２
   のバッファメモリ出力を切り換える第１のスイッチ回路
   と、 前記第１のスイッチ回路出力信号と前記フィールドメモ
   リ出力信号を切り換える第２のスイッチ回路と、 前記第２のスイッチ回路からの実走査線信号と補間走査
   線信号を切り換えて前記倍速変換回路へ出力する第3,第
   ４のスイッチ回路とが設けられ、 前記第1,第２のバッファメモリは、交互に、１フィール
   ドずつ前記子画面サンプル回路出力を記憶し、 前記子画面制御回路は、前記映像信号の同期信号を入力
   し、該同期信号に基づいて、前記第1,第２のバッファメ
   モリのうち、前記フィールドメモリから読み出す映像信
   号とフィールドが一致する、いずれかのバッファメモリ
   の出力を指定する出力信号を前記第１のスイッチ回路に
   出力すること を特徴とする映像信号の縮小表示回路。
3. 【請求項３】入力映像信号を１フレーム遅延するフレー
   ムメモリと、前記フレームメモリの入出力信号を用いた
   Y/C分離回路と、前記Y/C分離回路の出力信号を１フィー
   ルド遅延するフィールドメモリと、前記フィールドメモ
   リの入出力信号を用いた走査線補間回路と、前記Y/C分
   離回路出力信号と前記走査線補間回路出力信号を用いた
   倍速変換回路を備えた映像信号処理回路において、 前記映像信号の同期信号を入力し、前記フレームメモリ
   及び前記フィールドメモリを制御する制御回路と、 入力映像信号を間引いて子画面信号を作成する子画面サ
   ンプル回路と、 前記子画面サンプル回路出力と入力映像信号を切り換え
   て前記フレームメモリへ出力する第１のスイッチ回路
   と、 前記子画面サンプル出力信号と前記Y/C分離回路出力信
   号を切り換えて前記フィールドメモリへ入力する第２の
   スイッチ回路と、 前記Y/C分離回路と前記フレームメモリを切り換える第
   ３のスイッチ回路と、 前記走査線補間回路と前記フィールドメモリ出力を切り
   換える第４のスイッチ回路と、 前記第3,4のスイッチ回路出力信号を切り換えて前記倍
   速変換メモリへ出力する第5,6のスイッチ回路が設けら
   れ、 前記制御回路は、３つのバッファメモリ領域を前記フレ
   ームメモリ及び前記フィールドメモリに確保し、これら
   ３つのバッファメモリ領域のうち、いずれか１つのバッ
   ファメモリ領域に前記入力映像信号あるいは前記Y/C分
   離回路出力信号を記憶させ、他の２つのバッファメモリ
   領域に前記子画面サンプル回路出力における奇数フレー
   ムおよび偶数フレームを交互に記憶させること を特徴とする映像信号の縮小表示回路。
4. 【請求項４】さらに、新たに子画面信号用の映像入力端
   子が設けられ、 前記子画面映像信号を前記子画面サンプル回路へ入力
   し、 前記子画面サンプル回路出力信号を一時記憶する第1,第
   ２のバッファメモリが設けられ、 前記第１のバッファメモリ出力は、前記第１のスイッチ
   回路に入力され、 前記第２のバッファメモリ出力は、前記第２のスイッチ
   回路に入力されること を特徴とする請求項３記載の映像信号の縮小表示回路。