JP3509926B2 - 映像信号処理回路 - Google Patents
映像信号処理回路Info
- Publication number
- JP3509926B2 JP3509926B2 JP07682794A JP7682794A JP3509926B2 JP 3509926 B2 JP3509926 B2 JP 3509926B2 JP 07682794 A JP07682794 A JP 07682794A JP 7682794 A JP7682794 A JP 7682794A JP 3509926 B2 JP3509926 B2 JP 3509926B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- field
- video data
- video
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Television Signal Processing For Recording (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Television Systems (AREA)
- Picture Signal Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、インターレース方式の
テレビジョン信号の走査線を補間しフィールド倍速処理
してラインフリッカを除去する映像信号処理回路に関す
る。
テレビジョン信号の走査線を補間しフィールド倍速処理
してラインフリッカを除去する映像信号処理回路に関す
る。
【０００２】
【従来の技術】従来のテレビジョン装置においては、２
つのフィールド（以下、Ａフィールド及びＢフィールド
と記す）をインターレースして１画面（フレーム）を構
成している。このようなインターレースによる走査にお
いては、インターレース妨害と呼ばれるラインフリッカ
等の問題が生じる。
つのフィールド（以下、Ａフィールド及びＢフィールド
と記す）をインターレースして１画面（フレーム）を構
成している。このようなインターレースによる走査にお
いては、インターレース妨害と呼ばれるラインフリッカ
等の問題が生じる。
【０００３】そこで、従来は、フィールド遅延した倍速
変換信号を記憶する１入力、１出力の２ポートメモリを
備えたデジタル信号処理回路であるＬＦＲ(Line Flicke
r Reduction)回路を用い、フィールド倍速処理を行って
走査線を補間することで上記のラインフリッカを除去し
ていた。
変換信号を記憶する１入力、１出力の２ポートメモリを
備えたデジタル信号処理回路であるＬＦＲ(Line Flicke
r Reduction)回路を用い、フィールド倍速処理を行って
走査線を補間することで上記のラインフリッカを除去し
ていた。
【０００４】ここで、ＬＦＲ回路とは、フィールド倍速
処理を行って走査線を補間することで、ノーマル速処理
時に観測されるフィールド間及びライン間のインターフ
リッカを減少させる回路であり、倍速時の走査線内挿処
理を行う際に必要なフィールド遅延信号を得るための信
号処理が要求される。
処理を行って走査線を補間することで、ノーマル速処理
時に観測されるフィールド間及びライン間のインターフ
リッカを減少させる回路であり、倍速時の走査線内挿処
理を行う際に必要なフィールド遅延信号を得るための信
号処理が要求される。
【０００５】以下、従来例を図面を参照して説明する。
【０００６】図３に示すように、このような従来のＬＦ
Ｒ回路３１では、Ａ／Ｄコンバータ１１でアナログの映
像信号をデジタル信号の画像データｄ１に変換して、倍
速動作時の補間信号を内挿処理して得るために、２つの
１入力、１出力の２ポートメモリである第１フィールド
メモリ３２及び第２フィールドメモリ１２を使用してい
る。
Ｒ回路３１では、Ａ／Ｄコンバータ１１でアナログの映
像信号をデジタル信号の画像データｄ１に変換して、倍
速動作時の補間信号を内挿処理して得るために、２つの
１入力、１出力の２ポートメモリである第１フィールド
メモリ３２及び第２フィールドメモリ１２を使用してい
る。
【０００７】ＬＦＲ回路３１は、１フィールドの映像信
号をノーマル速、例えばフィールド周波数がＰＡＬ方式
の５０Ｈｚであれば、タイミングコントローラ１３から
の１／５０Secのノーマルライト信号ｓ１により、Ａ／
Ｄコンバータ１１で画像データｄ１に変換して第１フィ
ールドメモリ３２に書き込む。
号をノーマル速、例えばフィールド周波数がＰＡＬ方式
の５０Ｈｚであれば、タイミングコントローラ１３から
の１／５０Secのノーマルライト信号ｓ１により、Ａ／
Ｄコンバータ１１で画像データｄ１に変換して第１フィ
ールドメモリ３２に書き込む。
【０００８】そして、タイミングコントローラ１３で倍
速読み出しの時間軸変換を行い、ノーマルライト信号ｓ
１に対して１／２フィールド遅延した、第１フィールド
メモリ３２のリード信号である倍速信号（１／１００Se
c）ｓ２に基づいて、第１フィールドメモリ３２から読
み出した画像データｄ３をＬＦＲ部１４に倍速で取り込
むと共に、倍速信号ｓ２に基づいて画像データｄ３を第
２フィールドメモリ１２に倍速で書き込む。
速読み出しの時間軸変換を行い、ノーマルライト信号ｓ
１に対して１／２フィールド遅延した、第１フィールド
メモリ３２のリード信号である倍速信号（１／１００Se
c）ｓ２に基づいて、第１フィールドメモリ３２から読
み出した画像データｄ３をＬＦＲ部１４に倍速で取り込
むと共に、倍速信号ｓ２に基づいて画像データｄ３を第
２フィールドメモリ１２に倍速で書き込む。
【０００９】さらに、１フィールド遅延させた信号を得
るために、タイミングコントローラ１３からの倍速信号
ｓ２に対して１フィールド遅延した第２フィールドメモ
リ１２のライト信号である遅延倍速信号（１／１００Se
c）ｓ４に基づき、第２フィールドメモリ１２に書き込
まれた画像データｄ４を読み出しＬＦＲ部１４に取り込
む。
るために、タイミングコントローラ１３からの倍速信号
ｓ２に対して１フィールド遅延した第２フィールドメモ
リ１２のライト信号である遅延倍速信号（１／１００Se
c）ｓ４に基づき、第２フィールドメモリ１２に書き込
まれた画像データｄ４を読み出しＬＦＲ部１４に取り込
む。
【００１０】また、タイミングコントローラ１３からの
制御信号ｓ５に基づいてスイッチｓｗ１を切り換えるこ
とで、第１フィールドメモリ３２と第２フィールドメモ
リ１２とから読みだした２種類の画像データｄ３，ｄ４
のうち一方の画像データを、ラインメモリ１６に出力
し、ラインメモリ１６では、タイミングコントローラ１
３からの制御信号ｓ６に基づいて１ライン遅延させ、遅
延した１ラインの画像データｄ５をＬＦＲ部１４に出力
する。
制御信号ｓ５に基づいてスイッチｓｗ１を切り換えるこ
とで、第１フィールドメモリ３２と第２フィールドメモ
リ１２とから読みだした２種類の画像データｄ３，ｄ４
のうち一方の画像データを、ラインメモリ１６に出力
し、ラインメモリ１６では、タイミングコントローラ１
３からの制御信号ｓ６に基づいて１ライン遅延させ、遅
延した１ラインの画像データｄ５をＬＦＲ部１４に出力
する。
【００１１】ＬＦＲ部１４は、例えばメディアンフィル
タによって構成されており、入力された画像データｄ
３，ｄ４，ｄ５の３値の信号から中間値を選択し、ノー
マルライト信号ｓ１に対して１フィールド遅延したタイ
ミングコントローラ１３からの出力制御信号である出力
倍速信号（１／１００Sec）ｓ７に基づいて順次走査線
信号ｓ１５としてＤ／Ａコンバータ１７を介して出力す
る。
タによって構成されており、入力された画像データｄ
３，ｄ４，ｄ５の３値の信号から中間値を選択し、ノー
マルライト信号ｓ１に対して１フィールド遅延したタイ
ミングコントローラ１３からの出力制御信号である出力
倍速信号（１／１００Sec）ｓ７に基づいて順次走査線
信号ｓ１５としてＤ／Ａコンバータ１７を介して出力す
る。
【００１２】図４は図３における上記のノーマルライト
信号ｓ１，倍速信号ｓ２，遅延倍速信号Ｓ４及び出力倍
速信号ｓ７のタイミングを示す。ここで書かれている記
号Ａ１，Ｂ１等は、後述する図５で定義されるフィール
ドの呼び名である。
信号ｓ１，倍速信号ｓ２，遅延倍速信号Ｓ４及び出力倍
速信号ｓ７のタイミングを示す。ここで書かれている記
号Ａ１，Ｂ１等は、後述する図５で定義されるフィール
ドの呼び名である。
【００１３】図５（ａ）は原信号の走査線構造であり、
Ａフィールド及びＢフィールドを構成する各Ａ１フィー
ルド、Ｂ１フィールド、Ａ２フィールド、…に対して、
横軸に時間、縦軸に画面垂直位置を取っている。つま
り、例えばフィールド周波数がＰＡＬ方式の５０Ｈｚで
あれば、Ａ１フィールドとＢ１フィールドの間は１／５
０Secの間隔になる。また、Ａ１フィールド、Ｂ１フィ
ールド、Ａ２フィールド、…は、それぞれＡ１−１〜Ａ
１−ｎ，Ｂ１−１〜Ｂ１−ｎ，Ａ２−１〜Ａ２−ｎ，…
からなる画素データから構成される。以下、Ａフィール
ド及びＢフィールドの画素データを総称して原信号Ａ，
Ｂと称す。
Ａフィールド及びＢフィールドを構成する各Ａ１フィー
ルド、Ｂ１フィールド、Ａ２フィールド、…に対して、
横軸に時間、縦軸に画面垂直位置を取っている。つま
り、例えばフィールド周波数がＰＡＬ方式の５０Ｈｚで
あれば、Ａ１フィールドとＢ１フィールドの間は１／５
０Secの間隔になる。また、Ａ１フィールド、Ｂ１フィ
ールド、Ａ２フィールド、…は、それぞれＡ１−１〜Ａ
１−ｎ，Ｂ１−１〜Ｂ１−ｎ，Ａ２−１〜Ａ２−ｎ，…
からなる画素データから構成される。以下、Ａフィール
ド及びＢフィールドの画素データを総称して原信号Ａ，
Ｂと称す。
【００１４】図５（ａ）の原信号Ａ，Ｂをもとに、Ａフ
ィールドとＢフィールドの信号の間に補間信号Ｂ’，
Ａ’を内挿してフィールド倍速の１００Ｈｚで走査した
順次走査線の走査線構造を表したのが図５（ｂ）であ
り、補間信号Ａ’，Ｂ’は、原信号Ａ，Ｂと同様な構成
となっている。
ィールドとＢフィールドの信号の間に補間信号Ｂ’，
Ａ’を内挿してフィールド倍速の１００Ｈｚで走査した
順次走査線の走査線構造を表したのが図５（ｂ）であ
り、補間信号Ａ’，Ｂ’は、原信号Ａ，Ｂと同様な構成
となっている。
【００１５】図５（ｂ）において、倍速時の補間信号
Ａ’，Ｂ’は、原信号Ａ，Ｂ及びＡまたはＢのうち、１
種類を１ライン遅延させた信号の３値からメディアンフ
ィルタであるＬＦＲ部１４によって選択されたものであ
る。
Ａ’，Ｂ’は、原信号Ａ，Ｂ及びＡまたはＢのうち、１
種類を１ライン遅延させた信号の３値からメディアンフ
ィルタであるＬＦＲ部１４によって選択されたものであ
る。
【００１６】例えば、図５（ｂ）の補間信号Ｂ１’，Ａ
１’の内挿は次のように行われる。すなわち、補間信号
Ｂ’の画像データＢ１’−３は、Ａ１フィールドの３１
２ライン（１フィールド）と３１３ライン（１フィール
ド＋１ライン）遅延させた２つの信号（Ａ１−３，Ａ１
−２：第１フィールドメモリ３２からの画像データｄ３
及びラインメモリ１６からの画像データｄ５）と、Ｂ１
フィールドの信号（Ｂ１−３：第２フィールドメモリ１
２からの画像データｄ４）との３値をメディアンフィル
タであるＬＦＲ部１４で比較することによって作られ
る。他の補間信号Ｂ’のデータも同様である。
１’の内挿は次のように行われる。すなわち、補間信号
Ｂ’の画像データＢ１’−３は、Ａ１フィールドの３１
２ライン（１フィールド）と３１３ライン（１フィール
ド＋１ライン）遅延させた２つの信号（Ａ１−３，Ａ１
−２：第１フィールドメモリ３２からの画像データｄ３
及びラインメモリ１６からの画像データｄ５）と、Ｂ１
フィールドの信号（Ｂ１−３：第２フィールドメモリ１
２からの画像データｄ４）との３値をメディアンフィル
タであるＬＦＲ部１４で比較することによって作られ
る。他の補間信号Ｂ’のデータも同様である。
【００１７】また、同様に補間信号Ａ’の画像データＡ
１’−３は、Ａ１フィールドの３１２ライン（１フィー
ルド）遅延させた信号（Ａ１−３）と、Ｂ１フィールド
の信号（Ｂ１−４）と、Ｂ１−４を１ライン遅延させた
信号（Ｂ１−３）とを比較するメディアンフィルタであ
るＬＦＲ部１４を用いて作られる。
１’−３は、Ａ１フィールドの３１２ライン（１フィー
ルド）遅延させた信号（Ａ１−３）と、Ｂ１フィールド
の信号（Ｂ１−４）と、Ｂ１−４を１ライン遅延させた
信号（Ｂ１−３）とを比較するメディアンフィルタであ
るＬＦＲ部１４を用いて作られる。
【００１８】
【発明が解決しようとする課題】しかしながら、一般
に、フィールドメモリの書き込みレートは読み出しレー
トよりも低いので、上記の従来のＬＦＲ回路３１の構成
では、第２フィールドメモリ１２への画像データの書き
込みレートが、ＬＦＲ部１４への画像データの取り込み
のための第１フィールドメモリ３２からの画像データの
読み出しレートを制限することになる。つまり現存のフ
ィールドメモリの書き込み側のクロック周波数の制約
で、所望のサンプルレートで補間のための画像データを
サンプリングすることができず、低いレートでサンプリ
ングを行うこととなり、このため、最終的に得られる信
号の周波数帯域が制限されてしまうという問題がある。
に、フィールドメモリの書き込みレートは読み出しレー
トよりも低いので、上記の従来のＬＦＲ回路３１の構成
では、第２フィールドメモリ１２への画像データの書き
込みレートが、ＬＦＲ部１４への画像データの取り込み
のための第１フィールドメモリ３２からの画像データの
読み出しレートを制限することになる。つまり現存のフ
ィールドメモリの書き込み側のクロック周波数の制約
で、所望のサンプルレートで補間のための画像データを
サンプリングすることができず、低いレートでサンプリ
ングを行うこととなり、このため、最終的に得られる信
号の周波数帯域が制限されてしまうという問題がある。
【００１９】また、例えばフィールドメモリの書き込み
／読み出しのクロックレートを変えてアスペクト変換の
処理を行う場合には、サンプリング周波数をさらに高く
するために、それぞれのアスペクト比に合わせてクロッ
ク周波数を変える必要があり、回路構成が複雑になると
いった問題もある。
／読み出しのクロックレートを変えてアスペクト変換の
処理を行う場合には、サンプリング周波数をさらに高く
するために、それぞれのアスペクト比に合わせてクロッ
ク周波数を変える必要があり、回路構成が複雑になると
いった問題もある。
【００２０】本発明は、上記事情に鑑みてなされたもの
であり、簡単な構成により、所望のサンプルレートで画
像データをサンプリングして、倍速時の走査線内挿処理
を行い、ノーマル速時に観測されるフィールド間及びラ
イン間のインターフリッカを減少させることのできるＬ
ＦＲ回路を提供することを目的としている。
であり、簡単な構成により、所望のサンプルレートで画
像データをサンプリングして、倍速時の走査線内挿処理
を行い、ノーマル速時に観測されるフィールド間及びラ
イン間のインターフリッカを減少させることのできるＬ
ＦＲ回路を提供することを目的としている。
【００２１】
【課題を解決するための手段】本発明の映像信号処理回
路は、インターレース方式の映像データを書き込みによ
り記憶し、映像データが第１の映像データおよび第２の
映像データとして、互いに非同期に読み出される第１記
憶手段と、第１記憶手段から読み出された第１の映像デ
ータを書き込みにより記憶し、第１の映像データが第３
の映像データとして読み出される第２記憶手段と、第１
記憶手段から読み出された第２の映像データ、第２記憶
手段から読み出された第３の映像データ、およびこれら
２つの映像データのいずれかを１ライン期間遅延させた
第４の映像データにより補間フィールドデータを生成す
る補間データ生成手段と、第１記憶手段に対する映像デ
ータの書き込み処理および第１の映像データの読み出し
処理、並びに第２記憶手段に対する第１の映像データの
書き込み処理に対して、第１記憶手段からの第２の映像
データの読み出し処理および第２記憶手段からの第３の
映像データの読み出し処理を倍速とするよう制御する制
御手段とを備える。映像信号は、ＰＡＬ方式、ＮＴＳＣ
方式またはＳＥＣＡＭ方式のいずれか１つの映像信号で
あるようにすることができる。
路は、インターレース方式の映像データを書き込みによ
り記憶し、映像データが第１の映像データおよび第２の
映像データとして、互いに非同期に読み出される第１記
憶手段と、第１記憶手段から読み出された第１の映像デ
ータを書き込みにより記憶し、第１の映像データが第３
の映像データとして読み出される第２記憶手段と、第１
記憶手段から読み出された第２の映像データ、第２記憶
手段から読み出された第３の映像データ、およびこれら
２つの映像データのいずれかを１ライン期間遅延させた
第４の映像データにより補間フィールドデータを生成す
る補間データ生成手段と、第１記憶手段に対する映像デ
ータの書き込み処理および第１の映像データの読み出し
処理、並びに第２記憶手段に対する第１の映像データの
書き込み処理に対して、第１記憶手段からの第２の映像
データの読み出し処理および第２記憶手段からの第３の
映像データの読み出し処理を倍速とするよう制御する制
御手段とを備える。映像信号は、ＰＡＬ方式、ＮＴＳＣ
方式またはＳＥＣＡＭ方式のいずれか１つの映像信号で
あるようにすることができる。
【００２２】
【作用】本発明の映像信号処理回路においては、インタ
ーレース方式の映像データが書き込みにより記憶され、
映像データが第１の映像データおよび第２の映像データ
として、互いに非同期に読み出される。読み出された第
１の映像データが書き込みにより記憶され、第１の映像
データが第３の映像データとして読み出される。そし
て、第２の映像データ、第３の映像データ、およびこれ
ら２つの映像データのいずれかを１ライン期間遅延させ
た第４の映像データにより補間フィールドデータが生成
される。なお、映像データの書き込み処理および第１の
映像データの読み出し処理、並びに第１の映像データの
書き込み処理に対して、第２の映像データの読み出し処
理および第３の映像データの読み出し処理が倍速となる
よう制御される。
ーレース方式の映像データが書き込みにより記憶され、
映像データが第１の映像データおよび第２の映像データ
として、互いに非同期に読み出される。読み出された第
１の映像データが書き込みにより記憶され、第１の映像
データが第３の映像データとして読み出される。そし
て、第２の映像データ、第３の映像データ、およびこれ
ら２つの映像データのいずれかを１ライン期間遅延させ
た第４の映像データにより補間フィールドデータが生成
される。なお、映像データの書き込み処理および第１の
映像データの読み出し処理、並びに第１の映像データの
書き込み処理に対して、第２の映像データの読み出し処
理および第３の映像データの読み出し処理が倍速となる
よう制御される。
【００２３】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて述べる。
ついて述べる。
【００２４】図１は、本発明のＬＦＲ回路の一実施例の
構成を示すブロック図であり、本実施例は従来例（図３
及び図４）とほとんど同じであるので、異なる構成のみ
説明し同一の構成には同じ符号をつけ説明は省略する。
構成を示すブロック図であり、本実施例は従来例（図３
及び図４）とほとんど同じであるので、異なる構成のみ
説明し同一の構成には同じ符号をつけ説明は省略する。
【００２５】図１に示すように、本実施例のＬＦＲ回路
１は、従来例の第１フィールドメモリ３２の代わりに、
入力１ポート、出力がそれぞれ独立した２ポートの非同
期読み出しが可能な第１記憶手段としての非同期の３ポ
ートメモリ２を用いて構成されており、その他の構成は
従来例（図３）と同じである。
１は、従来例の第１フィールドメモリ３２の代わりに、
入力１ポート、出力がそれぞれ独立した２ポートの非同
期読み出しが可能な第１記憶手段としての非同期の３ポ
ートメモリ２を用いて構成されており、その他の構成は
従来例（図３）と同じである。
【００２６】本実施例のＬＦＲ回路１は、３ポートメモ
リ２の入力ポートに１フィールドの画像信号ｄ１を入力
し、ノーマル速、例えばフィールド周波数がＰＡＬ方式
の５０Ｈｚであればタイミングコントローラ１３からの
１／５０Secのノーマルライト信号ｓ１で書き込む。
リ２の入力ポートに１フィールドの画像信号ｄ１を入力
し、ノーマル速、例えばフィールド周波数がＰＡＬ方式
の５０Ｈｚであればタイミングコントローラ１３からの
１／５０Secのノーマルライト信号ｓ１で書き込む。
【００２７】そして、タイミングコントローラ１３で倍
速読み出しの時間軸変換を行いノーマルライト信号ｓ１
に対して１／２フィールド遅延した、３ポートメモリ２
の第１出力ポートのリード信号である倍速信号（１／１
００Sec）ｓ２に基づいて、３ポートメモリ２の第１出
力ポートから画像データｄ３を読みだし、補間データ生
成手段としてのＬＦＲ部１４に倍速で取り込む。
速読み出しの時間軸変換を行いノーマルライト信号ｓ１
に対して１／２フィールド遅延した、３ポートメモリ２
の第１出力ポートのリード信号である倍速信号（１／１
００Sec）ｓ２に基づいて、３ポートメモリ２の第１出
力ポートから画像データｄ３を読みだし、補間データ生
成手段としてのＬＦＲ部１４に倍速で取り込む。
【００２８】一方、倍速信号ｓ２に対して非同期で、ノ
ーマルライト信号ｓ１に対して１フィールド遅延した、
３ポートメモリ２の第２出力ポートのリード信号である
ノーマルリード信号（１／５０Sec）ｓ３に基づいて、
３ポートメモリ２の第２出力ポートから画像データｄ２
を第２記憶手段としての第２フィールドメモリ１２に書
き込む。
ーマルライト信号ｓ１に対して１フィールド遅延した、
３ポートメモリ２の第２出力ポートのリード信号である
ノーマルリード信号（１／５０Sec）ｓ３に基づいて、
３ポートメモリ２の第２出力ポートから画像データｄ２
を第２記憶手段としての第２フィールドメモリ１２に書
き込む。
【００２９】また、タイミングコントローラ１３からの
制御信号ｓ５に基づいてスイッチｓｗ１を切り換えるこ
とで、第１フィールドメモリ３２と第２フィールドメモ
リ１２とから読みだした２種類の画像データｄ３，ｄ４
のうち一方の画像データを、データ遅延手段としてのラ
インメモリ１６に出力し、ラインメモリ１６では、タイ
ミングコントローラ１３からの制御信号ｓ６に基づいて
１ライン遅延させ、遅延した１ラインの画像データｄ５
をＬＦＲ部１４に出力する。
制御信号ｓ５に基づいてスイッチｓｗ１を切り換えるこ
とで、第１フィールドメモリ３２と第２フィールドメモ
リ１２とから読みだした２種類の画像データｄ３，ｄ４
のうち一方の画像データを、データ遅延手段としてのラ
インメモリ１６に出力し、ラインメモリ１６では、タイ
ミングコントローラ１３からの制御信号ｓ６に基づいて
１ライン遅延させ、遅延した１ラインの画像データｄ５
をＬＦＲ部１４に出力する。
【００３０】図２は図１における上記のノーマルライト
信号ｓ１，ノーマルリード信号ｓ３，倍速信号ｓ２，遅
延倍速信号Ｓ４及び出力倍速信号ｓ７のタイミングを示
す。ここで書かれている記号Ａ１，Ｂ１等は、前述の図
５で定義されたフィールドの呼び名である。その他の作
用は従来例と同じである。
信号ｓ１，ノーマルリード信号ｓ３，倍速信号ｓ２，遅
延倍速信号Ｓ４及び出力倍速信号ｓ７のタイミングを示
す。ここで書かれている記号Ａ１，Ｂ１等は、前述の図
５で定義されたフィールドの呼び名である。その他の作
用は従来例と同じである。
【００３１】このように本実施例のＬＦＲ回路１によれ
ば、入力１ポート、出力がそれぞれ独立した２ポートの
非同期読み出しが可能な非同期の３ポートメモリ２を用
いて構成しているので、第２フィールドメモリ１２への
画像データの書き込みが、ＬＦＲ部１４への画像データ
の取り込みのための３ポートメモリ２からの画像データ
の読み出しレートを制限することがないので、所望の周
波数帯域を得るためのサンプリングレートの設定が可能
となる。
ば、入力１ポート、出力がそれぞれ独立した２ポートの
非同期読み出しが可能な非同期の３ポートメモリ２を用
いて構成しているので、第２フィールドメモリ１２への
画像データの書き込みが、ＬＦＲ部１４への画像データ
の取り込みのための３ポートメモリ２からの画像データ
の読み出しレートを制限することがないので、所望の周
波数帯域を得るためのサンプリングレートの設定が可能
となる。
【００３２】また、使用する３ポートメモリ２及び第２
フィールドメモリ１２への書き込み速度をノーマル速に
限定することで、３ポートメモリ２の書き込み制御と第
２フィールドメモリ１２の書き込み制御とを共通化する
ことができる。
フィールドメモリ１２への書き込み速度をノーマル速に
限定することで、３ポートメモリ２の書き込み制御と第
２フィールドメモリ１２の書き込み制御とを共通化する
ことができる。
【００３３】さらに、非同期２ポート出力のメモリを使
用することで、周波数変換後のサンプルレートをメモリ
の読み出し可能レート内で自由に選択できる。
用することで、周波数変換後のサンプルレートをメモリ
の読み出し可能レート内で自由に選択できる。
【００３４】また、水平圧縮等を行う場合に、メモリの
書き込み及び読み出しクロックに対するメモリコントロ
ールの切り換えが必要なくなり、それぞれに単一クロッ
クでの動作が可能になる。
書き込み及び読み出しクロックに対するメモリコントロ
ールの切り換えが必要なくなり、それぞれに単一クロッ
クでの動作が可能になる。
【００３５】尚、上記実施例では、テレビジョンの信号
形式をＰＡＬ方式として説明したが、これに限らずＮＴ
ＳＣ方式あるいはＳＥＣＡＭ方式等のインターレースの
テレビジョン信号に適用できることはいうまでもない。
形式をＰＡＬ方式として説明したが、これに限らずＮＴ
ＳＣ方式あるいはＳＥＣＡＭ方式等のインターレースの
テレビジョン信号に適用できることはいうまでもない。
【００３６】
【発明の効果】以上説明したように本発明によれば、簡
単な構成により、所望のサンプルレートで画像データを
サンプリングして、倍速時の走査線内挿処理を行い、ノ
ーマル速時に観測されるフィールド間及びライン間のイ
ンターフリッカを減少させることができる。
単な構成により、所望のサンプルレートで画像データを
サンプリングして、倍速時の走査線内挿処理を行い、ノ
ーマル速時に観測されるフィールド間及びライン間のイ
ンターフリッカを減少させることができる。
【図１】本発明のＬＦＲ回路の一実施例の構成を示すブ
ロック図である。
ロック図である。
【図２】図１のＬＦＲ回路の各信号のタイミングを示す
タイミング図である。
タイミング図である。
【図３】従来のＬＦＲ回路の構成を示すブロック図であ
る。
る。
【図４】図３のＬＦＲ回路の各信号のタイミングを示す
タイミング図である。
タイミング図である。
【図５】走査線の構造を示す走査線構造図である。
１ ＬＦＲ回路
２ ３ポートメモリ
１１ Ａ／Ｄコンバータ
１２ 第２フィールドメモリ
１３ タイミングコントローラ
１４ ＬＦＲ部
１６ ラインメモリ
１７ Ｄ／Ａコンバータ
フロントページの続き
(56)参考文献 特開 平４−65982（ＪＰ，Ａ)
特開 平２−33279（ＪＰ，Ａ)
特開 平２−39689（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/66
H04N 7/01
Claims (2)
- 【請求項１】 インターレース方式の映像データを書き
込みにより記憶し、前記映像データが第１の映像データ
および第２の映像データとして、互いに非同期に読み出
される第１記憶手段と、前記第１記憶手段から読み出された前記第１の映像デー
タを書き込みにより 記憶し、前記第１の映像データが第
３の映像データとして読み出される第２記憶手段と、前記 第１記憶手段から読み出された前記第２の映像デー
タ、前記第２記憶手段から読み出された前記第３の映像
データ、およびこれら２つの映像データのいずれかを１
ライン期間遅延させた第４の映像データにより補間フィ
ールドデータを生成する補間データ生成手段と、 前記第１記憶手段に対する前記映像データの書き込み処
理および前記第１の映像データの読み出し処理、並びに
前記第２記憶手段に対する前記第１の映像データの書き
込み処理に対して、前記第１記憶手段からの前記第２の
映像データの読み出し処理および前記第２記憶手段から
の前記第３の映像データの読み出し処理を倍速とするよ
う制御する制御手段と を備えたことを特徴とする映像信
号処理回路。 - 【請求項２】 前記映像信号は、ＰＡＬ方式、ＮＴＳＣ
方式またはＳＥＣＡＭ方式のいずれか１つの映像信号で
あることを特徴とする請求項１に記載の映像信号処理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07682794A JP3509926B2 (ja) | 1994-04-15 | 1994-04-15 | 映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07682794A JP3509926B2 (ja) | 1994-04-15 | 1994-04-15 | 映像信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288717A JPH07288717A (ja) | 1995-10-31 |
| JP3509926B2 true JP3509926B2 (ja) | 2004-03-22 |
Family
ID=13616518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07682794A Expired - Fee Related JP3509926B2 (ja) | 1994-04-15 | 1994-04-15 | 映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3509926B2 (ja) |
-
1994
- 1994-04-15 JP JP07682794A patent/JP3509926B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07288717A (ja) | 1995-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5828415A (en) | Apparatus for controlling video down-conversion | |
| KR950001562B1 (ko) | Tv의 화면 종횡비 변환방법 및 장치 | |
| JP3509926B2 (ja) | 映像信号処理回路 | |
| JPH09172615A (ja) | 信号処理装置 | |
| US5822009A (en) | Video down-conversion | |
| JP2779007B2 (ja) | ノイズ低減回路 | |
| JPH08317295A (ja) | デジタル画像記録装置およびデジタル画像再生装置 | |
| JP2721387B2 (ja) | ビデオ信号処理回路 | |
| KR100378788B1 (ko) | 다중-표준형2화면영상신호처리회로 | |
| JPH07170449A (ja) | 画像縮小装置 | |
| JPS6343950B2 (ja) | ||
| KR0166893B1 (ko) | 영상포맷 변환장치 및 방법 | |
| JPS61123295A (ja) | カラ−テレビジヨン信号のｙ／ｃ分離回路 | |
| JP3018384B2 (ja) | ビデオ信号処理回路 | |
| JP3363761B2 (ja) | 信号変換回路 | |
| JP2813270B2 (ja) | 多画面テレビジョン受像機とそのメモリ装置 | |
| JP3258723B2 (ja) | マルチビジョンシステム | |
| JP2896013B2 (ja) | テレビジョン方式変換システムのデータ処理回路 | |
| JPH0545112B2 (ja) | ||
| JP3183231B2 (ja) | 映像データのバス転送方式 | |
| JP2784602B2 (ja) | 映像信号変換装置 | |
| JP2822363B2 (ja) | 垂直伸長装置 | |
| JP2001211430A (ja) | 補間フェーズの動的計算を使用するフィールドまたはフレーム周波数変換のための方法およびデバイス | |
| JP2006003481A (ja) | 画サイズ変換装置及び撮像装置 | |
| JPH07245729A (ja) | 映像信号処理方法および映像特殊効果装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031211 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031224 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |