JP3003826B2 - クロック再生回路 - Google Patents

クロック再生回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、復調器のクロック再
生回路に関するものである。
【０００２】
【従来の技術】図１７は、“全ディジタル化高速クロッ
ク再生回路の一検討−蓄積型クロック再生法−”，電子
情報通信学会技術研究報告，ＳＡＴ９０−３１（１９９
０−１１）に示されている従来のクロック再生回路を示
す構成ブロック図である。
【０００３】図１７において、準同期検波されたＩch、
Ｑch信号は、入力端子１、２から入力される。固定発振
器３は、この受信機の固定クロックを発生し、Ａ／Ｄ変
換器４、５はこの固定クロックで動作することによって
Ｉch、Ｑch信号をＡ／Ｄ変換する。６、７はＡ／Ｄ変換
されたディジタル信号を１スロット長蓄えるランダムア
クセスメモリ（以下、ＲＡＭと言う）である。そして、
ＲＡＭ１とＲＡＭ２とから、２ポートＲＡＭ１００が構
成されている。この２ポートＲＡＭ１００は、その中に
含まれている一方のＲＡＭに信号を蓄えている間は、他
方のＲＡＭに蓄えられている信号が処理される。
【０００４】８は、Ａ／Ｄ変換されたＩch、Ｑch信号を
入力し、受信信号からクロック成分を生成する非線形処
理回路である。９は、非線形処理回路８の出力信号を入
力し、受信信号のシンボルクロックの位相を検出するク
ロック位相検出器であり、１０１は、非線形処理回路８
とクロック位相検出器９とから構成されるクロック位相
推定回路である。また、１０はクロック位相推定回路１
０１の出力信号と、２ポートＲＡＭ１００の出力信号と
から補間計算して判定点データを出力する内挿補間回路
であり、１１、１２は内挿補間されたＩch、Ｑchデータ
を出力する出力端子である。
【０００５】図１８は、図１７の非線形処理回路８の詳
細な構成例を示す構成ブロック図である。
【０００６】図１８において、Ａ／Ｄ変換されたＩch、
Ｑch信号は、入力端子２０、２１を介して入力される。
入力されたそれぞれの信号は、第一２乗回路２２及び第
二２乗回路２３によってそれぞれ２乗される。これらの
２乗回路２２及び２３の出力信号は、加算器２４によっ
て加算される。この加算結果は出力端子２５を介して出
力される。
【０００７】図１９は、図１７のクロック位相検出器９
の詳細な構成を示す構成ブロック図である。
【０００８】図１９において、３０は、非線形処理回路
８の出力信号が入力される入力端子であり、３１は固定
発振器３の出力クロック信号を入力するクロック入力端
子である。位相発生器３２は、固定発振器３のクロック
信号で動作し、シンボルクロック周期の位相情報（０〜
２πまたは−π〜＋π）を出力する。ＣＯＳ／ＳＩＮ波
形発生器３３は、位相発生器３２の出力値に相当するＣ
ＯＳ、ＳＩＮの値をそれぞれ出力する。入力端子３０か
ら入力された信号と、ＣＯＳ／ＳＩＮ波形発生器の出力
信号であるＣＯＳ値、ＳＩＮ値とは、第一乗算器３４、
第二乗算器３５においてそれぞれ乗算される。そして、
第一積分器３６、第二積分器３７は、上記の各乗算器の
出力する値を１スロット長積分する。
【０００９】位相計算器３８は、上記第一及び第二の積
分器３６、３７の出力信号から、受信信号に含まれるシ
ンボルクロックと、位相発生器３２の出力値との推定位
相差を算出する。さらに、この推定位相差は、出力端子
３９を通じて出力される。
【００１０】この従来のクロック再生回路の動作につい
て次に説明する。
【００１１】入力端子１、２に入力される準同期検波さ
れたＩch、Ｑch信号は、受信機の固定発振器３のクロッ
ク信号でＡ／Ｄ変換される。この際、固定発振器３の発
振周波数はシンボルレートのほぼＮ倍に設定されてい
る。つまり、Ｎ倍のオーバーサンプリングでＡ／Ｄ変換
されているのである。
【００１２】Ａ／Ｄ変換されたＩch、Ｑch信号は、それ
ぞれ２分岐され、一方は２ポートＲＡＭ１００に、他方
は非線形処理回路８に入力される。非線形処理回路８に
おいては、Ｉch、Ｑch信号はそれぞれ第一及び第二の２
乗回路２２、２３で２乗されてから、加算器２４で加算
され、加算結果Ｐ（ｎ）が出力される。これを表したも
のが式（１）である。
【００１３】 Ｐ（ｎ）＝（Ｉ（ｎ））２ ＋（Ｑ（ｎ））２ （１） （ｎ＝０、１、２、…） ここで、Ｉ（ｎ）、Ｑ（ｎ）は、それぞれサンプリング
時刻ｎにおけるＡ／Ｄ変換されたＩch、Ｑch信号を示
す。
【００１４】次に、非線形処理回路８の出力信号Ｐ
（ｎ）は、クロック位相検出器９の入力端子３０から入
力され、２分岐されて、ＣＯＳ／ＳＩＮ波形発生器の出
力信号であるＣＯＳ値、ＳＩＮ値と、第一及び第二の乗
算器３４、３５で乗算され以下のＤc （ｎ）、Ｄs
（ｎ）を出力する。
【００１５】 Ｄc （ｎ）＝Ｐ（ｎ）×ＣＯＳ（θclk （ｎ）） （２） Ｄs （ｎ）＝Ｐ（ｎ）×ＳＩＮ（θclk （ｎ）） （３） （ｎ＝０、１、２、…） 上式において、 θclk （ｎ）＝２π／Ｎ×ｎ （４） （Ｎ：オーバーサンプル数） （ｎ＝０、１、２、…） ここで、θclk （ｎ）は、２πの剰余であり、その取り
得る値は０≦θclk （ｎ）＜２πとなる。
【００１６】第一及び第二の積分器３６、３７はそれぞ
れ第一及び第二の乗算器３４、３５の出力を１スロット
長積分し、以下の積分値Ｓc 、Ｓs を出力する。
【００１７】 L-1 Ｓc ＝ΣＤc （ｋ） （５） ｋ＝０ L-1 Ｓs ＝ΣＤs （ｋ） （６） ｋ＝０ Ｌ：１スロット中のサンプル数 位相計算器３８は、上記Ｓc 、Ｓs を入力とし、受信信
号のシンボルクロックと、位相発生器３２の出力値との
推定位相差θ0 （ｒａｄ）を計算し、出力端子３９にこ
の計算結果を出力する。
【００１８】以下、θ0 の計算方法を示す。
【００１９】まず、Ｓcompを、次式で表される複素数と
する。
【００２０】 Ｓcomp＝Ｓc ＋ｊＳs （７） この時、θ0 は次式で表される。
【００２１】 θ0 ＝ａｒｇ（Ｓcomp） （８） （０≦θ0 ＜２π） つまり、この位相計算器３８では、受信信号を２乗した
後、受信信号のシンボルクロックの周波数で、離散フー
リエ変換（以下、ＤＦＴと言う）を行い、受信信号のク
ロック成分の位相情報を得ている。
【００２２】内挿補間回路１０は、クロック位相推定回
路１０１の出力信号である推定位相差θ0 を用いて、２
ポートＲＡＭ１００に蓄えられた信号を補間し、判定点
（ナイキスト波形の場合はナイキスト点）における値を
計算して出力する。以下、補間計算の一例として、ラグ
ランジェの一次補間を用いた方法について示す。
【００２３】まず、内挿補間回路１０は、推定位相差θ
0 より２ポートＲＡＭ１００に蓄えられている信号の判
定点の位置を求める。今、θ0 が次式に示す範囲内にあ
るものとする。
【００２４】 ２π／Ｎ・ｉ≦θ0 ＜２π／Ｎ・（ｉ＋１） （９） ただし、ｉ：０≦ｉ≦（Ｎ−１）の範囲の整数 この時、２ポートＲＡＭ１００に蓄えられたデータのｍ
シンボル目の判定点の位相θD （ｎ）は次式に示す範囲
内に存在する。ここにおいて、Ｌは１スロット中のサン
プル数である。
【００２５】 Ｎ・ｍ＋ｉ≦θD （ｎ）≦Ｎ・ｍ＋（ｉ＋１） （１０） （ｍ＝０、１、２、…） ただし、Ｎ・ｍ＋（ｉ＋１）≦Ｌ−１ 次に、内挿補間回路１０は、ｍシンボル目のＩch、Ｑch
それぞれの判定点データＩ（ｍ）、Ｑ（ｍ）を補間で求
めるため、２ポートＲＡＭ１００から以下の添字のＩc
h、Ｑchデータを取り出す。
【００２６】 Ｉ−（ｍ）＝Ｉ（Ｎ・ｍ＋ｉ） Ｉ＋（ｍ）＝Ｉ（Ｎ・ｍ＋ｉ＋１） Ｑ−（ｍ）＝Ｑ（Ｎ・ｍ＋ｉ） Ｑ＋（ｍ）＝Ｑ（Ｎ・ｍ＋ｉ＋１） （１１） そして、次の式を用いて、判定点データＩ（ｍ）、Ｑ
（ｍ）を計算して出力する。
【００２７】図２０は、Ｉchについて補間処理の原理を
説明する図である。図２０から明らかなように、以下の
式が導き出される。
【００２８】 Ｉ（ｍ） ＝｛ａ・Ｉ−（ｍ）＋ｂ・Ｉ＋（ｍ）｝／（ａ＋ｂ） Ｑ（ｍ） ＝｛ａ・Ｑ−（ｍ）＋ｂ・Ｑ＋（ｍ）｝／（ａ＋ｂ） （１２） ここで、 ａ＝２π／Ｎ・（ｉ＋１）−θ0 ｂ＝θ0 −２π／Ｎ・ｉ 内挿補間回路１０は、以上のようにして１スロット分の
データを計算し、出力端子１１、１２からそれぞれ判定
点データＩ（ｍ）、Ｑ（ｍ）を出力する。
【００２９】この際、内挿補間回路１０が補間のために
２ポートＲＡＭ１００から取り出すデータの個数は適用
する補間方式によって異なり、例えばラグランジェの２
次補間の場合は判定点の近傍の３点が用いられる。
【００３０】以上、ラグランジェの１次補間について説
明したが、ラグランジェの２次補間についても上述した
文献に同様に示されている。
【００３１】
【発明が解決しようとする課題】上記図１７、図１８、
図１９、図２０に示されている第１の従来のクロック再
生回路は上述したように構成されているので、再生クロ
ックは、位相発生器の出力値と受信信号のシンボルクロ
ックとの推定位相差を基にして生成される。従って、再
生クロックの周期は固定クロックで動作する位相発生器
の出力信号の周期となってしまう。
【００３２】つまり、従来のクロック再生回路における
再生クロックは位相発生器の出力値との位相差のみ校正
され、周波数差は制御されていない。
【００３３】従って、受信信号のシンボルクロックと位
相発生器の出力値との推定位相差がいわゆるバースト中
においてほとんど変化しないようなバーストモードを利
用した通信の場合は問題は生じないが、連続モードの場
合は上記の推定位相差の変化が無視できなくなり、再生
クロックのスリップが発生するという問題があった。
【００３４】本願発明は、上記課題を解消するためにな
されたもので、その目的は、受信信号を固定クロックで
サンプリングする復調器において、連続モードの場合も
再生クロックのスリップを生ずることなく、判定点デー
タを出力することが可能なクロック再生回路を得ること
である。
【００３５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の本発明は、復調器のクロック再生回
路において、Ａ／Ｄ変換した準同期検波受信信号を非線
形処理する非線形処理手段と、上記非線形処理された信
号を、受信信号のシンボルレートの４倍の周波数で交互
に選択する選択手段と、上記選択された信号を、受信信
号のシンボルレートの２倍の周波数で交互に反転／非反
転し、その結果を平均化した後さらに受信信号のシンボ
ルレートの２倍の周波数で反転／非反転する２つの符号
反転／平均化手段と、上記出力値を受信信号のシンボル
レートの４倍の周波数で交互に選択し、再生クロック信
号を出力する第２の選択手段と、を含むことを特徴とす
るクロック再生回路である。
【００３６】上記課題を解決するために、請求項２記載
の本発明は、復調器のクロック再生回路において、Ａ／
Ｄ変換した準同期検波受信信号を非線形処理する非線形
処理手段と、上記非線形処理された信号を受信信号のシ
ンボルレートの２倍の周波数で反転／非反転する第１の
反転／非反転手段と、上記第１の反転／非反転手段の出
力信号の平均値を求める平均化手段と、上記平均化手段
の出力信号を受信信号のシンボルレートの２倍の周波数
で反転／非反転し、再生クロック信号を出力する第２の
反転／非反転手段と、を含むことを特徴とするクロック
再生回路である。
【００３７】上記課題を解決するために、請求項３記載
の本発明は、請求項１から請求項２までに記載されてい
るクロック再生回路において、受信信号のシンボルレー
トの４倍の周波数でオーバーサンプルされた再生クロッ
ク信号を、補間する補間手段と、を含むことを特徴とす
るクロック再生回路である。
【００３８】上記課題を解決するために、請求項４記載
の本発明は、請求項１から請求項３に記載されているク
ロック再生回路において、前記平均化手段のレベルを検
出するレベル検出手段と、上記レベル検出手段の出力信
号を用いて、平均化手段が出力する信号のレベルを制御
する出力レベル設定手段と、を含むことを特徴とするク
ロック再生回路である。
【００３９】上記課題を解決するために、請求項５記載
の本発明は、請求項１から請求項３に記載されているク
ロック再生回路において、前記平均化手段は、出力する
信号のレベルを検出するレベル検出手段と、上記レベル
検出手段の出力信号を用いて平均化手段の出力値をホー
ルドするホールド手段と、を含むことを特徴とするクロ
ック再生回路である。
【００４０】
【作用】非線形処理回路出力にシンボルレート周期のＣ
ＯＳ，−ＳＩＮ値をそれぞれ乗算し、平均化の後、各平
均結果に先と同じＣＯＳ，−ＳＩＮ値を乗算し、加算す
ることによって、平均的に受信信号のシンボルクロック
周期で動作させることにより、再生クロックのスリップ
を生ずることなく判定点データを出力することができ
る。請求項１記載のクロック再生回路によれば、ＣＯ
Ｓ，−ＳＩＮ値の乗算に相当する処理を乗算器を用いず
に行われる。すなわち、４倍の周波数でオーバーサンプ
リングしたＣＯＳ、−ＳＩＮの値、すなわち±１、０に
対応して、ＣＯＳ，−ＳＩＮ値の乗算に相当する処理が
反転／非反転／０のいずれかの選択によって遂行され
る。つまり請求項１記載のクロック再生回路によれば、
非線形処理された信号を、受信信号のシンボルレートの
４倍の周波数で交互に選択し、２個の反転／非反転＋平
均化＋反転／非反転部分をシンボルレートの４倍の周波
数で交互に動作を行わせ、この動作の結果である出力値
をシンボルレートの４倍の周波数で交互に選択して出力
した。従って、再生クロックのスリップを生ずることな
く判定点データを出力する構成が、通常の乗算器を用い
ることなく実現され、低消費電力でハードウェア規模の
小さいクロック再生回路が得られる。
【００４１】請求項２記載のクロック再生回路によれ
ば、非線形処理された信号を、受信信号のシンボルレー
トの２倍の周波数で反転／非反転し、２種類の記憶機能
を有する１つの平均化回路で交互に平均化し、その出力
値をシンボルレートの２倍の周波数で反転／非反転する
ことで、低消費電力でハードウェア規模の小さいクロッ
ク再生回路を得る。
【００４２】請求項３記載のクロック再生回路によれ
ば、上記クロック再生回路において、４倍のオーバーサ
ンプリングされた出力再生クロックを補間する手段を備
えているので、より精度の良い再生クロックが得られ
る。
【００４３】請求項４記載のクロック再生回路によれ
ば、上記クロック再生回路において、平均化部の出力信
号のレベルを検出し、平均化部の出力レベルを制御する
ことで、その出力信号の振幅を一定の値に抑える。従っ
て、ハードウェア規模の小さいクロック再生回路が得ら
れる。
【００４４】請求項５記載のクロック再生回路によれ
ば、平均化部の出力信号のレベルを検出し、その検出値
に応じて平均化部の出力値をホールドすることによっ
て、フェージングなどにより信号が消失してしまった場
合でも、再生クロック位相が発散してしまうことを防止
することができる。
【００４５】
【実施例】以下、この発明の好適な実施例を図面に基づ
いて説明する。
【００４６】基本的構成例１ 図１には、本発明の説明に用いるクロック再生回路の構
成ブロック図が示されている。図１において、中心周波
数が受信信号のシンボルクロック周波数と同一である帯
域通過フィルタ２００（ＢＰＦと言う）が備えられてお
り、判定点検出器２０１は前記ＢＰＦ２００の出力信号
に基づき補間スタートパルスと、判定点位相情報とを生
成する。また、位相推定回路１０４は、非線形処理回路
８と、ＢＰＦ２００と、判定点検出器２０１とを有する
構成である。
【００４７】図２には、図１に記載されている判定点検
出器２０１の構成例を示す構成ブロック図が示されてい
る。図２において、ＢＰＦ２００の出力信号は入力端子
２１０を介して取り込まれる。立上り検出器２１１は、
入力端子２１０から入力される入力信号の立上りを検出
することによって補間スタートパルスを出力する。そし
て、位相差検出器２１２は、入力信号の位相情報を検出
し、補間スタートパルスは出力端子２１３を介して出力
され、位相情報は出力端子２１４を介して出力される。
【００４８】次に、本クロック再生回路の動作について
説明する。
【００４９】非線形処理回路８の出力信号は、その中心
周波数が受信信号のシンボルクロック周波数と等しいＢ
ＰＦに入力され、ＢＰＦにおいて受信信号のシンボルク
ロック成分が抽出される。ここで、ＢＰＦの中心周波数
は、上述したようにシンボルクロック周波数であり、そ
の帯域はクロック再生回路の動作する時定数に設定され
ている。
【００５０】図３は、帯域制限フィルタの出力信号の一
例を示す図である。図３においては、４倍のオーバーサ
ンプリングによってＡ／Ｄ変換された場合が示されてい
る。図３において、点線で示されている正弦波は抽出さ
れたシンボルクロック成分を表し、実線は実際のサンプ
ル値であってＢＰＦ２００の出力信号を表す。
【００５１】判定点検出器２０１は、入力端子２１０を
介して上述したＢＰＦ２００の出力値を取り込み、立上
り検出器２１１によって各サンプリング点間において前
述した式２２に示されているθR （ｎ）の符号が負から
正に変化するタイミングが検出され、補間スタートパル
スが出力端子２１３を介して出力される。また、位相差
検出器２１２は、補間スタートパルスが出力される前及
び後におけるＢＰＦ２００の出力信号の値に基づき、サ
ンプリング点と０クロス点との位相差を検出し、これを
出力端子２１４から出力する。なお、ここに述べた位相
差検出方法は、例えば予め補間スタートパルスが出力さ
れる前及び後におけるＢＰＦ２００の出力値と位相差と
の関係をＲＯＭに格納しておき、上述した前と後におけ
るＢＰＦ２００の出力値をアドレスとして上記ＲＯＭに
供給し、そのデータ出力を位相差として利用することも
好適である。
【００５２】そして、内挿補間回路５３は、クロック位
相推定回路１０４から出力される補間スタートパルス及
び位相情報とに基づき、シフトレジスタ５２からＡ／Ｄ
変換値を入力し、補間計算を行う。このようにして求め
られた判定点データは、Ｉch及びＱchの出力端子１１及
び１２から出力される。
【００５３】基本的構成例２ 以下、本発明のクロック再生回路の説明に用いる基本的
な回路構成例について説明する。図４は、本回路構成例
に係るクロック再生回路のブロック構成図であり、機能
としては上記基本的構成例１［図１］のクロック位相推
定回路１０４部分に相当する。（但し、出力端子は１つ
になっている。）図４において、固定発振器４２０は受
信信号のシンボルクロック周波数のほぼ４倍の周波数で
発振する。カウンタ４２１は、固定発振器４２０が出力
するクロック信号により動作するＭｏｄｕｌｏ４のカウ
ンタであり、ＣＯＳ／−ＳＩＮ出力回路４２２は、カウ
ンタ４２１の出力信号を入力し、ＣＯＳ及び−ＳＩＮ値
を出力する。また、第１の乗算器４２３は、非線形処理
回路４０２の出力値とＣＯＳ／−ＳＩＮ出力回路４２２
のＣＯＳ出力値を乗算し、第２の乗算器４２４は、非線
形処理回路４０２の出力値とＣＯＳ／−ＳＩＮ出力回路
４２２の−ＳＩＮ出力値とを乗算し、低域通過フィルタ
４２５及び４２６はそれぞれ第１及び第２の乗算器４２
３、４２４の出力値を平均する。第３の乗算器４２７
は、第１の低域通過フィルタ４２５の出力信号とＣＯＳ
／−ＳＩＮ出力回路４２２のＣＯＳ出力値とを乗算し、
第４の乗算器４２８は、第２の低域通過フィルタ４２６
の出力信号とＣＯＳ／−ＳＩＮ出力回路４２２の−ＳＩ
Ｎ出力値とを乗算する。そして、加算器４２９は、第３
及び第４の乗算器４２７、４２８の出力信号を加算す
る。
【００５４】非線形処理回路４０２の出力信号に含まれ
るクロック成分の周波数をｆclk とすると、低域通過フ
ィルタ４２５、４２６の出力信号からは、受信機の固定
発振器の周波数ｆl との周波数偏差Δｆが出力される。
本回路構成例においては、この周波数偏差Δｆに再び受
信器の固定発振周波数ｆl を乗算しているので、出力さ
れるクロックの周波数はΔｆ＋ｆｌ ＝ｆｃｌｋとな
る。
【００５５】図５には、図４に示されている乗算器の構
成の一例が記載されている。図５に記載されているよう
に、入力端子４３０を介して入力された入力信号は、反
転回路４３１によりその符号が反転されている。一方、
入力端子４３２を介して入力されたＣＯＳ／−ＳＩＮ出
力回路４２２の出力信号に基づき、セレクタ４３３は、
入力端子４３０から入力された入力信号、もしくはその
符号を反転した信号、もしくは“０”の信号のうちいず
れか１個の信号を選択して出力する。そしてこのセレク
タ４３３の出力信号は出力端子４３４を介して出力され
る。
【００５６】非線形処理回路４０２は受信信号からシン
ボルクロック成分を生成し、第１及び第２の乗算器４２
３、４２４はこのシンボルクロック成分を入力する。こ
こでは、非線形処理回路４０２の出力値をＸ（ｎ）で表
す。このｎはサンプルタイミングを示す整数である。一
方、固定発振器４２０は、上述したシンボルクロック周
波数のほぼ４倍の周波数で動作しており、この４倍の周
波数のクロックで動作するＭｏｄｕｌｏ４カウンタ４２
１は受信信号のシンボルクロックの１周期中にほぼ
（０、１、２、３）のように１周する。ここで、ＣＯＳ
／−ＳＩＮ出力回路４２２は、カウンタ４２１の出力値
を入力し、ＣＯＳ、−ＳＩＮの値をそれぞれ出力する
が、カウンタ４２１の出力信号（０、１、２、３）を
（０、π／２、π、３π／２）とみなして、ＣＯＳ側か
らは（１、０、−１、０）を、−ＳＩＮ側からは（０、
−１、０、１）がそれぞれ出力される。
【００５７】第１及び第２の乗算器４２３、４２４はそ
れぞれ非線形処理回路４０２の出力信号とＣＯＳ値、及
び−ＳＩＮ値を乗算するが、上述したようにＣＯＳ／−
ＳＩＮ出力回路４２２の出力信号は（±１、０）の値し
かとらないため、第１及び第２の乗算器４２３、４２４
の出力信号は符号反転／非反転／０の３通りのいずれか
に限られる。従って、第１及び第２の乗算器４２３、４
２４の構成は図５のように簡略化される。非線形回路４
０２の出力信号は、入力端子４３０から入力され、ＣＯ
Ｓ／−ＳＩＮ出力回路４２２の出力値が“１”の場合に
はそのまま出力端子４３４から出力され、一方この出力
値が“−１”の場合には符号反転回路４３１の出力信号
が選択され、“０”の場合には０が出力される。よっ
て、第１及び第２の乗算器４２３、４２４はいわゆる通
常の乗算器である必要はなく、簡単な構成で実現可能で
ある。
【００５８】第１及び第２の乗算器４２３、４２４の出
力値をそれぞれＸｍ１（ｎ）、Ｘｍ２（ｎ）とするとそ
れぞれ次式で表される。 Ｘｍ１（ｎ）＝Ｘ（ｎ）・ＣＯＳ（ｎ・π／２） ＝（−１）ｎ／２ ・Ｘ（ｎ） ：ｎは偶数 ＝０ ：ｎは奇数 Ｘｍ２（ｎ）＝Ｘ（ｎ）・−ＳＩＮ（ｎ・π／２） ＝０ ：ｎは偶数 ＝（−１）（ｎ−１）／２＋１ ・Ｘ（ｎ）：ｎは奇数 …（２４）
【００５９】次に、低域通過フィルタ４２５、４２６は
それぞれ第１及び第２の乗算器４２３、４２４の出力信
号Ｘｍ１（ｎ）、Ｘｍ２（ｎ）を平均し、雑音成分を除
去する。時刻ｎにおける低域通過フィルタ４２５、４２
６の出力値をそれぞれＸａｖｅ１（ｎ）、Ｘａｖｅ２
（ｎ）とすると、それらは例えば次式で表される。 Ｘａｖｅ１（ｎ）＝Ｅ［Ｘｍ１］ ＝（１／２）Ｅｎ：ｅｖｅｎ［Ｘｍ１（ｎ）］ Ｘａｖｅ２（ｎ）＝Ｅ［Ｘｍ２］ ＝（１／２）Ｅｎ：ｏｄｄ［Ｘｍ２（ｎ）］ …（２５）
【００６０】ここにおいて、Ｅ［・］は平均化を表し、
Ｅｎ：ｅｖｅｎ［・］はｎが偶数番目の信号のみの平均
化を表し、一方Ｅｎ：ｏｄｄ［・］はｎが奇数番目の平
均化をそれぞれ表す。そして、低域通過フィルタ４２
５、４２６の出力信号はそれぞれＣＯＳ／−ＳＩＮ出力
回路４２２の出力信号のＣＯＳ値、−ＳＩＮ値と、第１
及び第２の乗算器４２７、４２８において乗算される
が、上述したようにＣＯＳ／−ＳＩＮ出力回路４２２の
出力値は（±１、０）しかとらないので、第３及び第４
の乗算器４２７、４２８も図５に示されているような簡
単な構成で実現可能である。第３及び第４の乗算器４２
７、４２８の出力値Ｘｍ３（ｎ）、Ｘｍ４（ｎ）はそれ
ぞれ次式で表される。 Ｘｍ３（ｎ）＝Ｘａｖｅ１（ｎ）・ＣＯＳ（ｎ・π／２） ＝（−１）ｎ／２ ・Ｘａｖｅ１（ｎ） ＝（−１）ｎ／２ （１／２）Ｅｎ：ｅｖｅｎ［Ｘ（ｎ）］ ：ｎは偶数 ＝０ ：ｎは奇数 Ｘｍ４（ｎ）＝Ｘａｖｅ２（ｎ）・−ＳＩＮ（ｎ・π／２） ＝０ ：ｎは偶数 ＝（−１）（ｎ−１）／２＋１ ・Ｘａｖｅ２（ｎ） ＝（−１）（ｎ−１）／２＋１ （１／２）Ｅｎ：ｏｄｄ［ Ｘ（ｎ）］ ：ｎは奇数 …（２６）
【００６１】そして、第３及び第４の乗算器４２７、４
２８の出力信号は、加算器４２９において加算され、そ
の加算された信号が出力端子４１２を通じて外部に出力
される。加算器４２９の出力値Ｘａｄｄ（ｎ）は次式で
表される。 Ｘａｄｄ（ｎ）＝Ｘｍ３（ｎ）＋Ｘｍ４（ｎ） ＝（−１）ｎ／２ ・Ｘａｖｅ１（ｎ） ＝（−１）ｎ／２ （１／２）Ｅｎ：ｅｖｅｎ［Ｘｍ１（ｎ）］ ：ｎは偶数 ＝（−１）（ｎ−１）／２＋１ ・Ｘａｖｅ２（ｎ） ＝（−１）（ｎ−１）／２＋１ （１／２）Ｅｎ：ｏｄｄ［Ｘｍ２ （ｎ）］ ：ｎは奇数 …（２７）
【００６２】従って、本回路構成例によるクロック再生
回路において、加算器４２９から出力されるクロック成
分は受信信号に含まれるシンボルクロックのため、再生
クロックのスリップが生じることはない。また、非線形
処理回路、反転回路、低域通過フィルタ、加算器、Ｍｏ
ｄｕｌｏ４カウンタのみの構成で、シンボルクロック成
分の抽出が可能である。なお、ＣＯＳ／−ＳＩＮ出力回
路４２２は、ＣＯＳ／ＳＩＮ出力回路を用いても同様の
効果が得られる。
【００６３】実施例１ 図６は、実施例１によるクロック再生回路の構成を示す
ブロック構成図である。図６において、セレクタ４４０
は、受信信号のシンボルクロック周波数のほぼ４倍の周
波数で交互に出力部を切り替える。
【００６４】また、符号判定回路４４１は、シンボルク
ロック周波数のほぼ２倍の周波数で符号反転／非反転を
切り替える。第２の符号反転回路４４３は、低域通過フ
ィルタ４４２の出力信号を入力し、上述した第１の符号
反転回路４４１と同期して動作を行う。そして、第１の
符号反転／平均化部４５０は、第１の符号反転回路４４
１と、低域通過フィルタ４４２と、第２の符号反転回路
４４３とを含み、シンボルクロック周波数のほぼ２倍の
周波数で動作を行う。第３の符号反転回路４４４は、上
述した第１の符号反転回路４４１と同一の周期で符号反
転／非反転を切り替え、第４の符号反転回路４４６は、
低域通過フィルタ４４５の出力信号を入力し、第３の符
号反転回路４４４と同期して動作を行う。第２の符号反
転／平均化部４５１は、第３の符号反転回路４４４と、
低域通過フィルタ４４５と、第４の符号反転回路４４６
とを含む。また、第２のセレクタ４４７は、第１のセレ
クタ４４０と同期して同一の符号反転／平均化部を選択
する。なお、図７には、第１及び第２のセレクタ４４
０、４４７の制御信号、第１〜第４の符号反転回路４４
１、４４３、４４４、４４６の制御信号をそれぞれ表す
波形の例が示されている。
【００６５】図４に示されている回路構成例において
は、ＣＯＳと−ＳＩＮとの直交性よりＣＯＳ／−ＳＩＮ
出力回路４２２のＣＯＳ値が±１の場合には−ＳＩＮ値
は必ず０であり、また−ＳＩＮ値が±１の場合にはＣＯ
Ｓ値は必ず０になっている。従って、式（２４）、（２
５）、（２６）、（２７）において、時刻ｎが偶数の場
合すなわちＣＯＳ値が±１の時は、第２及び第４の乗算
器４２４、４２８の出力値は“０”になっており、時刻
ｎが奇数の場合には、すなわち−ＳＩＮ値が±１の時に
は第１及び第３の乗算器４２３、４２７の出力値は
“０”になっているため、各ブロックは交互に動作して
も、加算器４２９の出力信号は同一である。
【００６６】よって、図６において入力端子４０１から
入力された受信信号は非線形処理回路４０２でクロック
成分を作成された後、クロック周波数のほぼ４倍で動作
する第１のセレクタ４４０によって出力先を第１の符号
反転／平均化部４５０と第２の符号反転／平均化部４５
１とに交互に送出される。例えば、図７において第１及
び第２の端４４０、４４７の制御信号が“Ｈ”の場合に
は、第１の符号反転／平均化部が選択され、“Ｌ”の場
合には第２の符号反転／平均化部が選択される。
【００６７】第１の符号反転／平均化部４５０の符号反
転回路４４１において、入力信号はシンボルクロック周
波数のほぼ２倍で交互に反転／非反転される。これは、
ＣＯＳ（π）値とＣＯＳ（０）値とを乗算することに相
当する。図７（ｂ）には、第１の符号反転回路４１の動
作の一連が示されている。例えば、制御信号が“Ｈ”で
ある場合には、入力信号がそのまま出力信号となり、制
御信号が“Ｌ”である場合には入力信号の符号が反転さ
れて出力される。従って、第１の符号反転回路４４１の
出力信号をＸＲ１（ｎ）とするとそれは次の式で表され
る。 ＸＲ１（ｎ）＝（−１）ｎ／２ ・Ｘ（ｎ） ：ｎは偶数 （２８ ）
【００６８】低域通過フィルタ４４２は、反転／非反転
された信号を平均化し、シンボルクロック成分以外の雑
音成分を除去し、平均化出力ＸLPF1（ｎ）を出力する。 ＸLPF1（ｎ）＝Ｅｎ：ｅｖｅｎ［ＸＲ１（ｎ）］ （２９）
【００６９】第２の符号反転回路４４３は、低域通過フ
ィルタ４４２の出力信号を、第１の符号反転回路４４１
と同期して反転／非反転し、ＸＲ２（ｎ）を出力する。 ＸＲ２（ｎ）＝（−１）ｎ／２ ・ＸLPF1（ｎ） ＝（−１）ｎ／２ ・Ｅｎ：ｅｖｅｎ［ＸＲ１（ｎ）］（３ ０） ＸＲ２（ｎ）は、第２のセレクタ４４７を介し
て、出力端子４１２から外部に出力される。
【００７０】同様に、第２の符号反転／平均化回路４５
１の出力値、すなわち第４の符号反転回路４４６の出力
値ＸＲ４（ｎ）は次式で示される。 ＸＲ４（ｎ） ＝（−１）（ｎ−１） ／２＋１（１／２）Ｅｎ：ｏｄｄ［ＸＲ３（ｎ）］ （３１） 上式において、ＸＲ３（ｎ）は、第３の符号
反転回路４４４の出力信号を表しており、また図７
（ｃ）には第３及び第４の符号反転回路４４４、４４６
の動作の一例が示されている。
【００７１】従って、第２のセレクタ４４７の出力信号
ＸＳＥＬ（ｎ）は、次式で示される。 ＸＳＥＬ（ｎ） ＝ＸＲ２（ｎ）＝（−１）ｎ／２ ・Ｅｎ：ｅｖｅｎ［ＸＲ１（ｎ）］ ：ｎは偶数 ＝ＸＲ４（ｎ）＝（−１）（ｎ−１）／２＋１ Ｅｎ：ｏｄｄ［ＸＲ３（ｎ ）］ ：ｎは奇数 …（３２）
【００７２】ＸＲ１（ｎ）とＸＲ３（ｎ）とはそれぞれ
式（２７）におけるＸｍ１（ｎ）とＸｍ３（ｎ）と等価
であるため、ＸＳＥＬ（ｎ）はＸａｄｄ（ｎ）の振幅が
２倍で、同じ位相関係を有する正弦波となり、上記基本
的構成例２の回路構成例と同様の効果が得られる。よっ
て、本実施例のクロック再生回路は、加算器の代りにセ
レクタを用い、２系統の符号反転／平均化回路を交互に
シンボルレートの２倍の周波数で動作してもクロック成
分が抽出可能である。
【００７３】なお、第１〜第４の符号反転回路４４１、
４４３、４４４、４４６は、第１及び第２のセレクタ４
４０、４４７と同期しており、動作周期がシンボルレー
トの２倍の周波数であれば良く、必ずしも図７（ｂ）、
（ｃ）に示されている関係でなくとも良い。すなわち、
第１及び第２の符号反転回路４４１、４４３が反転の関
係にあっても良く、また第１及び第３の符号反転回路４
４１と４４４とが同じ値を出力しても良い。ただしこの
場合には第２のセレクタ４４７から出力される再生クロ
ックの位相は変化する。
【００７４】実施例２ 以下、本発明の好適な実施例２について図面に基づいて
説明する。図８は、本実施例によるクロック再生回路の
構成を示すブロック構成図であり、一次のＩＩＲ（Infi
nite Impulse Response ）フィルタで構成した例が示さ
れている。
【００７５】図８において、第１の符号反転回路４６０
は、受信信号のシンボルクロック周波数のほぼ２倍の周
波数で入力信号を反転／非反転する。そして、加算器４
６１は、第１の符号反転回路４６０の出力信号とＩＩＲ
フィルタ内の値を加算する。第１のシフトレジスタ４６
２は、上記加算器４６１の出力値をラッチし、第２のシ
フトレジスタ４６３は、第１のシフトレジスタ４６２の
出力値をラッチする。乗算器４６４は、第２のシフトレ
ジスタ４６３の出力信号に係数αを乗算する。パラレル
ＩＩＲフィルタ４７０は、上記加算器４６１、第１及び
第２のシフトレジスタ４６２、４６３、乗算器４６４と
から構成される。そして、第２の符号反転回路４６５
は、このパラレルＩＩＲフィルタ４７０の出力値を第１
の符号反転回路４６０と同じ周期で反転／非反転する。
また、図９には、非線形処理回路４０２の出力信号と、
第１及び第２の符号反転回路４６０、４６５の動作タイ
ミングの一例が示されている。
【００７６】非線形処理回路４０２の出力信号は、第１
の符号反転回路４６０において、クロック周波数のほぼ
２倍の周波数で入力信号を反転／非反転する。図９
（ａ）には、非線形処理回路４０２の出力タイミングが
示されており、図９（ｂ）には、第１の符号反転回路４
６０の動作タイミングが示されている。第１の符号反転
回路４６０の出力信号をＸＳ（ｎ）とすると、このＸＳ
（ｎ）は次式で表される。 ＸＳ（ｎ）＝（−１）ｎ／２ ・Ｘ（ｎ） ｎ：偶数 ＝（−１）（ｎ−１）／２＋１ ・Ｘ（ｎ） ｎ：奇数 （３３）
【００７７】これは、以下の処理と等価である。 ＸＳ（ｎ） ＝Ｘ（ｎ）・｛ＣＯＳ（０）−ＳＩＮ（０）｝ ：ＭＯＤ（ｎ，４）＝０ ＝Ｘ（ｎ）・｛ＣＯＳ（π／２）−ＳＩＮ（π／２）｝ ：ＭＯＤ（ｎ，４）＝１ ＝Ｘ（ｎ）・｛ＣＯＳ（π）−ＳＩＮ（π）｝ ：ＭＯＤ（ｎ，４）＝２ ＝Ｘ（ｎ）・｛ＣＯＳ（３π／２）−ＳＩＮ（３π／２）｝ ：ＭＤＯ（ｎ，４）＝３ …（３４）
【００７８】ここで、任意の時刻ｎにおいて、第２のシ
フトレジスタ４６３に記憶されている値をＹＣＯＳ
（ｎ）、第１のシフトレジスタ４６２に記憶されている
値をＹＳＩＮ（ｎ）とすると、その時刻ｎにおける加算
器４６１の出力Ｘａ（ｎ）は、次式で表される。 Ｘａ（ｎ）＝ＸＳ（ｎ）＋αＹＣＯＳ（ｎ） （３５）
【００７９】この値は、時刻ｎ＋１において第１のシフ
トレジスタ４６２に記憶される。同時に、第１のシフト
レジスタ４６２に記憶されていた値ＹＳＩＮ（ｎ）は、
第２のシフトレジスタ４６３に記憶される。また時刻ｎ
＋１、ｎ＋２、ｎ＋３、ｎ＋４のそれぞれにおける加算
器４６１の出力は次式で表される。 Ｘａ（ｎ＋１）＝ＸＳ（ｎ＋１）＋αＹＳＩＮ（ｎ＋１） Ｘａ（ｎ＋２）＝ＸＳ（ｎ＋２）＋αＹＣＯＳ（ｎ＋２） ＝ＸＳ（ｎ＋２）＋αＸａ（ｎ） Ｘａ（ｎ＋３）＝ＸＳ（ｎ＋３）＋αＹＳＩＮ（ｎ＋３） ＝ＸＳ（ｎ＋３）＋αＸａ（ｎ＋１） Ｘａ（ｎ＋４）＝ＸＳ（ｎ＋４）＋αＹＣＯＳ（ｎ＋４） ＝ＸＳ（ｎ＋４）＋αＸａ（ｎ＋２） …（３６） 上式より、加算器４６１の出力信号は、Ｈ（Ｚ）＝Ｘａ
（Ｚ）／ＸＳ（Ｚ）＝１／（１＋αＺ−２）のＩＩＲフ
ィルタ出力となっており（Ｚ＝ｅｊωＴ／４：Ｔはシン
ボル周期）、ｎの偶数番目と奇数番目の値がそれぞれ平
均化されて交互に出力されているのが理解されよう。
【００８０】よって、ｎが偶数の場合のＩＩＲフィルタ
４７０の出力信号をＲｎ：ｅｖｅｎ（ｎ）、ｎが奇数の
場合のＩＩＲフィルタ４７０の出力信号をＲｎ：ｏｄｄ
（ｎ）とすると、第２の符号判定回路４６５の出力信号
Ｘｏ（ｎ）は次式で表される。 Ｘｏ（ｎ）＝（−１）ｎ／２ ・Ｒｎ：ｅｖｅｎ（ｎ） ：ｎは偶数 ＝（−１）（ｎ−１）／２＋１ ・Ｒｎ：ｏｄｄ（ｎ） ：ｎ は奇数 …（３７） 従って、上述した式（３２）と等しい形になる。
【００８１】従って、本実施例のクロック再生回路にお
いては、平均化部に偶数時刻用と奇数時刻用の記憶部分
を設けることにより、平均化部以外の部分は、偶数時刻
用と奇数時刻用とで共有することが可能である。また、
第１及び第２の符号反転回路４６０、４６５は同じ動作
をする必要はない。すなわち、例えば反転の動作の場合
においても、再生クロックの位相が変るだけでクロック
成分は同様に抽出できる。さらに平均化部は、一次のＩ
ＩＲである必要はなく、高次のＦＩＲ（FiniteImpulse
Response ）及びＩＩＲでも同様である。
【００８２】実施例３ 以下、本発明の好適な実施例３について説明する。図１
０は、本実施例によるクロック再生回路の構成を示すブ
ロック構成図である。図１０において、補間回路４８０
は、セレクタ４４７から出力される４倍のオーバーサン
プリングの再生クロックを補間操作により細かいサンプ
ルにし、高精度に再生クロック位相を検知し、この補間
回路４８０の出力信号は、出力端子４８１を介して外部
に出力される。
【００８３】図１１には、この補間回路４８０の構成の
一例が示されている。図１１に示されている補間回路４
８０によれば、４倍オーバーサンプリングの再生クロッ
クから１６倍オーバーサンプリングの再生クロックの位
相を一次補間で得ることができる。図１１において、入
力端子４９０から入力された入力信号は、０挿入回路４
９１において０が挿入される。この０挿入回路４９１
は、シンボルクロックの１６倍のクロックで動作し、４
クロックに１回サンプルデータを挿入し、残りの３回は
“０”を挿入する。シフトレジスタ４９２は０挿入され
たデータを記憶する。そして、第１の加算器４９３はシ
フトレジスタ４９２の１段目と７段目とに保持されてい
る値を加算し、第２の加算器９４はシフトレジスタ４９
２の２段目と６段目とに保持されている値を加算し、第
３の加算器４９５はシフトレジスタ４９２の３段目と５
段目とに保持されている値を加算する。また、第１の乗
算器４９６は第１の加算器４９３の出力信号に係数Ｃ0
を乗算し、第２の乗算器４９７は第２の加算器４９４の
出力信号に係数Ｃ1 を乗算し、第３の乗算器４９８は第
３の加算器４９５の出力信号に係数Ｃ2 を乗算する。そ
して、第４の加算器４９９は第１〜第３の乗算器４９
６、４９７、４９８とシフトレジスタ４９２の４段目に
保持されている値とを加算する。また、一次補間フィル
タ回路５００は、０挿入回路４９１と、シフトレジスタ
４９２と、第１〜第３の加算器４９３、４９４、４９５
と、第１〜第３の乗算器４９６、４９７、４９８と、第
４の加算器４９９とから構成されている。遅延回路５０
１は、一次補間フィルタ回路５００の出力信号を１６倍
のクロックで１クロック分遅延する。符号反転回路５０
２は、遅延回路５０１の出力信号を反転する。ＡＮＤ回
路５０３は一次補間フィルタ回路５００の出力信号のＭ
ＳＢと符号反転回路５０２の出力信号のＭＳＢとのＡＮ
Ｄをとる。第２の遅延回路５０４はＡＮＤ回路５０３の
出力信号を１６倍クロックで１クロック分遅延させる。
比較器５０５は、一次補間フィルタ回路５００の出力値
と符号反転回路５０２の出力値とを比較する。そして、
セレクタ５０６は、比較器５０５の出力信号を入力し、
ＡＮＤ回路５０３の出力信号と遅延回路５０４の出力信
号とのいずれか一方を出力する。このセレクタ５０６に
より選択された信号は出力端子５０７を介して出力され
る。立上り検出器５０８は、遅延回路５０１と、符号反
転回路５０２と、ＡＮＤ回路５０３と、第２の遅延回路
５０４と、比較器５０５、セレクタ５０６とから構成さ
れている。また、図１２は、補間回路４８０の内部の動
作を示す各部の波形の例が示されている。
【００８４】本実施例の動作を図１０、図１１、図１２
を用いて説明する。図１２（ａ）は４倍のクロックでサ
ンプリングされた再生クロックの波形であり、図１１に
記載されている入力端子４９０から入力される。入力さ
れた再生クロックは０挿入回路４９１において０挿入さ
れ、１６倍クロックのデータに変換される。例えば、０
挿入回路４９１にＸＳＥＬ（ｎ）、ＸＳＥＬ（ｎ＋
１）、ＸＳＥＬ（ｎ＋２）が入力された場合には、０挿
入回路４９１の出力信号は…ＸＳＥＬ（ｎ）、０、０、
０、ＸＳＥＬ（ｎ＋１）、０、０、０、ＸＳＥＬ（ｎ＋
２）、０、…のようになる。０挿入された信号は一次補
間されて加算器４９９から１６倍のオーバーサンプリン
グの補間再生クロックが出力される。図１２（ｂ）に
は、加算器９９の出力信号、つまり一次補間回路５００
の出力例が示されている。
【００８５】ＡＮＤ回路５０３は、一次補間回路５００
の出力信号のＭＳＢと、１６倍のクロックで１クロック
分遅延し、符号反転した信号のＭＳＢとのＡＮＤをと
り、再生クロックの立上り（すなわち、負から正への遷
移）が生じたことが検出される。図１２（ｃ）に図１２
（ｂ）に示されている波形に対応した符号反転回路５０
２の出力信号のＭＳＢの波形が示されており、図１２
（ｄ）には一次補間フィルタ５００の出力信号のＭＳＢ
の波形が示され、図１２（ｅ）には、ＡＮＤ回路５０３
の出力波形が示されている。このようにＡＮＤ回路５０
３は再生クロックに立上りが生じる度にパルスを発生
し、図１２（ｂ）の波形の図中の、間で立上りが生
じたことが認識され得る。
【００８６】次に図１２（ｂ）の波形のサンプル点、
で、より本来の０クロス点に近い方を検出する。比較
器５０５は、符号反転回路５０２の出力信号と一次補間
フィルタ５００の出力信号とを比較する。ＡＮＤ回路５
０３が立上りを検出する時点においては、両方の出力信
号共に正の値になり、上記０クロス点に近い方を判断す
ることは、サンプル点、の絶対値を比較することに
相当する。そして絶対値の小さい方のサンプル点が０ク
ロス点であるとみなされ、例えばが０クロス点である
とみなされた場合には、ＡＮＤ回路５０３の出力信号が
が０クロス点であると判断された場合には遅延回路５
０４の出力信号がそれぞれセレクタ５０６によって選択
されるように選択信号がセレクタ５０６に供給される。
このようにして、１６倍クロック精度の立上り検出パル
スは、出力端子１０７を介して外部に出力される。こう
して出力された０クロス検出パルスは、後続する回路で
ナイキスト点情報に変換される。
【００８７】よって、上述した本発明に補間回路を付加
することにより高精度にナイキスト点情報を得ることが
可能となる。なお、本実施例においては１６倍クロック
精度の一次補間を適用したが、この補間はより高次でも
高精度でも同様の効果が得られる。このように補間が変
った場合には、０クロス点情報精度に変更が生じるだけ
である。また、ナイキスト情報検出は０クロス点以外の
情報、例えば振幅が最大になる点の検出を用いても同様
の効果が得られることは言うまでもない。
【００８８】実施例４ 以下、本発明の実施例について説明する。図１３には、
本実施例によるクロック再生回路の構成を示すブロック
構成図が示されている。図１３において、レベル検出器
５１０は、第１及び第２の低域通過フィルタ４４２、４
４５の出力信号を入力し、第１及び第２の低域通過フィ
ルタ４４２、４４５の中に蓄えられている信号のレベル
を検出する。そして、出力レベル設定回路５１１は、レ
ベル検出器５１０の出力信号に従って、出力レベルを制
御する。また、図１４には、第１及び第２の低域通過フ
ィルタ４４２、４４５に蓄えられている信号のクロック
成分をベクトル表示したものが示されている。
【００８９】本実施例の動作を図１３、図１４を用いて
説明する。第１及び第２の低域通過フィルタ４４２、４
４５の出力信号と、再生クロックつまりセレクタ４４７
の出力信号との関係の一例が図１４で表されている。第
１及び第２の低域通過フィルタ４４２、４４５の出力値
をそれぞれＶｘ、Ｖｙとすると、再生クロックは図１４
（ｂ）に示されているようにして作成される。また、位
相面では再生クロックベクトルＶclk は、図１４（ａ）
に示されているような関係で表されてその振幅値Ａは図
１４（ａ）に基づき次式で示される。 Ａ＝（Ｖｘ２ ＋Ｖｙ２ ）１／２ （３８）
【００９０】従って、レベル検出器５１０は、第１及び
第２の低域通過フィルタ４４２、４４５のそれぞれの出
力値Ｖｘ、Ｖｙに基づき、再生クロックの振幅値Ａを上
式（３８）を用いて求め、その求められた値を出力レベ
ル設定回路５１１に供給する。
【００９１】出力レベル設定回路５１１は、振幅値Ａを
入力し、第１及び第２の低域通過フィルタ４４２、４４
５のそれぞれの出力値Ｖｘ、Ｖｙに対しそれぞれ以下の
演算を行い、それぞれＶｎｘ、Ｖｎｙを出力する。 Ｖｎｘ＝Ｖｘ／Ａ Ｖｎｙ＝Ｖｙ／Ａ （３９）
【００９２】従って、出力レベル設定回路５１１の出力
値Ｖｎｘ、Ｖｎｙを用いた再生クロックの振幅は“１”
となり、常に振幅を“１”とした再生クロックを得るこ
とができる。従って、本実施例によれば一種のリミッタ
効果が得られ、出力レベル設定回路５１１から後の回路
のビット数を削減することが可能である。
【００９３】なお、レベル検出器５１２は、必ずしも上
式（３９）のような演算を行わせる必要はなく、例えば
ＶｘとＶｙとの内絶対値の大きな方の値｜Ｖｍａｘ｜を
用いても好適である。この場合には、ＡとＶｍａｘとで
は最大で２1/2 倍の差が生じるが、その差は出力レベル
設定回路５１１で調整すれば問題はない。また、出力レ
ベル設定回路５１１も簡便な構成としては出力ビットの
選択によっても実現可能である。
【００９４】実施例５ 以下、本発明の実施例について説明する。図１５は、本
発明の好適な実施例５のクロック再生回路の構成を示す
ブロック構成図である。図１５において、比較器５２０
は、レベル検出器５１０の出力値を、予め設定したしき
い値と比較する。その結果、レベル検出器５１０の出力
値が前記しきい値より小さい場合には、ホールド信号が
この比較器５２０から出力される。ホールド回路５２１
は、前記比較器５２０の出力信号であるホールド信号を
入力し、第１及び第２の低域通過フィルタ４４２、４４
５の出力値をホールドする。また、図１６は、第１及び
第２の低域通過フィルタ４４２、４４５に蓄えられてい
るシンボルクロック成分をベクトル表示した図であり、
特にしきい値との関係が示されている。
【００９５】本実施例の動作を図１５、図１６とを用い
て説明する。図１６において、再生クロックベクトルＶ
clk の振幅Ａは、シンボルクロック成分が抽出されてい
る場合には、大きな値となっており、ディープフェード
やブロッケージなどにより受信信号が雑音のみになって
しまった場合には振幅はＡN のように小さな値となる。
従って、レベル検出器５１０が、検出した再生クロック
のベクトルＶclk の振幅値が所定のしきい値より小さく
なった場合には、比較器５２０がホールド信号を出力
し、その時点の第１及び第２の低域通過フィルタ４４
２、４４５の値をホールドする。そして、再び信号が受
信されるようになってから、再生クロックのベクトルＶ
clk の振幅が所定のしきい値を越えたならば比較器５２
０は、通過信号を出力する。そして、ホールド回路５２
１は、第１及び第２の低域通過フィルタ４４２、４４５
の出力値を出力する。
【００９６】このように、本実施例によれば、ディープ
フェードやブロッケージングなどによって信号が受信で
きなくなってしまった場合においても、クロック再生回
路は同期状態を保つことが可能となる。
【００９７】以上述べたように、本発明によれば、２つ
の低域通過フィルタ出力に再びＣＯＳ，−ＳＩＮ値を乗
算し、加算することにより、受信信号に含まれるシンボ
ルクロック成分を出力でき、再生クロックのスリップを
防ぐことができる。また４倍のオーバーサンプリングし
たＣＯＳ、−ＳＩＮの値、すなわち±１、０を用いるこ
とで、ＣＯＳ、−ＳＩＮの値との積を求める処理におい
て、いわゆる通常の乗算器を用いる必要がなく、単に反
転／非反転／０選択のみで同様の効果が得られるため、
ハードウェア規模の小さなクロック再生回路が実現可能
である。
【００９８】
【発明の効果】以上述べたように、本発明によれば、受
信信号を固定クロックを用いてサンプリングする復調器
を、連続モードで動作させた場合においても、再生クロ
ックのスリップを生じることなく判定点データを出力す
ることが可能なクロック再生回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の説明に用いるクロック再生回路の構成
ブロック図である。
【図２】図１に記載されている判定点検出器の構成を表
す構成ブロック図である。
【図３】帯域制限フィルタ出力の一例を示すタイムチャ
ートである。
【図４】本発明の説明に用いる基本的なクロック再生回
路に係る構成ブロック図である。
【図５】本発明の説明に用いる基本的なクロック再生回
路に係る乗算器の構成を示す構成ブロック図である。
【図６】実施例１に係るクロック再生回路の構成ブロッ
ク図である。
【図７】実施例１におけるセレクタ、符号反転回路の制
御信号例の説明図である。
【図８】実施例２に係るクロック再生回路の構成ブロッ
ク図である。
【図９】実施例３における非線形処理回路、符号反転回
路の動作を表すタイムチャートである。
【図１０】実施例３に係るクロック再生回路の構成ブロ
ック図である。
【図１１】実施例３における補間回路の構成例を示す構
成ブロック図である。
【図１２】実施例３における各部の出力波形を示すタイ
ムチャートである。
【図１３】実施例４に係るクロック再生回路の構成ブロ
ック図である。
【図１４】実施例４における位相面上における低域通過
フィルタ出力信号と、再生クロックの波形との関係を示
す説明図である。
【図１５】実施例５に係るクロック再生回路の構成ブロ
ック図である。
【図１６】実施例５における位相面上におけるしきい値
の関係を説明する説明図である。
【図１７】第１の従来例であるクロック再生回路を示す
構成ブロック図である。
【図１８】図１７に記載されている信号レベル検出器の
構成ブロック図である。
【図１９】図１７に記載されているクロック位相検出器
の構成ブロック図である。
【図２０】ラグランジェの一次補間を説明する説明図で
ある。
【符号の説明】
１ Ｉch入力端子 ２ Ｑch入力端子 ３ 固定発振器 ４ ＩchＡ／Ｄ変換器 ５ ＱchＡ／Ｄ変換器 ６ 第一のＲＡＭ ７ 第二のＲＡＭ ８ 非線形処理 ９ クロック位相検出器 １０ 内挿補間回路 １１ Ｉch出力端子 １２ Ｑch出力端子 ２０ Ｉch入力端子 ２１ Ｑch入力端子 ２２ 第一の２乗回路 ２３ 第二の２乗回路 ２４ 加算器 ２５ 信号レベル情報出力端子 ３０ 信号レベル情報入力端子 ３１ 固定クロック入力端子 ３２ 位相発生器 ３３ ＣＯＳ／ＳＩＮ波形発生器 ３４ 第一の乗算器 ３５ 第二の乗算器 ３６ 第一の積分器 ３７ 第二の積分器 ３８ 位相計算器 ３９ 推定位相差出力端子 ５２ シフトレジスタ ５３ 内挿補間回路 １００ ２ポートＲＡＭ １０１〜１０４ クロック位相推定回路 ２００ 帯域通過フィルタ ２０１ 判定点検出器 ２１０ 帯域通過フィルタ出力値入力端子 ２１１ 立上り検出器 ２１２ 位相差検出器 ２１３ 補間スタートパルス出力端子 ２１４ 位相情報出力端子 ４２０ 固定発振器 ４２１ Ｍｏｄｕｌｏ４カウンタ ４２２ ＣＯＳ／−ＳＩＮ出力回路 ４２３ 乗算器 ４２４ 乗算器 ４２５ 低域通過フィルタ ４２６ 低域通過フィルタ ４２７ 乗算器 ４２８ 乗算器 ４２９ 加算器 ４３０ 入力端子 ４３１ 符号反転回路 ４３２ 入力端子 ４３３ セレクタ ４３４ 出力端子 ４４０ セレクタ ４４１ 符号反転回路 ４４２ 低域通過フィルタ ４４３ 符号反転回路 ４４４ 符号反転回路 ４４５ 低域通過フィルタ ４４６ 符号反転回路 ４４７ セレクタ ４５０ 第１の符号反転／平均化部 ４５１ 第２の符号反転／平均化部 ４６０ 符号反転回路 ４６１ 加算器 ４６２ 第１のシフトレジスタ ４６３ 第２のシフトレジスタ ４６４ 係数乗算器 ４６５ 符号反転回路 ４７０ ＩＩＲフィルタ ４８０ 補間回路 ４８１ 出力端子 ４９０ 入力端子 ４９１ ０挿入回路 ４９２ シフトレジスタ ４９３、４９４、４９５ 加算器 ４９６、４９７、４９８ 係数乗算器 ４９９ 加算器 ５００ 一次補間フィルタ ５０１ 遅延回路 ５０２ 符号反転回路 ５０３ ＡＮＤ回路 ５０４ 遅延回路 ５０５ 比較器 ５０６ セレクタ ５０７ 出力端子 ５０８ 立上り検出器 ５１０ レベル検出器 ５１１ 出力レベル設定回路 ５２０ 比較器 ５２１ ホールド回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−57432（ＪＰ，Ａ) 特開 平４−177946（ＪＰ，Ａ) 特開 昭62−204608（ＪＰ，Ａ) 特開 平５−211532（ＪＰ，Ａ) 特開 平４−213257（ＪＰ，Ａ) 電子情報通信学会技術研究報告，Ｖｏ ｌ．90，Ｎｏ．215，ＳＡＴ90−31，ｐ. 13−18 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/00 - 27/38 H04L 7/027

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 復調器のクロック再生回路において、 受信信号を準同期検波した後、Ａ／Ｄ変換した信号を非
    線形処理する非線形処理手段と、 上記非線形処理された信号を、受信信号のシンボルレー
    トの４倍の周波数で交互に選択する選択手段と、 上記選択された信号を、受信信号のシンボルレートの２
    倍の周波数で交互に反転／非反転し、その結果を平均化
    した後さらに受信信号のシンボルレートの２倍の周波数
    で反転／非反転する２つの符号反転／平均化手段と、 上記出力値を受信信号のシンボルレートの４倍の周波数
    で交互に選択し、再生クロック信号を出力する第２の選
    択手段と、 を含むことを特徴とするクロック再生回路。
  2. 【請求項２】 復調器のクロック再生回路において、 受信信号を準同期検波した後、Ａ／Ｄ変換した信号を非
    線形処理する非線形処理手段と、 上記非線形処理された信号を受信信号のシンボルレート
    の２倍の周波数で反転／非反転する第１の反転／非反転
    手段と、 上記第１の反転／非反転手段の出力信号の平均値を求め
    る平均化手段と、 上記平均化手段の出力信号を受信信号のシンボルレート
    の２倍の周波数で反転／非反転し、再生クロック信号を
    出力する第２の反転／非反転手段と、 を含むことを特徴とするクロック再生回路。
  3. 【請求項３】 請求項１または請求項２に記載されてい
    るクロック再生回路において、 受信信号のシンボルレートの４倍の周波数でオーバーサ
    ンプルされた再生クロック信号を、補間する補間手段
    と、 を含むことを特徴とするクロック再生回路。
  4. 【請求項４】 請求項１または請求項２または請求項３
    に記載されているクロック再生回路において、 前記平均化手段のレベルを検出するレベル検出手段と、 上記レベル検出手段の出力信号を用いて、平均化手段が
    出力する信号のレベルを制御する出力レベル設定手段
    と、 を含むことを特徴とするクロック再生回路。
  5. 【請求項５】 請求項１または請求項２または請求項３
    に記載されているクロック再生回路において、 前記平均化手段は、 出力する信号のレベルを検出するレベル検出手段と、 上記レベル検出手段の出力信号を用いて平均化手段の出
    力値をホールドするホールド手段と、 を含むことを特徴とするクロック再生回路。
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