JPH1079650A - クロック発生回路 - Google Patents
クロック発生回路Info
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- JPH1079650A JPH1079650A JP8233521A JP23352196A JPH1079650A JP H1079650 A JPH1079650 A JP H1079650A JP 8233521 A JP8233521 A JP 8233521A JP 23352196 A JP23352196 A JP 23352196A JP H1079650 A JPH1079650 A JP H1079650A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2101/00—Indexing scheme relating to the type of digital function generated
- G06F2101/04—Trigonometric functions
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 所望周波数のクロックを発生するためのクロ
ック発生回路に関し、ＲＯＭに保持するデータを増やす
ことなく、所望の周波数のクロックを得られるようにす
ることを課題とする。 【解決手段】 加算手段１が、遅延手段５から出力され
た前回値（入力値）に第１の所定値を加算して今回値
（第１の値）を作成する。また、予め、差算出手段２
が、第１の値に第２の所定値を加算して得られた値と、
第３の所定値との差を算出して第２の値として出力して
いる。多くの場合は、所定の基準クロックの入力毎に第
１の値が増加し、これが、選択手段４および遅延手段５
を介してデータ保持手段６へ送られる。ただし、第１の
値が次第に増加して第３の所定値を越える場合、選択手
段４は第２の値を選択して出力する。第３の所定値は、
データ保持手段６のアドレス値の最大値に設定される。
ック発生回路に関し、ＲＯＭに保持するデータを増やす
ことなく、所望の周波数のクロックを得られるようにす
ることを課題とする。 【解決手段】 加算手段１が、遅延手段５から出力され
た前回値（入力値）に第１の所定値を加算して今回値
（第１の値）を作成する。また、予め、差算出手段２
が、第１の値に第２の所定値を加算して得られた値と、
第３の所定値との差を算出して第２の値として出力して
いる。多くの場合は、所定の基準クロックの入力毎に第
１の値が増加し、これが、選択手段４および遅延手段５
を介してデータ保持手段６へ送られる。ただし、第１の
値が次第に増加して第３の所定値を越える場合、選択手
段４は第２の値を選択して出力する。第３の所定値は、
データ保持手段６のアドレス値の最大値に設定される。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック発生回路
に関し、特に、所望周波数のクロックを発生するための
クロック発生回路に関する。
に関し、特に、所望周波数のクロックを発生するための
クロック発生回路に関する。
【０００２】近年、通信システムにおいてディジタル信
号が多く用いられているが、このディジタル信号の伝送
速度がまちまちであるため、いろいろな周波数のクロッ
クが必要となっている。このため、所望の周波数のクロ
ックを簡単に得られるクロック発生回路の提供が求めら
れている。
号が多く用いられているが、このディジタル信号の伝送
速度がまちまちであるため、いろいろな周波数のクロッ
クが必要となっている。このため、所望の周波数のクロ
ックを簡単に得られるクロック発生回路の提供が求めら
れている。
【０００３】
【従来の技術】図７は、従来のクロック発生回路の一例
を示すブロック図である。図中、基準クロック発振器１
０１が、周波数ｆs の基準クロックを発生する。カウン
タ１０２は、基準クロック発振器１０１の出力クロック
をカウントして、常時そのカウント値を出力するととも
に、そのカウント値が所定値Ｍに至ると０に戻るもので
ある。ＲＯＭ１０３は、Ｎ周期分の正弦波のデータを保
持しており、アドレス値０からアドレス値（Ｍ−１）ま
でのアドレスを持ち、入力アドレスに対応する正弦波の
データを出力する。例えば、図８に示すように、Ｎ＝１
であるならば、アドレス値０からアドレス値（Ｍ−１）
までの間に１周期分の正弦波のデータを保持し、Ｎ＝２
であるならば、アドレス値０からアドレス値（Ｍ−１）
までの間に２周期分の正弦波のデータを保持している。
を示すブロック図である。図中、基準クロック発振器１
０１が、周波数ｆs の基準クロックを発生する。カウン
タ１０２は、基準クロック発振器１０１の出力クロック
をカウントして、常時そのカウント値を出力するととも
に、そのカウント値が所定値Ｍに至ると０に戻るもので
ある。ＲＯＭ１０３は、Ｎ周期分の正弦波のデータを保
持しており、アドレス値０からアドレス値（Ｍ−１）ま
でのアドレスを持ち、入力アドレスに対応する正弦波の
データを出力する。例えば、図８に示すように、Ｎ＝１
であるならば、アドレス値０からアドレス値（Ｍ−１）
までの間に１周期分の正弦波のデータを保持し、Ｎ＝２
であるならば、アドレス値０からアドレス値（Ｍ−１）
までの間に２周期分の正弦波のデータを保持している。
【０００４】ＲＯＭ１０３は、カウンタ１０２から送ら
れたカウント値に対応するアドレスに保持されている正
弦波データをＤ／Ａ変換器１０４へ出力する。Ｄ／Ａ変
換器１０４はそれをアナログ値に変換する。変換された
アナログ値には折り返し成分が含まれるので、ローパス
フィルタ１０５でそれを除き、その上で、コンパレータ
１０６が所定の閾値を基に矩形波を作成し、周波数ｆo
のクロックを出力する。
れたカウント値に対応するアドレスに保持されている正
弦波データをＤ／Ａ変換器１０４へ出力する。Ｄ／Ａ変
換器１０４はそれをアナログ値に変換する。変換された
アナログ値には折り返し成分が含まれるので、ローパス
フィルタ１０５でそれを除き、その上で、コンパレータ
１０６が所定の閾値を基に矩形波を作成し、周波数ｆo
のクロックを出力する。
【０００５】この出力されるクロックの周波数ｆo は、
（Ｎ／Ｍ）ｆs となる。したがって、図７に示すクロッ
ク発生回路において、装置ＲＯＭ１０３のアドレス値の
最大値Ｍ、およびＲＯＭ１０３に保持される正弦波デー
タの周期数（波数）Ｎを適当に設定することにより、所
望の周波数のクロックを得ることができる。
（Ｎ／Ｍ）ｆs となる。したがって、図７に示すクロッ
ク発生回路において、装置ＲＯＭ１０３のアドレス値の
最大値Ｍ、およびＲＯＭ１０３に保持される正弦波デー
タの周期数（波数）Ｎを適当に設定することにより、所
望の周波数のクロックを得ることができる。
【０００６】
【発明が解決しようとする課題】しかし、図８から分か
るように、どんなＮの値にも応じられるためには、ＲＯ
Ｍ１０３に、正弦波データを多くの周期数（波数）分、
保持する必要がある。そうした場合、ＲＯＭ１０３がコ
ストアップしてしまうので、こうしたことを何とか回避
したいという要請があった。
るように、どんなＮの値にも応じられるためには、ＲＯ
Ｍ１０３に、正弦波データを多くの周期数（波数）分、
保持する必要がある。そうした場合、ＲＯＭ１０３がコ
ストアップしてしまうので、こうしたことを何とか回避
したいという要請があった。
【０００７】本発明はこのような点に鑑みてなされたも
のであり、ＲＯＭに保持するデータを増やすことなく、
所望の周波数のクロックを得られるクロック発生回路を
提供することを目的とする。
のであり、ＲＯＭに保持するデータを増やすことなく、
所望の周波数のクロックを得られるクロック発生回路を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明では上記目的を達
成するために、図１に示すように、入力値に第１の所定
値を加算し、得られた値を第１の値として出力する加算
手段１と、第１の値に第２の所定値を加算して得られた
値と、第３の所定値との差を算出し、得られた値を第２
の値として出力する差算出手段２と、第１の値を第３の
所定値と比較する比較手段３と、比較手段３による比較
の結果に基づき、第１の値または第２の値を選択して出
力する選択手段４と、選択手段４の出力値を所定時間遅
延させた後、加算手段１へ上記入力値として送る遅延手
段５と、正弦波または余弦波のデータを保持し、遅延手
段５の出力値をアドレスとして、当該アドレスに対応す
るデータを出力するデータ保持手段６と、データ保持手
段６の出力値をアナログ値に変換するＤ／Ａ変換手段７
と、Ｄ／Ａ変換手段７の出力信号の中から所定の周波数
の信号を抽出する抽出手段８と、抽出手段８の出力信号
を、クロックパルスに変換するパルス変換手段９とを有
することを特徴とするクロック発生回路が提供される。
成するために、図１に示すように、入力値に第１の所定
値を加算し、得られた値を第１の値として出力する加算
手段１と、第１の値に第２の所定値を加算して得られた
値と、第３の所定値との差を算出し、得られた値を第２
の値として出力する差算出手段２と、第１の値を第３の
所定値と比較する比較手段３と、比較手段３による比較
の結果に基づき、第１の値または第２の値を選択して出
力する選択手段４と、選択手段４の出力値を所定時間遅
延させた後、加算手段１へ上記入力値として送る遅延手
段５と、正弦波または余弦波のデータを保持し、遅延手
段５の出力値をアドレスとして、当該アドレスに対応す
るデータを出力するデータ保持手段６と、データ保持手
段６の出力値をアナログ値に変換するＤ／Ａ変換手段７
と、Ｄ／Ａ変換手段７の出力信号の中から所定の周波数
の信号を抽出する抽出手段８と、抽出手段８の出力信号
を、クロックパルスに変換するパルス変換手段９とを有
することを特徴とするクロック発生回路が提供される。
【０００９】以上のような構成において、クロック発生
回路は、所定の基準クロックに従い作動し、加算手段１
が、遅延手段５から出力された前回値（入力値）に第１
の所定値を加算して今回値（第１の値）を作成する。ま
た、予め、差算出手段２が、第１の値に第２の所定値を
加算して得られた値と、第３の所定値との差を算出して
第２の値として出力している。
回路は、所定の基準クロックに従い作動し、加算手段１
が、遅延手段５から出力された前回値（入力値）に第１
の所定値を加算して今回値（第１の値）を作成する。ま
た、予め、差算出手段２が、第１の値に第２の所定値を
加算して得られた値と、第３の所定値との差を算出して
第２の値として出力している。
【００１０】多くの場合は、所定の基準クロックの入力
毎に第１の値が増加し、これが、選択手段４および遅延
手段５を介してデータ保持手段６へ送られ、データ保持
手段６は、遅延手段５から送られた第１の値に対応する
アドレスに保持されている正弦波または余弦波のデータ
をＤ／Ａ変換手段７へ出力し、Ｄ／Ａ変換手段７はそれ
をアナログ値に変換する。そして、抽出手段８が、Ｄ／
Ａ変換手段７の出力信号の中から所定の周波数の信号を
抽出し、パルス変換手段９が、クロックパルスに変換す
る。
毎に第１の値が増加し、これが、選択手段４および遅延
手段５を介してデータ保持手段６へ送られ、データ保持
手段６は、遅延手段５から送られた第１の値に対応する
アドレスに保持されている正弦波または余弦波のデータ
をＤ／Ａ変換手段７へ出力し、Ｄ／Ａ変換手段７はそれ
をアナログ値に変換する。そして、抽出手段８が、Ｄ／
Ａ変換手段７の出力信号の中から所定の周波数の信号を
抽出し、パルス変換手段９が、クロックパルスに変換す
る。
【００１１】ただし、第１の値が次第に増加して第３の
所定値を越える場合がある。この場合を比較手段３が検
出し、それに基づき、選択手段４は第２の値を選択して
出力する。この第２の値は、第３の所定値を越えること
はない。第３の所定値は、データ保持手段６のアドレス
値の最大値に設定される。第２の値は、選択手段４およ
び遅延手段５を介してデータ保持手段６へ送られ、第１
の値と同様に処理される。
所定値を越える場合がある。この場合を比較手段３が検
出し、それに基づき、選択手段４は第２の値を選択して
出力する。この第２の値は、第３の所定値を越えること
はない。第３の所定値は、データ保持手段６のアドレス
値の最大値に設定される。第２の値は、選択手段４およ
び遅延手段５を介してデータ保持手段６へ送られ、第１
の値と同様に処理される。
【００１２】かくして、パルス変換手段９からは、第１
の所定値の大きさに応じて所望の周波数に設定されたク
ロックパルスが発生されることになる。なお、データ保
持手段６は、１周期分の正弦波または余弦波のデータを
保持していれば十分であるので、データ保持手段６に保
持するデータを増やすことなく、所望の周波数のクロッ
クを得られることになる。
の所定値の大きさに応じて所望の周波数に設定されたク
ロックパルスが発生されることになる。なお、データ保
持手段６は、１周期分の正弦波または余弦波のデータを
保持していれば十分であるので、データ保持手段６に保
持するデータを増やすことなく、所望の周波数のクロッ
クを得られることになる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。まず、第１の実施の形態の原理構
成を、図１を参照して説明する。第１の実施の形態は、
入力値に第１の所定値を加算し、得られた値を第１の値
として出力する加算手段１と、第１の値に第２の所定値
を加算して得られた値と、第３の所定値との差を算出
し、得られた値を第２の値として出力する差算出手段２
と、第１の値を第３の所定値と比較する比較手段３と、
比較手段３による比較の結果に基づき、第１の値または
第２の値を選択して出力する選択手段４と、選択手段４
の出力値を所定時間遅延させた後、加算手段１へ入力値
として送る遅延手段５と、正弦波または余弦波のデータ
を保持し、遅延手段５の出力値をアドレスとして、当該
アドレスに対応するデータを出力するデータ保持手段６
と、データ保持手段６の出力値をアナログ値に変換する
Ｄ／Ａ変換手段７と、Ｄ／Ａ変換手段７の出力信号の中
から所定の周波数の信号を抽出する抽出手段８と、抽出
手段８の出力信号を、クロックパルスに変換するパルス
変換手段９とを備える。
を参照して説明する。まず、第１の実施の形態の原理構
成を、図１を参照して説明する。第１の実施の形態は、
入力値に第１の所定値を加算し、得られた値を第１の値
として出力する加算手段１と、第１の値に第２の所定値
を加算して得られた値と、第３の所定値との差を算出
し、得られた値を第２の値として出力する差算出手段２
と、第１の値を第３の所定値と比較する比較手段３と、
比較手段３による比較の結果に基づき、第１の値または
第２の値を選択して出力する選択手段４と、選択手段４
の出力値を所定時間遅延させた後、加算手段１へ入力値
として送る遅延手段５と、正弦波または余弦波のデータ
を保持し、遅延手段５の出力値をアドレスとして、当該
アドレスに対応するデータを出力するデータ保持手段６
と、データ保持手段６の出力値をアナログ値に変換する
Ｄ／Ａ変換手段７と、Ｄ／Ａ変換手段７の出力信号の中
から所定の周波数の信号を抽出する抽出手段８と、抽出
手段８の出力信号を、クロックパルスに変換するパルス
変換手段９とを備える。
【００１４】図２は、第１の実施の形態の具体的構成を
示すブロック図である。なお、図１に示した構成と図２
に示す構成との対応関係については、図２に示す構成を
説明した後で記述する。
示すブロック図である。なお、図１に示した構成と図２
に示す構成との対応関係については、図２に示す構成を
説明した後で記述する。
【００１５】図２において、加算器１１には、後述のフ
リップフロップ群１５から値Ｃが入力されるとともに、
加算値Ｄが入力される。加算値Ｄは外部から任意に設定
される値であり、最終的に生成されるクロックの周波数
を決定する値である。加算器１１は、入力値Ｃと加算値
Ｄとの和の値（Ｃ＋Ｄ）を算出して、減算器１２、比較
器１３、およびセレクタ１４へ出力する。減算器１２に
は値Ａが入力され、減算器１２は、値（Ｃ＋Ｄ）から値
Ａを減算して値（Ｃ＋Ｄ−Ａ）を求め、セレクタ１４へ
出力する。比較器１３には値Ａが入力され、比較器１３
は、値（Ｃ＋Ｄ）を値Ａと比較し、その比較結果をセレ
クタ１４へ出力する。セレクタ１４はその比較結果に従
い、値（Ｃ＋Ｄ）が値Ａ以下であるときには、値（Ｃ＋
Ｄ）を選択してフリップフロップ群１５へ出力し、一
方、値（Ｃ＋Ｄ）が値Ａを越えているときには、値（Ｃ
＋Ｄ−Ａ）を選択してフリップフロップ群１５へ出力す
る。フリップフロップ群１５には、クロック発生器１６
から基準クロックが送られており、今回クロックの入力
タイミングでセレクタ１４から送られた値を保持し、次
回クロックの入力タイミングまで保持を継続する。した
がって、フリップフロップ群１５は、セレクタ１４から
送られた値を、基準クロックの周期分だけ遅延させてい
ることになる。なお、図示を省略したが、クロック発生
器１６から基準クロックが図２の各構成部に送られてい
る。
リップフロップ群１５から値Ｃが入力されるとともに、
加算値Ｄが入力される。加算値Ｄは外部から任意に設定
される値であり、最終的に生成されるクロックの周波数
を決定する値である。加算器１１は、入力値Ｃと加算値
Ｄとの和の値（Ｃ＋Ｄ）を算出して、減算器１２、比較
器１３、およびセレクタ１４へ出力する。減算器１２に
は値Ａが入力され、減算器１２は、値（Ｃ＋Ｄ）から値
Ａを減算して値（Ｃ＋Ｄ−Ａ）を求め、セレクタ１４へ
出力する。比較器１３には値Ａが入力され、比較器１３
は、値（Ｃ＋Ｄ）を値Ａと比較し、その比較結果をセレ
クタ１４へ出力する。セレクタ１４はその比較結果に従
い、値（Ｃ＋Ｄ）が値Ａ以下であるときには、値（Ｃ＋
Ｄ）を選択してフリップフロップ群１５へ出力し、一
方、値（Ｃ＋Ｄ）が値Ａを越えているときには、値（Ｃ
＋Ｄ−Ａ）を選択してフリップフロップ群１５へ出力す
る。フリップフロップ群１５には、クロック発生器１６
から基準クロックが送られており、今回クロックの入力
タイミングでセレクタ１４から送られた値を保持し、次
回クロックの入力タイミングまで保持を継続する。した
がって、フリップフロップ群１５は、セレクタ１４から
送られた値を、基準クロックの周期分だけ遅延させてい
ることになる。なお、図示を省略したが、クロック発生
器１６から基準クロックが図２の各構成部に送られてい
る。
【００１６】ＲＯＭ１７は、正弦波または余弦波の１周
期分のデータを保持する記憶装置であり、値０から値Ａ
までのアドレス値を備えている。そして、フリップフロ
ップ群１５の出力値と同じアドレスに格納されたデータ
をＤ／Ａ変換器１８へ出力する。Ｄ／Ａ変換器１８は入
力したディジタル値をアナログ値に変換してローパスフ
ィルタ１９へ出力する。Ｄ／Ａ変換器１８は、離散的な
タイミングで入力したディジタル値をアナログ値に変換
するために、折り返し成分を発生する。すなわち、最終
的に生成される所望のクロックの周波数をｆo （ｆo ＜
ｆs ）とし、クロック発生器１６で発生される基準クロ
ックの周波数をｆs とすると、周波数（ｆs −ｆo ）の
折り返し成分が発生される。これをローパスフィルタ１
９が取り除き、周波数ｆo の正弦波または余弦波だけを
コンパレータ２０へ送る。コンパレータ２０は、送られ
た正弦波または余弦波を所定の閾値と比較することによ
り、正弦波または余弦波を矩形波に変換してクロックパ
ルスを生成する。コンパレータ２０から出力される最終
の所望クロックの周波数ｆo は、（Ｄ／Ａ）ｆs とな
る。
期分のデータを保持する記憶装置であり、値０から値Ａ
までのアドレス値を備えている。そして、フリップフロ
ップ群１５の出力値と同じアドレスに格納されたデータ
をＤ／Ａ変換器１８へ出力する。Ｄ／Ａ変換器１８は入
力したディジタル値をアナログ値に変換してローパスフ
ィルタ１９へ出力する。Ｄ／Ａ変換器１８は、離散的な
タイミングで入力したディジタル値をアナログ値に変換
するために、折り返し成分を発生する。すなわち、最終
的に生成される所望のクロックの周波数をｆo （ｆo ＜
ｆs ）とし、クロック発生器１６で発生される基準クロ
ックの周波数をｆs とすると、周波数（ｆs −ｆo ）の
折り返し成分が発生される。これをローパスフィルタ１
９が取り除き、周波数ｆo の正弦波または余弦波だけを
コンパレータ２０へ送る。コンパレータ２０は、送られ
た正弦波または余弦波を所定の閾値と比較することによ
り、正弦波または余弦波を矩形波に変換してクロックパ
ルスを生成する。コンパレータ２０から出力される最終
の所望クロックの周波数ｆo は、（Ｄ／Ａ）ｆs とな
る。
【００１７】なお、図１に示す加算手段１は図２の加算
器１１に対応し、図１に示す差算出手段２は図２の減算
器１２に対応し、図１に示す比較手段３は図２の比較器
１３に対応し、図１に示す選択手段４は図２のセレクタ
１４に対応し、図１に示す遅延手段５は図２のフリップ
フロップ群１５に対応し、図１に示すデータ保持手段６
は図２のＲＯＭ１７に対応し、図１に示すＤ／Ａ変換手
段７は図２のＤ／Ａ変換器１８に対応し、図１に示す抽
出手段８は図２のローパスフィルタ１９に対応し、図１
にパルス変換手段９は図２のコンパレータ２０に対応す
る。
器１１に対応し、図１に示す差算出手段２は図２の減算
器１２に対応し、図１に示す比較手段３は図２の比較器
１３に対応し、図１に示す選択手段４は図２のセレクタ
１４に対応し、図１に示す遅延手段５は図２のフリップ
フロップ群１５に対応し、図１に示すデータ保持手段６
は図２のＲＯＭ１７に対応し、図１に示すＤ／Ａ変換手
段７は図２のＤ／Ａ変換器１８に対応し、図１に示す抽
出手段８は図２のローパスフィルタ１９に対応し、図１
にパルス変換手段９は図２のコンパレータ２０に対応す
る。
【００１８】さらに、図１の入力値は図２の値Ｃに対応
し、同様に、第１の所定値は値Ｄに、第３の所定値は値
Ａに、第１の値は値（Ｃ＋Ｄ）に、第２の値は値（Ｃ＋
Ｄ−Ａ）にそれぞれ対応する。第２の所定値は、第１の
実施の形態では０である。
し、同様に、第１の所定値は値Ｄに、第３の所定値は値
Ａに、第１の値は値（Ｃ＋Ｄ）に、第２の値は値（Ｃ＋
Ｄ−Ａ）にそれぞれ対応する。第２の所定値は、第１の
実施の形態では０である。
【００１９】図３は、図２の第１の実施の形態の具体的
な動作を示す図である。例えば、クロック発生器１６か
ら発生される基準クロックを基にしたサンプリングタイ
ミングにおいて、フリップフロップ群１５から送られ
た前回の値Ｃ（Ｖ１）に加算値Ｄが加算されて今回の値
Ｃ（Ｖ２）が作成される。この今回の値Ｃ（Ｖ２）が比
較器１３において値Ａと比較される。この場合、今回の
値Ｃ（Ｖ２）が値Ａ以下であるので、セレクタ１４は、
今回の値Ｃ（Ｖ２）を選択してフリップフロップ群１５
へ出力する。
な動作を示す図である。例えば、クロック発生器１６か
ら発生される基準クロックを基にしたサンプリングタイ
ミングにおいて、フリップフロップ群１５から送られ
た前回の値Ｃ（Ｖ１）に加算値Ｄが加算されて今回の値
Ｃ（Ｖ２）が作成される。この今回の値Ｃ（Ｖ２）が比
較器１３において値Ａと比較される。この場合、今回の
値Ｃ（Ｖ２）が値Ａ以下であるので、セレクタ１４は、
今回の値Ｃ（Ｖ２）を選択してフリップフロップ群１５
へ出力する。
【００２０】一方、サンプリングタイミングにおい
て、フリップフロップ群１５から送られた前回の値Ｃ
（Ｖ３）に加算値Ｄが加算されて今回の値Ｃ（Ｖ４）が
作成される。この今回の値Ｃ（Ｖ４）が比較器１３にお
いて値Ａと比較される。この場合、今回の値Ｃ（Ｖ４）
が値Ａを越えているので、セレクタ１４は、値（Ｃ＋Ｄ
−Ａ）を選択してフリップフロップ群１５へ出力する。
この値（Ｃ＋Ｄ−Ａ）は図３の値Ｖ５に相当する。
て、フリップフロップ群１５から送られた前回の値Ｃ
（Ｖ３）に加算値Ｄが加算されて今回の値Ｃ（Ｖ４）が
作成される。この今回の値Ｃ（Ｖ４）が比較器１３にお
いて値Ａと比較される。この場合、今回の値Ｃ（Ｖ４）
が値Ａを越えているので、セレクタ１４は、値（Ｃ＋Ｄ
−Ａ）を選択してフリップフロップ群１５へ出力する。
この値（Ｃ＋Ｄ−Ａ）は図３の値Ｖ５に相当する。
【００２１】こうしたセレクタ１４から出力された値
は、フリップフロップ群１５で基準クロックの周期分だ
け遅延された後、ＲＯＭ１７へ入力されて正弦波または
余弦波のディジタルデータに変換される。
は、フリップフロップ群１５で基準クロックの周期分だ
け遅延された後、ＲＯＭ１７へ入力されて正弦波または
余弦波のディジタルデータに変換される。
【００２２】ここで、クロック発生器１６から発生され
る基準クロックの周期が短い場合を想定すると、フリッ
プフロップ群１５に入力される値は、図３に一点鎖線で
示すようなグラフ上の値となる。これから分かるよう
に、セレクタ１４から出力された値には周期性がある。
この周期Ｔが、最終的にコンパレータ２０から出力され
る所望のクロックの周期となる。
る基準クロックの周期が短い場合を想定すると、フリッ
プフロップ群１５に入力される値は、図３に一点鎖線で
示すようなグラフ上の値となる。これから分かるよう
に、セレクタ１４から出力された値には周期性がある。
この周期Ｔが、最終的にコンパレータ２０から出力され
る所望のクロックの周期となる。
【００２３】このクロック発生回路で発生するクロック
の周波数ｆo は、加算値Ｄの大きさによって設定され
得、特に、ＲＯＭ１７に、複数周期分の正弦波または余
弦波のデータを保持する必要はなく、１周期分の正弦波
または余弦波のデータを保持するだけでよい。
の周波数ｆo は、加算値Ｄの大きさによって設定され
得、特に、ＲＯＭ１７に、複数周期分の正弦波または余
弦波のデータを保持する必要はなく、１周期分の正弦波
または余弦波のデータを保持するだけでよい。
【００２４】つぎに、第２の実施の形態を説明する。第
２の実施の形態の原理構成は、図１に示す構成と同じで
ある。なお、図１における第２の所定値は、第２の実施
の形態では任意の値を取り得る。
２の実施の形態の原理構成は、図１に示す構成と同じで
ある。なお、図１における第２の所定値は、第２の実施
の形態では任意の値を取り得る。
【００２５】図４は、第２の実施の形態の構成を示すブ
ロック図である。第２の実施の形態の構成は、図２に示
す第１の実施の形態の構成と基本的には同じであるの
で、同一部分には同一参照符号を付してその説明を省略
し、相違点だけを説明する。
ロック図である。第２の実施の形態の構成は、図２に示
す第１の実施の形態の構成と基本的には同じであるの
で、同一部分には同一参照符号を付してその説明を省略
し、相違点だけを説明する。
【００２６】第２の実施の形態では、加算器２１に、加
算器１１から値（Ｃ＋Ｄ）が入力されるとともに所定の
値Ｂが入力される。加算器２１は、値（Ｃ＋Ｄ）に値Ｂ
を加算して値（Ｃ＋Ｄ＋Ｂ）を求める。ところで加算器
２１は、その加算結果が値Ａを越えるとオーバーフロー
する加算器となっている。値Ａは２の巾乗値に設定され
ている。したがって、加算器２１の出力値は、（Ｃ＋Ｄ
＋Ｂ）≦Ａならば値（Ｃ＋Ｄ＋Ｂ）であり、（Ｃ＋Ｄ＋
Ｂ）＞Ａならば値（Ｃ＋Ｄ＋Ｂ─ｍＡ）となる（ｍは自
然数）。
算器１１から値（Ｃ＋Ｄ）が入力されるとともに所定の
値Ｂが入力される。加算器２１は、値（Ｃ＋Ｄ）に値Ｂ
を加算して値（Ｃ＋Ｄ＋Ｂ）を求める。ところで加算器
２１は、その加算結果が値Ａを越えるとオーバーフロー
する加算器となっている。値Ａは２の巾乗値に設定され
ている。したがって、加算器２１の出力値は、（Ｃ＋Ｄ
＋Ｂ）≦Ａならば値（Ｃ＋Ｄ＋Ｂ）であり、（Ｃ＋Ｄ＋
Ｂ）＞Ａならば値（Ｃ＋Ｄ＋Ｂ─ｍＡ）となる（ｍは自
然数）。
【００２７】図１に示す第２の所定値は第２の実施の形
態の値Ｂに対応する。セレクタ２２は、比較器１３の比
較結果に従い、値（Ｃ＋Ｄ）が値Ａ以下であるときに
は、値（Ｃ＋Ｄ）を選択してフリップフロップ群１５へ
出力し、一方、値（Ｃ＋Ｄ）が値Ａを越えているときに
は、値（Ｃ＋Ｄ＋Ｂ─ｍＡ）を選択してフリップフロッ
プ群１５へ出力する。
態の値Ｂに対応する。セレクタ２２は、比較器１３の比
較結果に従い、値（Ｃ＋Ｄ）が値Ａ以下であるときに
は、値（Ｃ＋Ｄ）を選択してフリップフロップ群１５へ
出力し、一方、値（Ｃ＋Ｄ）が値Ａを越えているときに
は、値（Ｃ＋Ｄ＋Ｂ─ｍＡ）を選択してフリップフロッ
プ群１５へ出力する。
【００２８】ＲＯＭ２３は、正弦波または余弦波の１周
期分のデータを保持する記憶装置であり、値Ｂから値Ａ
までのアドレス値を備えている。図５は、図４の第２の
実施の形態の具体的な動作を示す図である。例えば、サ
ンプリングタイミングにおいて、フリップフロップ群
１５から送られた前回の値Ｃ（Ｖ１）に加算値Ｄが加算
されて今回の値Ｃ（Ｖ２）が作成される。この今回の値
Ｃ（Ｖ２）が比較器１３において値Ａと比較される。こ
の場合、今回の値Ｃ（Ｖ２）が値Ａ以下であるので、セ
レクタ２２は、今回の値Ｃ（Ｖ２）を選択してフリップ
フロップ群１５へ出力する。
期分のデータを保持する記憶装置であり、値Ｂから値Ａ
までのアドレス値を備えている。図５は、図４の第２の
実施の形態の具体的な動作を示す図である。例えば、サ
ンプリングタイミングにおいて、フリップフロップ群
１５から送られた前回の値Ｃ（Ｖ１）に加算値Ｄが加算
されて今回の値Ｃ（Ｖ２）が作成される。この今回の値
Ｃ（Ｖ２）が比較器１３において値Ａと比較される。こ
の場合、今回の値Ｃ（Ｖ２）が値Ａ以下であるので、セ
レクタ２２は、今回の値Ｃ（Ｖ２）を選択してフリップ
フロップ群１５へ出力する。
【００２９】一方、サンプリングタイミングにおい
て、フリップフロップ群１５から送られた前回の値Ｃ
（Ｖ３）に加算値Ｄが加算されて今回の値Ｃ（Ｖ４）が
作成される。この今回の値Ｃ（Ｖ４）が比較器１３にお
いて値Ａと比較される。この場合、今回の値Ｃ（Ｖ４）
が値Ａを越えているので、セレクタ１４は、値（Ｃ＋Ｄ
＋Ｂ−Ａ）を選択してフリップフロップ群１５へ出力す
る。この値（Ｃ＋Ｄ＋Ｂ−Ａ）は図５の値Ｖ５に相当す
る。
て、フリップフロップ群１５から送られた前回の値Ｃ
（Ｖ３）に加算値Ｄが加算されて今回の値Ｃ（Ｖ４）が
作成される。この今回の値Ｃ（Ｖ４）が比較器１３にお
いて値Ａと比較される。この場合、今回の値Ｃ（Ｖ４）
が値Ａを越えているので、セレクタ１４は、値（Ｃ＋Ｄ
＋Ｂ−Ａ）を選択してフリップフロップ群１５へ出力す
る。この値（Ｃ＋Ｄ＋Ｂ−Ａ）は図５の値Ｖ５に相当す
る。
【００３０】ここで、クロック発生器１６から発生され
る基準クロックの周期が短い場合を想定すると、フリッ
プフロップ群１５に入力される値は、図５に一点鎖線で
示すようなグラフ上の値となる。これから分かるよう
に、フリップフロップ群１５に入力される値には、周期
Ｔの周期性がある。この周期Ｔが、最終的にコンパレー
タ２０から出力される所望のクロックの周期となる。
る基準クロックの周期が短い場合を想定すると、フリッ
プフロップ群１５に入力される値は、図５に一点鎖線で
示すようなグラフ上の値となる。これから分かるよう
に、フリップフロップ群１５に入力される値には、周期
Ｔの周期性がある。この周期Ｔが、最終的にコンパレー
タ２０から出力される所望のクロックの周期となる。
【００３１】このクロック発生回路で発生するクロック
の周波数ｆo は、加算値Ｄの大きさによって設定され
得、特に、ＲＯＭ２３に、複数周期分の正弦波または余
弦波のデータを保持する必要はなく、１周期分の正弦波
または余弦波のデータを保持するだけでよい。
の周波数ｆo は、加算値Ｄの大きさによって設定され
得、特に、ＲＯＭ２３に、複数周期分の正弦波または余
弦波のデータを保持する必要はなく、１周期分の正弦波
または余弦波のデータを保持するだけでよい。
【００３２】なお第２の実施の形態では、加算結果が値
Ａ（＝２n ）を越えるとオーバーフローする加算器２１
を使用したので、第１の実施の形態に比べ、設計し易い
構成になっている。
Ａ（＝２n ）を越えるとオーバーフローする加算器２１
を使用したので、第１の実施の形態に比べ、設計し易い
構成になっている。
【００３３】また、第１の実施の形態および第２の実施
の形態では、ローパスフィルタ１９をそれぞれ使用して
いるが、これに代わって、周波数（ｆs −ｆo ）の折り
返し成分だけを通過させるバンドパスフィルタを使用す
るようにしてもよい。これによって、周波数ｆo よりも
高い周波数（ｆs −ｆo ）のクロックを容易に生成する
ことが可能である。
の形態では、ローパスフィルタ１９をそれぞれ使用して
いるが、これに代わって、周波数（ｆs −ｆo ）の折り
返し成分だけを通過させるバンドパスフィルタを使用す
るようにしてもよい。これによって、周波数ｆo よりも
高い周波数（ｆs −ｆo ）のクロックを容易に生成する
ことが可能である。
【００３４】つぎに、第３の実施の形態を説明する。図
６は、第３の実施の形態の構成を示すブロック図であ
る。図中、基準クロック発振器３１が、周波数ｆs の基
準クロックを発生する。カウンタ３２は、基準クロック
発振器３１の出力クロックをカウントして、常時そのカ
ウント値を出力するとともに、そのカウント値が所定値
Ｍに至ると０に戻るものである。乗算器３３は、カウン
タ３２が出力するカウント値に値Ｎを乗算して出力する
が、その乗算結果が所定値（Ｍ−１）を越えるとオーバ
ーフローする。したがって、乗算器３３の出力値は常
時、値０から値（Ｍ−１）までの値となる。値Ｎは外部
から設定される値である。
６は、第３の実施の形態の構成を示すブロック図であ
る。図中、基準クロック発振器３１が、周波数ｆs の基
準クロックを発生する。カウンタ３２は、基準クロック
発振器３１の出力クロックをカウントして、常時そのカ
ウント値を出力するとともに、そのカウント値が所定値
Ｍに至ると０に戻るものである。乗算器３３は、カウン
タ３２が出力するカウント値に値Ｎを乗算して出力する
が、その乗算結果が所定値（Ｍ−１）を越えるとオーバ
ーフローする。したがって、乗算器３３の出力値は常
時、値０から値（Ｍ−１）までの値となる。値Ｎは外部
から設定される値である。
【００３５】ＲＯＭ３４は、正弦波または余弦波の１周
期分のデータを保持する記憶装置であり、値０から値
（Ｍ−１）までのアドレス値を備えている。そして、乗
算器３３から或る値が出力されると、その出力値と同じ
アドレスに格納されたデータをＤ／Ａ変換器３５へ出力
する。Ｄ／Ａ変換器３５はそれをアナログ値に変換す
る。変換されたアナログ値には折り返し成分が含まれる
ので、ローパスフィルタ３６でそれを除き、その上で、
コンパレータ３７が所定の閾値を基に矩形波を作成し、
周波数ｆo のクロックを出力する。この出力されるクロ
ックの周波数ｆo は、（Ｎ／Ｍ）ｆs となる。
期分のデータを保持する記憶装置であり、値０から値
（Ｍ−１）までのアドレス値を備えている。そして、乗
算器３３から或る値が出力されると、その出力値と同じ
アドレスに格納されたデータをＤ／Ａ変換器３５へ出力
する。Ｄ／Ａ変換器３５はそれをアナログ値に変換す
る。変換されたアナログ値には折り返し成分が含まれる
ので、ローパスフィルタ３６でそれを除き、その上で、
コンパレータ３７が所定の閾値を基に矩形波を作成し、
周波数ｆo のクロックを出力する。この出力されるクロ
ックの周波数ｆo は、（Ｎ／Ｍ）ｆs となる。
【００３６】すなわち、値Ｎの大きさを変化させても、
ＲＯＭ３４に入力される値は、常時、値０から値（Ｍ−
１）までの値となるが、一方、値Ｎを大きくすると、Ｒ
ＯＭ３４に入力される値の変化周期が縮小することにな
る。このように、このクロック発生回路で発生するクロ
ックの周波数ｆo は、値Ｎの大きさによって設定され
得、特に、ＲＯＭ３４に、複数周期分の正弦波または余
弦波のデータを保持する必要はなく、１周期分の正弦波
または余弦波のデータを保持するだけでよい。
ＲＯＭ３４に入力される値は、常時、値０から値（Ｍ−
１）までの値となるが、一方、値Ｎを大きくすると、Ｒ
ＯＭ３４に入力される値の変化周期が縮小することにな
る。このように、このクロック発生回路で発生するクロ
ックの周波数ｆo は、値Ｎの大きさによって設定され
得、特に、ＲＯＭ３４に、複数周期分の正弦波または余
弦波のデータを保持する必要はなく、１周期分の正弦波
または余弦波のデータを保持するだけでよい。
【００３７】なお、第３の実施の形態では、ローパスフ
ィルタ３６を使用しているが、これに代わって、周波数
（ｆs −ｆo ）の折り返し成分だけを通過させるバンド
パスフィルタを使用するようにしてもよい。これによっ
て、周波数ｆo よりも高い周波数（ｆs −ｆo ）のクロ
ックを容易に生成することが可能である。
ィルタ３６を使用しているが、これに代わって、周波数
（ｆs −ｆo ）の折り返し成分だけを通過させるバンド
パスフィルタを使用するようにしてもよい。これによっ
て、周波数ｆo よりも高い周波数（ｆs −ｆo ）のクロ
ックを容易に生成することが可能である。
【００３８】
【発明の効果】以上説明したように本発明では、加算手
段により、前回値（入力値）に所定の値（第１の所定
値）を加算して今回値（第１の値）を作成するととも
に、今回値がデータ保持手段（ＲＯＭ）のアドレス値の
最大値（第３の所定値）を越えると、当該最大値を今回
値から減算して今回値（第２の値）とするようにした。
そして、こうした今回値（第１の値または第２の値）を
基に、データ保持手段（ＲＯＭ）から正弦波または余弦
波のディジタルデータを取り出すようにしている。
段により、前回値（入力値）に所定の値（第１の所定
値）を加算して今回値（第１の値）を作成するととも
に、今回値がデータ保持手段（ＲＯＭ）のアドレス値の
最大値（第３の所定値）を越えると、当該最大値を今回
値から減算して今回値（第２の値）とするようにした。
そして、こうした今回値（第１の値または第２の値）を
基に、データ保持手段（ＲＯＭ）から正弦波または余弦
波のディジタルデータを取り出すようにしている。
【００３９】したがって、所定の値（第１の所定値）を
変化させることにより、ＲＯＭに保持するデータを増や
すことなく、所望の周波数のクロックを得ることができ
るようになった。
変化させることにより、ＲＯＭに保持するデータを増や
すことなく、所望の周波数のクロックを得ることができ
るようになった。
【図１】本発明の原理説明図である。
【図２】第１の実施の形態の具体的構成を示すブロック
図である。
図である。
【図３】第１の実施の形態の具体的な動作を示す図であ
る。
る。
【図４】第２の実施の形態の構成を示すブロック図であ
る。
る。
【図５】第２の実施の形態の具体的な動作を示す図であ
る。
る。
【図６】第３の実施の形態の構成を示すブロック図であ
る。
る。
【図７】従来のクロック発生回路の構成を示すブロック
図である。
図である。
【図８】従来のクロック発生回路の動作を示す図であ
る。
る。
１ 加算手段 ２ 差算出手段 ３ 比較手段 ４ 選択手段 ５ 遅延手段 ６ データ保持手段 ７ Ｄ／Ａ変換手段 ８ 抽出手段 ９ パルス変換手段
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年４月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】ただし、第１の値が次第に増加して第３の
所定値以上になる場合がある。この場合を比較手段３が
検出し、それに基づき、選択手段４は第２の値を選択し
て出力する。この第２の値は、第３の所定値以上になる
ことはない。第３の所定値は、データ保持手段６のアド
レス値の最大値に１を加えたものに設定される。第２の
値は、選択手段４および遅延手段５を介してデータ保持
手段６へ送られ、第１の値と同様に処理される。
所定値以上になる場合がある。この場合を比較手段３が
検出し、それに基づき、選択手段４は第２の値を選択し
て出力する。この第２の値は、第３の所定値以上になる
ことはない。第３の所定値は、データ保持手段６のアド
レス値の最大値に１を加えたものに設定される。第２の
値は、選択手段４および遅延手段５を介してデータ保持
手段６へ送られ、第１の値と同様に処理される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】図２において、加算器１１には、後述のフ
リップフロップ群１５から値Ｃが入力されるとともに、
加算値Ｄが入力される。加算値Ｄは外部から任意に設定
される値であり、最終的に生成されるクロックの周波数
を決定する値である。加算器１１は、入力値Ｃと加算値
Ｄとの和の値（Ｃ＋Ｄ）を算出して、減算器１２、比較
器１３、およびセレクタ１４へ出力する。減算器１２に
は値Ａが入力され、減算器１２は、値（Ｃ＋Ｄ）から値
Ａを減算して値（Ｃ＋Ｄ−Ａ）を求め、セレクタ１４へ
出力する。比較器１３には値Ａが入力され、比較器１３
は、値（Ｃ＋Ｄ）を値Ａと比較し、その比較結果をセレ
クタ１４へ出力する。セレクタ１４はその比較結果に従
い、値（Ｃ＋Ｄ）が値Ａ未満であるときには、値（Ｃ＋
Ｄ）を選択してフリップフロップ群１５へ出力し、一
方、値（Ｃ＋Ｄ）が値Ａ以上であるときには、値（Ｃ＋
Ｄ−Ａ）を選択してフリップフロップ群１５へ出力す
る。フリップフロップ群１５には、クロック発生器１６
から基準クロックが送られており、今回クロックの入力
タイミングでセレクタ１４から送られた値を保持し、次
回クロックの入力タイミングまで保持を継続する。した
がって、クロック発生器１６は、セレクタ１４から送ら
れた値を、基準クロックの周期分だけ遅延させているこ
とになる。なお、図示を省略したが、フリップフロップ
群１５から基準クロックが図２の各構成部に送られてい
る。
リップフロップ群１５から値Ｃが入力されるとともに、
加算値Ｄが入力される。加算値Ｄは外部から任意に設定
される値であり、最終的に生成されるクロックの周波数
を決定する値である。加算器１１は、入力値Ｃと加算値
Ｄとの和の値（Ｃ＋Ｄ）を算出して、減算器１２、比較
器１３、およびセレクタ１４へ出力する。減算器１２に
は値Ａが入力され、減算器１２は、値（Ｃ＋Ｄ）から値
Ａを減算して値（Ｃ＋Ｄ−Ａ）を求め、セレクタ１４へ
出力する。比較器１３には値Ａが入力され、比較器１３
は、値（Ｃ＋Ｄ）を値Ａと比較し、その比較結果をセレ
クタ１４へ出力する。セレクタ１４はその比較結果に従
い、値（Ｃ＋Ｄ）が値Ａ未満であるときには、値（Ｃ＋
Ｄ）を選択してフリップフロップ群１５へ出力し、一
方、値（Ｃ＋Ｄ）が値Ａ以上であるときには、値（Ｃ＋
Ｄ−Ａ）を選択してフリップフロップ群１５へ出力す
る。フリップフロップ群１５には、クロック発生器１６
から基準クロックが送られており、今回クロックの入力
タイミングでセレクタ１４から送られた値を保持し、次
回クロックの入力タイミングまで保持を継続する。した
がって、クロック発生器１６は、セレクタ１４から送ら
れた値を、基準クロックの周期分だけ遅延させているこ
とになる。なお、図示を省略したが、フリップフロップ
群１５から基準クロックが図２の各構成部に送られてい
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】ＲＯＭ１７は、正弦波または余弦波の１周
期分のデータを保持する記憶装置であり、値０から値
（Ａ−１）までのアドレス値を備えている。そして、フ
リップフロップ群１５の出力値と同じアドレスに格納さ
れたデータをＤ／Ａ変換器１８へ出力する。Ｄ／Ａ変換
器１８は入力したディジタル値をアナログ値に変換して
ローパスフィルタ１９へ出力する。Ｄ／Ａ変換器１８
は、離散的なタイミングで入力したディジタル値をアナ
ログ値に変換するために、折り返し成分を発生する。す
なわち、最終的に生成される所望のクロックの周波数を
ｆo （ｆo ＜ｆs ）とし、クロック発生器１６で発生さ
れる基準クロックの周波数をｆs とすると、周波数（ｆ
s −ｆo ）の折り返し成分が発生される。これをローパ
スフィルタ１９が取り除き、周波数ｆo の正弦波または
余弦波だけをコンパレータ２０へ送る。コンパレータ２
０は、送られた正弦波または余弦波を所定の閾値と比較
することにより、正弦波または余弦波を矩形波に変換し
てクロックパルスを生成する。コンパレータ２０から出
力される最終の所望クロックの周波数ｆo は、（Ｄ／
Ａ）ｆs となる。
期分のデータを保持する記憶装置であり、値０から値
（Ａ−１）までのアドレス値を備えている。そして、フ
リップフロップ群１５の出力値と同じアドレスに格納さ
れたデータをＤ／Ａ変換器１８へ出力する。Ｄ／Ａ変換
器１８は入力したディジタル値をアナログ値に変換して
ローパスフィルタ１９へ出力する。Ｄ／Ａ変換器１８
は、離散的なタイミングで入力したディジタル値をアナ
ログ値に変換するために、折り返し成分を発生する。す
なわち、最終的に生成される所望のクロックの周波数を
ｆo （ｆo ＜ｆs ）とし、クロック発生器１６で発生さ
れる基準クロックの周波数をｆs とすると、周波数（ｆ
s −ｆo ）の折り返し成分が発生される。これをローパ
スフィルタ１９が取り除き、周波数ｆo の正弦波または
余弦波だけをコンパレータ２０へ送る。コンパレータ２
０は、送られた正弦波または余弦波を所定の閾値と比較
することにより、正弦波または余弦波を矩形波に変換し
てクロックパルスを生成する。コンパレータ２０から出
力される最終の所望クロックの周波数ｆo は、（Ｄ／
Ａ）ｆs となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】図３は、図２の第１の実施の形態の具体的
な動作を示す図である。例えば、クロック発生器１６か
ら発生される基準クロックを基にしたサンプリングタイ
ミングにおいて、フリップフロップ群１５から送られ
た前回の値Ｃ（Ｖ１）に加算値Ｄが加算されて今回の値
Ｃ（Ｖ２）が作成される。この今回の値Ｃ（Ｖ２）が比
較器１３において値Ａと比較される。この場合、今回の
値Ｃ（Ｖ２）が値Ａ未満であるので、セレクタ１４は、
今回の値Ｃ（Ｖ２）を選択してフリップフロップ群１５
へ出力する。
な動作を示す図である。例えば、クロック発生器１６か
ら発生される基準クロックを基にしたサンプリングタイ
ミングにおいて、フリップフロップ群１５から送られ
た前回の値Ｃ（Ｖ１）に加算値Ｄが加算されて今回の値
Ｃ（Ｖ２）が作成される。この今回の値Ｃ（Ｖ２）が比
較器１３において値Ａと比較される。この場合、今回の
値Ｃ（Ｖ２）が値Ａ未満であるので、セレクタ１４は、
今回の値Ｃ（Ｖ２）を選択してフリップフロップ群１５
へ出力する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】第２の実施の形態では、加算器２１に、加
算器１１から値（Ｃ＋Ｄ）が入力されるとともに所定の
値Ｂが入力される。加算器２１は、値（Ｃ＋Ｄ）に値Ｂ
を加算して値（Ｃ＋Ｄ＋Ｂ）を求める。ところで加算器
２１は、その加算結果が値Ａに達するとオーバーフロー
する加算器となっている。値Ａは２の巾乗値に設定され
ている。したがって、加算器２１の出力値は、（Ｃ＋Ｄ
＋Ｂ）＜Ａならば値（Ｃ＋Ｄ＋Ｂ）であり、（Ｃ＋Ｄ＋
Ｂ）≧Ａならば値（Ｃ＋Ｄ＋Ｂ─ｍＡ）となる（ｍは自
然数）。
算器１１から値（Ｃ＋Ｄ）が入力されるとともに所定の
値Ｂが入力される。加算器２１は、値（Ｃ＋Ｄ）に値Ｂ
を加算して値（Ｃ＋Ｄ＋Ｂ）を求める。ところで加算器
２１は、その加算結果が値Ａに達するとオーバーフロー
する加算器となっている。値Ａは２の巾乗値に設定され
ている。したがって、加算器２１の出力値は、（Ｃ＋Ｄ
＋Ｂ）＜Ａならば値（Ｃ＋Ｄ＋Ｂ）であり、（Ｃ＋Ｄ＋
Ｂ）≧Ａならば値（Ｃ＋Ｄ＋Ｂ─ｍＡ）となる（ｍは自
然数）。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】図１に示す第２の所定値は第２の実施の形
態の値Ｂに対応する。セレクタ２２は、比較器１３の比
較結果に従い、値（Ｃ＋Ｄ）が値Ａ未満であるときに
は、値（Ｃ＋Ｄ）を選択してフリップフロップ群１５へ
出力し、一方、値（Ｃ＋Ｄ）が値Ａ以上のときには、値
（Ｃ＋Ｄ＋Ｂ─ｍＡ）を選択してフリップフロップ群１
５へ出力する。
態の値Ｂに対応する。セレクタ２２は、比較器１３の比
較結果に従い、値（Ｃ＋Ｄ）が値Ａ未満であるときに
は、値（Ｃ＋Ｄ）を選択してフリップフロップ群１５へ
出力し、一方、値（Ｃ＋Ｄ）が値Ａ以上のときには、値
（Ｃ＋Ｄ＋Ｂ─ｍＡ）を選択してフリップフロップ群１
５へ出力する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】ＲＯＭ２３は、正弦波または余弦波の１周
期分のデータを保持する記憶装置であり、値Ｂから値Ａ
─１までのアドレス値を備えている。図５は、図４の第
２の実施の形態の具体的な動作を示す図である。例え
ば、サンプリングタイミングにおいて、フリップフロ
ップ群１５から送られた前回の値Ｃ（Ｖ１）に加算値Ｄ
が加算されて今回の値Ｃ（Ｖ２）が作成される。この今
回の値Ｃ（Ｖ２）が比較器１３において値Ａと比較され
る。この場合、今回の値Ｃ（Ｖ２）が値Ａ以下であるの
で、セレクタ２２は、今回の値Ｃ（Ｖ２）を選択してフ
リップフロップ群１５へ出力する。
期分のデータを保持する記憶装置であり、値Ｂから値Ａ
─１までのアドレス値を備えている。図５は、図４の第
２の実施の形態の具体的な動作を示す図である。例え
ば、サンプリングタイミングにおいて、フリップフロ
ップ群１５から送られた前回の値Ｃ（Ｖ１）に加算値Ｄ
が加算されて今回の値Ｃ（Ｖ２）が作成される。この今
回の値Ｃ（Ｖ２）が比較器１３において値Ａと比較され
る。この場合、今回の値Ｃ（Ｖ２）が値Ａ以下であるの
で、セレクタ２２は、今回の値Ｃ（Ｖ２）を選択してフ
リップフロップ群１５へ出力する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】なお第２の実施の形態では、加算結果が値
Ａ−１（＝２n −１）を越えるとオーバーフローする加
算器２１を使用したので、第１の実施の形態に比べ、設
計し易い構成になっている。
Ａ−１（＝２n −１）を越えるとオーバーフローする加
算器２１を使用したので、第１の実施の形態に比べ、設
計し易い構成になっている。
Claims (14)
- 【請求項１】 所望周波数のクロックを発生するための
クロック発生回路において、 入力値に第１の所定値を加算し、得られた値を第１の値
として出力する加算手段と、 前記第１の値に第２の所定値を加算して得られた値と、
第３の所定値との差を算出し、得られた値を第２の値と
して出力する差算出手段と、 前記第１の値を前記第３の所定値と比較する比較手段
と、 前記比較手段による比較の結果に基づき、前記第１の値
または前記第２の値を選択して出力する選択手段と、 前記選択手段の出力値を所定時間遅延させた後、前記加
算手段へ前記入力値として送る遅延手段と、 正弦波または余弦波のデータを保持し、前記遅延手段の
出力値をアドレスとして、当該アドレスに対応するデー
タを出力するデータ保持手段と、 前記データ保持手段の出力値をアナログ値に変換するＤ
／Ａ変換手段と、 前記Ｄ／Ａ変換手段の出力信号の中から所定の周波数の
信号を抽出する抽出手段と、 前記抽出手段の出力信号を、クロックパルスに変換する
パルス変換手段と、 を有することを特徴とするクロック発生回路。 - 【請求項２】 前記第１の所定値は、その値を外部から
調整され、これによって前記パルス変換手段から発生さ
れるクロックの周波数が所望の値に設定されることを特
徴とする請求項１記載のクロック発生回路。 - 【請求項３】 前記第２の所定値は０であることを特徴
とする請求項１記載のクロック発生回路。 - 【請求項４】 前記差算出手段は、前記第１の値に第２
の所定値を加算する加算手段から構成され、当該加算手
段は、その加算結果が前記第３の所定値を越えると０に
戻る加算器であることを特徴とする請求項１記載のクロ
ック発生回路。 - 【請求項５】 前記選択手段は、前記比較手段による比
較の結果、前記第１の値が前記第３の所定値以下であれ
ば、前記第１の値を選択して出力し、前記第１の値が前
記第３の所定値を越えていれば、前記第２の値を選択し
て出力することを特徴とする請求項１記載のクロック発
生回路。 - 【請求項６】 前記第３の所定値は、前記データ保持手
段のアドレス値のうちの最大値と同じに設定されること
を特徴とする請求項１記載のクロック発生回路。 - 【請求項７】 前記データ保持手段は、正弦波または余
弦波の１周期分のデータを保持することを特徴とする請
求項１記載のクロック発生回路。 - 【請求項８】 前記抽出手段は、前記Ｄ／Ａ変換手段の
出力信号に含まれる折り返し成分の周波数を阻止し、所
望のクロック周波数を通過させるフィルタで構成される
ことを特徴とする請求項１記載のクロック発生回路。 - 【請求項９】 前記抽出手段は、前記Ｄ／Ａ変換手段の
出力信号に含まれる折り返し成分の周波数を通過させ、
前記Ｄ／Ａ変換手段で変換対象であった信号の周波数を
阻止するフィルタで構成されることを特徴とする請求項
１記載のクロック発生回路。 - 【請求項１０】 所望周波数のクロックを発生するため
のクロック発生回路において、 基準クロックを発生する基準クロック発生手段と、 前記基準クロック発生手段の出力クロックをカウントし
て、常時そのカウント値を出力するとともに、そのカウ
ント値が第１の所定数を越えると０に戻るカウント手段
と、 前記カウント手段の出力カウント値に第２の所定数を乗
算する乗算手段と、 正弦波または余弦波のデータを保持し、前記乗算手段の
出力値をアドレスとして、当該アドレスに対応するデー
タを出力するデータ保持手段と、 前記データ保持手段の出力値をアナログ値に変換するＤ
／Ａ変換手段と、 前記Ｄ／Ａ変換手段の出力信号の中から所定の周波数の
信号を抽出する抽出手段と、 前記抽出手段の出力信号を、クロックパルスに変換する
パルス変換手段と、 を有することを特徴とするクロック発生回路。 - 【請求項１１】 前記乗算手段は、その乗算結果が前記
データ保持手段のアドレス値のうちの最大値を越えてい
るときには、前記乗算結果から当該最大値を減算した上
で出力することを特徴とする請求項１０記載のクロック
発生回路。 - 【請求項１２】 前記データ保持手段は、正弦波または
余弦波の１周期分のデータを保持することを特徴とする
請求項１０記載のクロック発生回路。 - 【請求項１３】 前記抽出手段は、前記Ｄ／Ａ変換手段
の出力信号に含まれる折り返し成分の周波数を阻止し、
所望のクロック周波数を通過させるフィルタで構成され
ることを特徴とする請求項１０記載のクロック発生回
路。 - 【請求項１４】 前記抽出手段は、前記Ｄ／Ａ変換手段
の出力信号に含まれる折り返し成分の周波数を通過さ
せ、前記Ｄ／Ａ変換手段で変換対象であった信号の周波
数を阻止するフィルタで構成されることを特徴とする請
求項１０記載のクロック発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233521A JPH1079650A (ja) | 1996-09-04 | 1996-09-04 | クロック発生回路 |
| US08/824,364 US5838956A (en) | 1996-09-04 | 1997-03-25 | Clock generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233521A JPH1079650A (ja) | 1996-09-04 | 1996-09-04 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079650A true JPH1079650A (ja) | 1998-03-24 |
Family
ID=16956345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8233521A Withdrawn JPH1079650A (ja) | 1996-09-04 | 1996-09-04 | クロック発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5838956A (ja) |
| JP (1) | JPH1079650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015142377A (ja) * | 2014-01-27 | 2015-08-03 | エルエス産電株式会社Ｌｓｉｓ Ｃｏ．，Ｌｔｄ． | 上昇エッジ動作システム用クロック生成方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19854550C5 (de) * | 1998-11-26 | 2011-03-17 | Hauni Maschinenbau Ag | Resonatorgehäuse für Mikrowellen |
| US6934674B1 (en) * | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
| DE10144003C1 (de) * | 2001-09-07 | 2003-03-20 | Infineon Technologies Ag | Verfahren zum Takten von zu taktenden Schaltungseinheiten und Taktgebungseinrichtung mit Vielfach-Zähler |
| US7065666B2 (en) * | 2003-11-13 | 2006-06-20 | Micron Technology, Inc. | Apparatus and method for generating a delayed clock signal |
| DE602007007504D1 (de) * | 2007-12-27 | 2010-08-12 | Em Microelectronic Marin Sa | Elektronischer Schaltkreis für nicht initialisierten Anrufbeantworter bei Einschaltung der Versorgungsspannung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3003826B2 (ja) * | 1992-12-11 | 2000-01-31 | 三菱電機株式会社 | クロック再生回路 |
| JPH08167841A (ja) * | 1994-12-13 | 1996-06-25 | Pioneer Electron Corp | ディジタルｐｌｌ回路 |
-
1996
- 1996-09-04 JP JP8233521A patent/JPH1079650A/ja not_active Withdrawn
-
1997
- 1997-03-25 US US08/824,364 patent/US5838956A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015142377A (ja) * | 2014-01-27 | 2015-08-03 | エルエス産電株式会社Ｌｓｉｓ Ｃｏ．，Ｌｔｄ． | 上昇エッジ動作システム用クロック生成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5838956A (en) | 1998-11-17 |
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Legal Events
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|---|---|---|---|
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