KR950014573B1

KR950014573B1 - 디지탈 리미터

Info

Publication number: KR950014573B1
Application number: KR1019870013950A
Authority: KR
Inventors: 요시유끼 오따; 다꾸 기하라
Original assignee: 소니 가부시끼가이샤; 오오가노리오
Priority date: 1986-12-09
Filing date: 1987-12-08
Publication date: 1995-12-08
Also published as: US4875044A; DE3741752A1; GB2198909A; GB2198909B; KR880008637A; FR2607990B1; GB8728555D0; FR2607990A1

Abstract

내용 없음.

Description

디지탈 리미터

제1도는 종래의 비디오 신호 처리 회로를 도시하는 회로 블록 다이아그램.

제2도는 디지탈 리미터의 입력/출력 특성을 도시하는 그래프.

제3도는 본 발명에 따른 비디오 신호 처리 회로의 실시예를 도시하는 회로 블록 다이어그램.

제4a도 내지 제4l도는 제3도의 회로에 의해 입력 신호가 어떻게 처리되는가를 도기하는 타이밍도.

제5도는 오버 데이타가 어떻게 조절되는가를 도시하는 그래프.

제6도는 본 발명의 제2실시예를 도시하는 회로 블록 다이아그램.

제7도는 보간 필터의 특성(감쇠 및 지연 특성)을 도시하는 그래프.

제8도는 저역 통과 필터의 특성(주파수 특성)을 도시하는 그래프.

제9도는 제6도에서 도시된 제2실시예의 실제 회로를 도시하는 회로 블록 다이아드램.

제10a도 및 10j도는 제9도의 점 a 내지 j에서 유도된 신호의 파형을 도시하는 타이밍도

* 도면의 주요부분에 대한 부호의 설명

2 : 신호 선택기 33 : 윤곽 보정 신호 발생 수단

34 : 디지탈 리미터 105 : 저역 통과 필터

107 : 검출기

본 발명은 일반적으로 디지탈 리미터에 관한 것으로, 특히 윤관(aperture) 보정된 비디오 신호의 진폭을 제한하는데 사용하기 적합한 디지탈 리미터에 관한 것이다.

제1도는 예로, 비디오 카메라에서 공급된 비디오 신호를 처리하는 종래의 회로를 도시한다.

제1도에서, 입력 비디오 신호 Si는 A/D 변환기(31)에 의해 샘플당 8비트 디지탈 신호가 되게 변환된다.

A/D 번환기로부터의 8비트 연속 2진 비디오 신호는 윤곽 보정 신호 발생 회로(33)와 동시에 가산기(32)로 공급된다. 상기 회로(33)로부터의 8비트 오프셋 2진 윤곽 보정 신호 S_AP는 가산기(32)로 공급되는데, 여기에서 윤곽 보정 신호 S_AP는 비디오 신호에 가산되어 에지 부분의 강조된 9비트 비디오 신호를 생성한다. 이 경우에 있어서 8비트 데이타의 범위, 예로, "0"부터 "FF"(16진법)까지의 범위는 "80"부터 "180"(16진법)가지의 9비트 데이타 범위와 대응하다고 가정된다.

그러므로, 윤곽 보정 신호 S_AP를 8비트 비디오 신호에 가산함으로써 생성된 9비트 비디오 신호는 "80"내지 "180"의 범위를 벗어날 수가 있다. 또한, 그 뒤의 회로들은 원래 디지탈 비디오 신호와 동일한 8비트 데이타를 처리하는 회로이므로, 그 가산에 의해 생성된 데이타의 초과분은 제한되어야 한다.

상기 목적을 위하여, 가산기(32)로부터의 9비트 비디오 신호 디지탈 리미터(34)로 공급되며, 여기에서 "80" 내지 "180"의 범위를 벗어난 데이타 부분은 진폭 제한되어 "0" 내지 "FF" 범위내의 8비트 데이타가 어질 수 있다.

디지탈 리미터(34)의 8비트 비디오 신호는 8비트 데이타를 처리하는 r-보정 회로(35)를 통하여 D/A 변환기(36)로 공급되며 여기에서 아나로그 비디오 신호 S₀가 얻어진다.

제1도의 디지탈 리미터(34)는 "80"(16진법) 이상의 데이타가 최대 8비트 데이타, 즉, "11111111"로 대체되고 또한 "80" 이하의 데이타가 최소 8비트 데이타"0"로 대체되는 그러한 제한 작동을 행하는 회로일 수 있다. 그러나, 그렇게 제한된 신호가 디지탈-아나로그 변환을 받게 되면, 고주파 성분은 출력된 아나로그 신호에서 생성된다. 또한, 제로 차원 홀드 효과를 갖는 보간 회로 D/A 변환기의 다음단에서 이용되면, 보간 필터의 그룹 지연 특성에 의해 야기된 위상 회전에 기인하여, 소정 주파수 성분을 가지고 있는 신호가 상기 필터로 공급되면 오버슈트 또는 그와 유사한 것이 출력 신호에서 생성되는 문제가 있다.

또한 ROM 등에 기억된 변환 테이블로 형성되면서 제2도에 도시된 바와 같은 입/출격 특성(리미터 특성)을 가지고 있는 장치가 제1도의 디지탈 리미터(34)로서 고려될 수 있다. 제2도에서 도시된 바와 같이, 디지탈-아나로그 변환 이후 보간 회로에 의해 야기된 오버슈트 및 언더슈트를 억압하기 위하여 상한값 "FF" 및 하한값 "0" 부근 곡선의 경사는 완만해지는데, 이것은 상기 기술된 디지탈 리미터의 영향이다. 그리하여, 비디오 신호는 소위 말하는 소프트 리미트 작용을 받는다.

소프트 리미트 작용을 행하는 상기 기술된 장치에 의하여, 상기 및 하한 부근외의 상한 및 하한 범위내의 데이타도 또한 압축되어, 특성 곡선의 선형성이 손상된다.

따라서, 본 발명의 목적은 종래 기술에서 조우된 상기 기술된 바의 단점을 제거할 수 있으면서 양호한 소프트 리미트 작용을 실행하는 디지탈 리미터를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명은 n+1 비트(n은 양의 정수)의 입력 디지탈 신호를 제한하는 디지탈 리미팅 회로를 제공하며, n 비트의 출력 디지탈 신호가 발생되게 하는 것인데, 이 리미팅 회로는 (1) n+1 비트의 입력 디지탈 신호가 공급된 입력 단자와, (2) 입력 디지탈 신호의 최상위 비트와 상위 비트성분이 공급되어 이 입력 디지탈 신호의 레벨 L이 2ⁿ≤L

2ⁿ⁺¹-2ⁿ의 범위내에 있는가를 검출하는 신호레벨 검출 수단과,(3) 신호 레벨 검출수단이 출력이 공급되어 절환 신호를 발생하는 절환 신호 발생 수단과, (4) n+1 비트의 입력 디지탈 신호를 n 비트의 변환된 디지탈 신호로 변환하는 디지탈 신호 변환 수단과, (5) n 비트 디지탈 신호의 극한값을 갖는 디지탈 신호 및 극한 값과 변환된 디지탈 신호와의 평균 값을 갖는 디지탈 신호로 구성된 조절된 신호를 발생하는 조절 신호 발생 수단 및, (6) 절환 신호에 의해 제어되며 또한 조절 신호 및 변환된 디지탈 신호중의 한 신호를 선택하여 n 비트의 출력 디지탈 신호가 얻어지는 선택 수단을 구비한다.

본 발명의 상기한 목적 및 다른 목적, 특징 및 장점은 첨부된 도면과 함께 취해진 양호한 실시예의 상세한 설명으로부터 명백해질 것이며, 도면에서 유사한 참조 반호는 유사한 소자 및 부품을 표시한다.

본 발명에 따른 디지탈 리미터의 제1실시예는 제3도를 참조하여 설명된다.

제3도에서, 참조 번호(1)는 제1도의 가산기(32)로부터 유도된 9비트 비디오 신호 S_ID가 공급된 입력단자를 표시한다. 입력단자(1)로 공급된 비디오 신호 S_ID의 각 비트는 신호 선택기(2)를 구성하는 아홉개의 D-형 프립-플롭의 각 단자 D로 공급된다.

플립-플롭의 출력단자에서 유도된 신호로부터, 신호 선택기(2)는 비디오 신호 S_ID의 최상위 비트(MSB), 즉, 비트 9의 값과 동일한 값으로 각기 세트된 데이타 비트로 형성된 8비트 신호 S'₂를 그 출력단자중의 한 단자로 전달하며, 이 신호는 절환 회로(3)의 고정단자 L로 공급된다. 신호 S'₂는 비디오 신호 S_ID의 데이타의 MSB가 고 레벨, 즉, "1"일때 값 "11111111"을 나다내며 비디오 신호 S_ID의 데이타의 MSB가 저 레벨, 즉 "0" 일때(16진법에서 "0"에 대응하는)값 "0"을 나타낸다. 다른말로하면, 신호 S'₂는비디오 신호 S_ID의 MSB에서 세트된 값에 이존하여 8비트 데이타의 극대 또는 극소값으로 세트된다. 신호 선택기(2)는 상위 비트 2SB(비트 8)를 제외하고 9비트 비디오 신호 S_ID의 성분인 여덟 데이타로 구성되는 8비트 신호 S₂를 그 출력단자중의 한 단자로 유도하며, 그 신호는 스위칭 회로(3)의 고정단자 H로 공급된다. 신호 S₂는 "80"부터 "180"까지(정확히는 "17F")의 9비트 신호의 범위가 "0"부터 "FF"까지의 8비트 데이타 범위와 상응하도록 변환된다. 명확히, 9비트 데이타의 "80" 내지 "17F"는 2진 코드로 "1000000"내지 "101111111"로 표현될 수 있으며 9비트 데이타 각각의 2SB를 제외한 여덟 비트로 구성된 8비트 데이타는 "0" 내지 "11111111", 또는 16진법으로 "0" 내지 "FF"의 범위를 갖게 된다.

스위칭 회로(3)의 출력 신호 S₃는 D-형 플립-플롭(4)의 단자 D로 공급된다. 그때, D형 플립-플롭(4)의 출력단자 Q로 유도된 신호 S₄는 스위칭 회로(5)의 고정단자 H로 공급된다.

신호 선택기(2)의 다른 출력단자로 유도된 신호 S₂는 레벨 조정기(6)에 의해 반으로 감소된 신호 레벨을 갖게 되며 이후에 스위칭 회로(7)의 고정단자 L로 공급된다. 또한 신호 S₂는 인버터(8)를 통하여 신호 S₂의 레벨이 반감된 레벨 조정기(9)로도 공급된다. 그때 1/2 레벨의 신호 S₂는 인버터(10)를 통하여 스위칭회로(7)의 고정단자 H로 공급된다. 또한 스위칭 회로(7)는 절환 신호 SW₁로서, 신호 선택기(2)의 한 출력단자로 전달된 저 또는 고 레벨의 신호 S'₂가 공급된다. 스위칭 회로(7)는 신호 S'₂가 고 레벨 "1"을 나타낼 단자 H에 접속되게 절환되며 신호 S'₂가 저 레벨 "0"를 나타낼 때 단자 L에 접속되게 절환된다.

비디오 신호 S_IDMSB(비트 9)가 저 레벨 "0"일때, 절환 신호 SW₁도 또한 저 레벨 "0"로 세트되어, 스위칭 회로(7)는 단자 L에 접속된다. 결과적으로, 스위칭 회로(7)는 신호 레벨이 신호 S₂의 1/2과 동일한 레벨을 갖는 신호와 동일한 신호 S₇, 즉, 8비트 데이타의 하한값 "0"(16진법으로 "0")과 신호 S₂의 평균값을 나타내는 데이타를 출력한다.

한편, 비디오 신호 S_ID의 MSB(비트 9)가 고 레벨 "1"일때, 변환 신호 SW₁도 또한 고 레벨 "1"로 세트되어, 스위칭 회로(7)는 단자 H에 접속된다. 결과적으로, 스위칭 회로(7)는 신호 S₂를 반전하고, 그 레벨을 반감시키며 또다시 반전시킴으로써 제공된 신호 S₇즉, 하한값 "11111111"(16진법으로 "FF")과 신호 S₂의 평균 값을 나타내는 데이타를 출력한다.

스위칭 회로(7)의 출력 신호 S₇는 스위칭 회로(5)의 고정단자 L로 공급된다. 스위칭 회로(5)의 출력 신호 S₅는 스위칭 회로(11)의 고정단자 H로 공급된다.

스위칭 회로(7)의 출력 신호 S₇는 또한 D형 플립-플릅 회로(12)의 단자 D로도 공급된다. 플립-플롭 회로(12)의 출력단자 Q에서 전개된 신호는 플립-플릅 회로(13)의 단자 D로 공급된다. 플립-플롭 회로(13)의 출력단자 Q로 전달된 신호 S₁₃는 스위칭 회로(11)의 고정단자 L로 공급된다. 스위칭 회로(11)의 출력신호는 출력 비디오 신호 S_OD로서 출력단자로 전달된다.

단자(1)로 공급된 비디오 신호 S_ID의 MSB(비트 9) 및 2SB(비트 8) 데이타는 배타 OR 회로(15)(이후 간략하게 EX-OR 회로로 언급됨)로 공급된다.

EX-OR 회로(15)의 출력 신호가 S₁₅는 비디오 신호가 S_ID가 "10000000"≤S_ID

"110000000"(16진법으로 "80"≤S_ID

"80")의 관계를 만족할 때 고 레벨 "1"로 되며 신호 S_ID가 상기 관계를 만족하지 않았을때는 저 레벨 "0"로 된다.

EX-OR 회로(15)의 출력 신호 S₁₅는 절환 신호 발생 회로(20)를 구성하는 D-형 플립-플롭(21)의 단자 D로 공급된다. 플립-플롭 회로(21)의 출력단자 Q로 전달된 신호는 D형 플립-플롭 회로(22)의 단자 D로 공급된다. EX-OR 회로(15)의 출력 신호 S₁₅및 플립-플롭회로(21 및 22)의 각 단자 Q로 전달된 신호는 OR 회로(23)로 공급되며, 이 회로의 출력 신호는 절환 신호 SW₂로서 스위칭 회로(3)로 공급된다. 스위칭 회로(3)는 절환 신호 SW₂가 고 레벨 "1"때 단자 H에 접속되며 절환 신호 SW₂가 저 레벨 "0"때 단자 L에 접속된다.

EX-OR 회로(15)의 출력 신호 S₁₅및 플립-플릅 회로(21)의 반전 출력 단자 로 전달된 신호는 모두 NAND 회로(24)로 공급된다. NAND 회로(24)의 출력 신호는 D형 플립-플롭(25)의 단자 D로 공급된다. 이 플립-플롭은 절환 신호 SW₃로서 스위칭 회로(5)로 공급된 신호 출력단자 Q로 전달한다. 스위칭 회로(5)는 절환 신호 SW₃가 고 레벨 "1"일때 단자 H에 접속되며 절환 신호는 SW₃가 저 레벨 "0"일때 단자 L에 접속된다.

플립-플롭 회로(21)의 출력단자 Q로 전달된 신호 및 플립-플롭 회로(22)의 반전 출력 단자 로 전달된 신호는 모두 OR 회로(26)로 공급된다. OR 회로(26)의 출력 신호는 D형 플립-플릅 회로(27)의 단자 D로 공급된다. 플립-플롭 회로(27)의 출력단자

로 전달된 신호는 절환 신호 SW₄로서 스위칭 회로(11)로 공급된다. 그리하여, 스위칭 회로(11)는 절환 신호 SW₄가 고 레벨 "1"일때 단자 H에 접속되며 절환 신호 SW₄가 저 레벨 "0"일때 단자 L에 접속된다.

이제 제4a도에 도시된 비디오 신호 S_ID가 상기 기술된 바와 같이 구성된 비디오 신호 처리 회로의 입력단(1)로 공급되는 경우를 생각해보자.

먼저, 제4a도의 신호는 S_ID에서 "X"로 표시된 부분은 "10000000"≤S_ID

"110000000"(16진법으로 "80≤S_ID

"180")의 관계를 만족시키지 않는 부분이며 진폭 제한 부분으로서 진폭 제한을 받는다. 그때 EX-OR회로(15)의 출력 신호 S₁₅는 제4B도에 도시된 바와 같이, 신호 S_ID의 "X"로 표시된 부분에 따라서 저 레벨 "0"이 되며 다른 부분에 따라서는 고 레벨 "1"이 된다.

결과적으로, OR 회로(3)에서 스위칭 회로(3)로 공급된 절환 신호 SW₁는 제4c도에서 도시된 바와 같으며, 플립-플롭 회로(25)에서 스위칭 회로(5)로 공급된 절환 신호 SW₃는 제4D도에 도시되며 또한 플립-플롭 회로(27)에서 스위칭 회로(11)로 공급된 절환 신호 SW₄는 제4E도에 도시된 바와 같다.

신호 선택기(2)의 한 출력단자로 전달된 신호 S₂는 비디오 신호 S_ID와 동일한 파형을 갖지만, 제4F도에 도시된 바와 같이 비디오 신호 S_ID로부터 한 클럭 펄스만큼 지연된다. 제4F도에서, 점선, "X"로 표시된 부분은 비디오 신호 S_ID의 진폭이 제한된 부분과 상응한다. 스위칭 회로(3)는 절환 신호 SW₂가 고 레벨 "1"일때 단자 H에 접속되고 절환 신호 SW₂가 저 레벨 "0"일때 단자 L에 접속되기 때문에, 스외칭 회로(3)의 출력 신호 S₃는 제4G도에 도시된 바와 같다. 특히, 출력 신호 S₃는 절환 신호 SW₂가 고 레벨 "1"일때 신호 S₂와 동일하며 절환 신호 SW₂가 저 레벨 "0"일때 신호 S'₂와 동일하다.

플립-플립 회로(4)의 출력단자와 Q로 전달된 출력 신호 S₄는 스위칭 회로(3)의 출력 신호 S₃와 동일한 파형을 갖게 되지만, 제4H도에 도시된 바와 같이 신호 S₃로부터 한 클럭만큼 지연된다.

상기 기술된 바와 같이, 스위칭 회로(7)의 출력 신호 하는 비디오 신호 S_ID의 MSB(비트 9)가 저 베벨 "0"일때 8비트 데이타 "0"(16진법으로 "0")의 하한값과 신호 S₂와의 평균값을 나타내며 또한 비디오 신호 S_ID의 MSB(비트 9)가 고 레벨 "1"일때 8비트 데이타 "11111111"(16진법으로 "FF")의 상한값과 신호 S₂와의 평균값을 나타낸다.

제4i도에서, "0"로 표시된 부분은 비디오 신호 S_ID의 진폭 제한된 부분 직전의 평균값 데이타를 나타내며, "·"로 표시된 부분은 상기 부분 직후의 평균 값 데이타를 나타낸다.

플립-플롭 회로(13)의 출력단자 Q로 전달된 신호 S₁₃는 스위칭 회로(7)의 출력 신호 S₇와 동일한 파형을 갖지만, 제4J도에 도시된 바와 같이 두 클럭만큼 지연된다.

스위칭 회로(5)는 절환 신호 SW₃가 고 레벨 "1"일때 단자 H에 접속되고 절환 신호 SW₃가 고 레벨 "0"일때 단자 L에 접속되기 때문에, 스위칭 회로(5)의 출력 신호 S₅는 제4k도와 같다. 특히, 출력 신호 S₅는 절환 신호 SW₃가 고 레벨 "1"일때 신호 S₄와 동일하며 절환 신호 SW₃가 저 레벨 "0"일때 신호 S₇와 동일하다.

스위칭 회로(11)는 절환 신호 SW₄가 고 레벨 "1"일때 단자 M에 접속되고 절환 신호 SW₄가 저 레벨 "0"일때 단자 L에 접속되기 때문에, 스위칭 회로(11)에서 출력단자(14)로 전달된 비디오 신호 S_OD는 제4L도에 도시된 바와 같다. 특히, 비디오 신호 S_OD는 절환 신호 SW₄가 고 레벨 "1"일때 신호 S₅와 동일하며 절환 신호 SW₄가 저 레벨 "0"일때 신호 S₁₃과 동일하다.

제4l도에서 출력 비디오 신호 S_OD는 입력 비디오 신호 S_ID의 진폭 제한된 부분과 상응하는 부분만이 진폭 제한된 것을 도시한다. 이 경우에, 세개 이상의 연속 데이타를 함유하고 있는 진폭 제한된 부분은 그 최초의 데이타가 그 직전의 데이타와 제한된 레벨 데이타와의 평균 데이타(도면에서 부호 "0"로 표시됨)로 대체되며, 최후의 데이타는 그 직후의 데이타와 제한 레벨 데이타와의 평균 데이타(부호 "·"로 표시됨)로 대체되며, 또한 최초와 최후 사이의 데이타는 제한 레벨 데이타(부호 "▶◀"로 표시됨)로 대체된다. 두개의 연속 데이타를 함유하는 진폭 제한된 부분은 그 최초 데이타가 그 직전 데이타와 제한 레벨 데이타와의 평균 데이타로 대체되며 최종 데이타는 그 직후의 평균 데이타와 제한 레벨 데이타와의 평균 데이타로 대체된다. 단지 하나의 데이타를 포함하는 진폭 제한된 부분은 그 데이타가 그 직전 데이타의 평균 데이타와 제한 레벨 데이타와의 평균 데이타로 대체된다.

상기 기술된 본 발명의 실시예에 따라서, 제한레벨을 초과한 최초 및 최후 데이타(입력 비디오 신호 S_ID에 관하여 "80"과 "180" 사이의 범위, 및 8비트 변환 신호로 변환된 신호 S₂에 관하여 "0"와 "FF"의 범위를 초과한 데이타)는 그 직전 데이타와 제한 레벨 데이타와의 평균 데이타 및 그 직후 데이타와 제한 레벨 데이타와의 평균 데이타로 각기 대체된다. 즉, "소프트리미트"된다. 제5도를 참조하면, 진폭 제한을 실행하기 전의 데이타가 "X"로 표시되면, 이 데이타는 "·"로 표시된 데이타로 대체된다. 즉, 데이타는 진폭제한 또는 소프트 리미트 된다. 상한 및 하한 레벨 사이의 범위 내에서 지연하는 데이타는 진폭 제한을 받지않게 되어 종래 기술에서 잔존하는 선형성 손상은 제거될 수 있다.

상기 실시예에서, 단지 하나의 오버 데이타만을 포함하는 진폭 제한된 부분은 그 데이타가 그 직전 데이타와 제한 레벨 데이타와의 펑균 데이타로 대체된다. 그 대신에, 이 데이타는 그 직후의 데이타와 제한 레벨 데이타와의 평균 데이타로 대체될 수도 있다.

상기 실시예에는 9비트 비디오 신호 S_ID가 입력되고 8비트 비디오 신호 S_OD가 출력되는 경우를 설명한 것이다. 본 발명은 일반적으로 (n+1)비트 비디오 신호가 입력되어 n비트 비디오 신호가 출력되는 경우에 적용 될 수 있다.

다음에, 본 발명의 제2실시예는 제6도 내지 10를 참조하여 기술될 것이다.

제6도는 제2실시예의 원리를 도시하는 블록 다이아그램이다. 입력 단자(101)로 공급된, 예로, 8비트로 구성된 디지탈 비디오 신호 및 입력 단자(102)로 공급된 8비트 윤곽 보정 신호는 가산기 회로(103)에 의해서로 가산된다. 가산하여 생성된 신호는 9비트 신호로 변환기(104)로 공급된다. 9비트 부가 신호가 16진법으로 "180"을 초과하거나 "80" 이하이면, 이 신호는 "180" 이상의 신호가 8비트 데이타의 최대 값("11111111")으로 대체되고 "80" 이하의 신호가 8비트 데이타의 극소 데이타("0")로 대체되고 방식으로 제한된다.

그러므로 공지된 리미터를 변환기(104)로서 이용하는 것이 가능하다. 변환기(104)의 출력 신호는 디지탈 저역 통과 필터(LPF)(105)를 통하여 신호 선택기(106)의 한 입력 단자로 공급되며 또한 선택기(106)의 다른 입력 단자로도 직접 공급된다.

가산기 회로(103)의 9비트 신호는 9비트 신호가 16진법으로 "180" 이상 "80" 이하(오버 데이타 또는 O.D.)인가를 검출하고 상기 조건이 검출되면 검출 신호를 출력하는 검출기(107)로 공급된다. 검출기(106)는 오버 데이타 검출기(107)의 검출 신호가 공급될때 저역 통과 필터(150)에 접속되게 단자를 절환하여 선택된 신호를 출력단자(108)로 전달한다.

제6도의 회로 배열은 도시되지는 않았지만, 8비트 데이타를 취급하는 경우에는, 출력단자(108)의 다음단에서 8비트 r-보정 회로 및 r-보정 회로의 다음 단에서 디지탈-아나로그(D/A) 변환기가 제공되는데, 이것은 제1도에서 참조 번호(35 및 36)으로 각기 표시된 바와 동일하다. 또한, D/A 변환기의 다음 단에는 제7도에 도시된 바와 같은 감쇠 및 그룹 지연 특성을 갖는 보간 필터(도시되지 않음)가 제공된다. 상기 회로 배열에서, 저역 통과 필터(105)는 제8도에서 곡선 로 도시된 바와 같은 필터 특성을 갖도록 해야 한다.

보간 필터에서 오버슈트등을 일으키게 하는 30 및 48MHz 사이의 신호 성분은 저역 통과 필터(105)에 의해 감쇠되어 이 신호가 보간 회로로 공급될지라도 그러한 문제는 발생하지 않는다.

이 경우에, 입력 신호가 항시 저역 통과 필터(105)를 통과한다면, 신호의 선형성이 손상된다. 그러나, 선택기(106)는 검출기(107)가 오버 데이타를 검출하는 주기동안에만 저역 통과 필터(105)로부터 오는 신호를 선택하기 때문에, 정상 상태시에는 변환기(104)로부터의 신호는 출력 단자(108)로 직접 전달된다.

그리하여, 가산함으로써 오버 데이타를 생성하는 신호는 8비트 데이타로 제한되어 출력단자(108)로 전달된다. 게다가, 보간 필터의 위상 특성에 의해 발생된 오버슈트 성분은 저역 통과 필터(105)에 의해 감쇠된다.

또한 변환기(104)로부터의 신호는 이 신호가 오버슈트를 생성할때 저역 통과 필터(105)를 통과하며 반면에 이 신호가 범위내에 있을때는 저역 통과 필터를 바이패스 하게 되어, 정상 상태에서 선형성은 손상받지않으며 따라서 적절한 신호 처리가 항상 실행될 수 있다.

저역 통과 필터(105)가 제8도에 곡선 로 도시된 바와 같은 특성을 갖는다면, 변환기(104)로부터의 신호는 신호 상태에도 불구하고 저역 통과 필터로 공급된다. 그러나, 그러한 특성을 디지탈 저역 통과 필터로 얻기는 극히 어렵다.

제9도는 제2실시예의 실질적인 회로 배열을 도시한다.

제9도에서, 변환기(104)로부터의 신호는 입력된 신호를 한 클럭주기만큼 지연시키는 지연(DL) 회로(151내지 154)로 구성된 직렬 회로를 통하여 가산기 회로(155)로 공급된다. 가산기 회로(155)로부터의 출력 신호는 공급된 신호를 1/2로 증배하는(특히, 간단한 비트 시프트 회로로 구성된) 증배기 회로(156)를 통하여 가산기 회로(157)로 공급된다. 또한, 지연 회로(152)로부터의 출력 회로는 가산기 회로(155)로 공급되며, 지연 회로(153)로부터의 출력 신호는 가산기 회로(157)로 공급 된다. 가산기 회로(157)로부터의 출력 신호는 입력된 신호를 1/2로 증배하는 증배기 회로(158)로 공급된다. 다음에 증배기 회로(158)로부터의 출력 신호는 입력된 신호를 한 클럭주기만큼 지연시키는 지연 회로(159)로 공급된다. 제6도에 디지탈 저역 통과필터(105)는 회로(153 내지 159)로 구성된다. 특히, 저역 통과 필터(105)는 지연 회로(152,153 및 154)로부터의 출력 신호가 각기 1 : 2 : 1 값의 계수로 증배되어 가산되도록 구성된다. 셀렉터(106)는 그 입력 단자 L로 지연 회로(159)의 출력 신호가 공급되며 그 다른 입력 단자 H로 지연 회로(154)의 출력 신호가 공급된다. 그리하여, 저역 통과 필터(105)로부터의 출력 신호선에는 지연 회로(159)가 제공되는 반면 저역 통과필터(105)를 바이패스하는 신호선에는 지연 회로가 제공되지 않으므로, 저역 통과 필터(105)를 바이패스하는 신호, 즉 선택기(106)의 단자 H로 공급된 신호는 지연 회로(153 및 154) 사이의 접속점에서부터 취해진신호라고 생각될 수 있다. 또한, 저역 통과 필터(105)로부터의 출력 신호는 지연 회로(153 및 154) 사이의 접속점에서의 신호와 접속점에서 그 신호의 직전 및 직후의 각기 샘플 신호와의 평균이라고 생각될 수 있다.

상기 기술된 바와 같이, 입력 신호과 오버 데이타가 될때만, 저역 통과 필터(105)로부터 출력이 선택되며, 또한 그 오버 데이타에 따라, 8비트 데이타의 최대 또는 최소값("11111111" 또는 "0")으로 대체된 그러한 데이타는 저역 통과 필터(105)로 공급된다. 따라서, 저역 통과 필터(105)의 출력 단자에서 전달된 신호는 8비트의 최대 및 최소값과 그 샘플의 직전 및 직후의 평균값이다.

가산기 회로(103)로부터의 최상위 두 비트는 오버 데이타 주기 검출하는 EX-OR 회로(171)로 공급되며, 이 회로는 제3도의 EX-OR 회로(171)와 동일한 회로이다. EX-OR 회로(171)로부터의 출력 신호, 즉, 오버 데이타 검출 신호는 입력 신호를 한 클럭주기만큼 지연시키는 지연 회로(172 내지 174)로 구성된 직렬회로로 공급된다. 지연 회로(174)로부터의 출력 신호 및 EX-OR 회로(171)로부터의 출력 신호는 NAND회로(175)로 공급되는 반면 지연 회로(172 및 174)로부터의 출력 신호는 NAND 회로(176)로 공급된다. 또한, 지연 회로(173)의 출력 신호 및 NAND 회로(176)의 출력 신호는 OR 회로(177)로 공급되며, 지연 회로(172 및 173)의 출력 신호 및 NAND 회로(175)의 출력 신호는 OR 회로(178)로 공급된다. OR 회로(178)의 출력 신호는 입력 신호를 한클럭 주기만큼 지연하는 지연 회로(179)로 공급된다.

지연 회로(179)의 출력 신호 및 OR 회로(178)의 출력 신호는 AND 회로(180)로 공급된다. AND 회로(180)의 출력 신호 및 단자(181)로부터의 신호는 OR 회로(182)로 공급된다. OR 회로(182 회로 177)의 출력 신호는 AND 회로(183)로 공급된다. AND 회로(183)의 출력 신호 및 단자(184)로부터의 신호는 OR 회로(185)로 공급된다. OR 회로(185)의 출력 신호는 입력 신호를 한 클럭 주기만큼 지연하는 지연 회로(186)로 공급되며, 그 출력 신호는 선택기(188)로 하여금 지연 회로(174)의 출력 신호가 공급되는 단자 H 및 고 레벨 신호 "H"가 단자(187)로부터 공급되는 단자 L과 선택적으로 접속되게 이 선택기를 절환하는데 이용된다.

선택기(188)에 의해 선택된 신호는 한 클럭 주기의 지연 시간을 갖는 지연 회로(189 및 190)로 구성된 직렬 회로로 공급된다. 선택기(188)로부터의 신호 및 지연 회로(189 및 190) 및 출력 신호는 모두 AND 회로(191)로 공급된다. 그때, AND 회로(191)의 출력 신호 및 단자(192)로부터의 신호는 OR 회로(193)로 공급되는데, 이 OR 회로의 출력 신호는 선택기(106)를 제어하는데 이용된다.

이제 가산기 회로(103)로부터의 9비트 디지탈 신호가 하나, 둘 및 셋의 클럭 주기동안 오버 데이타가 되며, 또한 EX-OR 회로(171)의 출력 신호가 제10A도에 도시된 바와 같이 도시된 경우를 가정하면서, 회로(171 내지 193)로 구성된 절환 신호 발생 회로의 작동을 설명한다. 제10A도에 도시된 신호, 즉 EX-OR 회로(171)의 출력 신호는 제10B도 내지 10J도에 도시된 바와 같이 제9도의 블록 회로 다이아그램의 점 B 내지 J에서 만들어진 신호이다.

선택기(106)는 제10J도에 도시된 신호에 의해 제어되어, 이 신호가 고 레벨일때 저역 통과 필터를 바이패스하는 신호가 선택되게 하고 이 신호가 저 레벨 일때 저역 통과 필터로부터 출력된 신호가 선택되게 한다. 제10G도 내지 10J도에서, 실선으로 표시된 파형은 단자(181,184 및 192)로 공급된 신호가 모두 저 레벨일때 유도된다. 그리하여, 오버 데이타가 새 클럭 주기 이상동안 계속적으로 유도될때, 선택기(106)는 저역통과 필터로부터의 신호를 선택한다.

제10J도에서 알 수 있는 바와 같이, 저 레벨 신호는 다섯 클럭 주기동안 계속하며 오버 데이타가 세 클럭주기동안 계속하는 것을 도시하는 제10A도에 도시된 신호에 대응한다. 그러므로, 저역 통과 필터로부터의 신호는 오버 데이타의 세 클럭 주기의 직전 및 직후의 각 한 클럭 주기를 포함하는 다섯 클럭 주기동안 선택된다.

제10A도 및 제10J도를 비교하여 명백해지는 바와 같이, 제10J도의 다섯 클럭 저 레벨 주기중의 중간 세 클럭 주기는 제10A도의 세 클럭 주기로부터 네 클럭 주기만큼 지연된다. 이것은 지연 회로(151,152,153 및 154 또는 151,152,153 및 159)에 의해 네 클럭 주기만큼 지연된 변환기(104)의 출력 신호와 중간 세 클럭주기가 동기화 되도록 실행된다.

첨언하면, 적은 오버슈트를 견디어내므로써 선행성이 손상받는 주기를 감소시키는 것이 더 양호한 것으로 판명될 수 있다.

그러므로, 제9도에 도시된 회로 배열에서, 단자(192)가 고 레벨 "H" 신호를 공급받을때, 저역 통과 필터(105)는 항상 바이패스된다. 반면에, 단자(192 및 184)가 각기 저 레벨 "L" 신호 및 고 레벨 "H" 신호를 공급받을때, 오버 데이타가 한 클럭 주기동안만 검출되면 저역 통과 필터(105)의 출력 신호는 오버 데이타 주기의 직전 및 직후의 각기 한 클럭 주기를 포함하는 세 클럭 주기동안 선택된다. 이와는 반대로, 단자(184 및 192)가 저 레벨 "L" 신호를 공급받고 단자(181)가 고 레벨 "H" 신호를 공급받을때, 오버 데이타가 연속하는 두 클럭 주기동안 검출되면, 저역 통과 필터(105)의 출력 신호가 선택된다.

상기 기술된 본 발명의 제2실시예에 따라서, 보간 필터의 위상 특성에 의해 생성된 오버슈트 성분은 필터 회로에 의해 감소되며, 이 필터 회로는 오버 데이타가 검출될때 신호와 함께 사용되며 오버 데이타가 검출되지 않았을때 바이패스 된다. 따라서, 선형성은 정상 상태에서 손상받지 않게 되어, 신호 처리가 만족스럽게 성취될 수 있다.

더우기, 상한 및 하한 레벨 사이의 범위를 초과한 최초 및 최종 데이타는 최초 오버 데이타 직전의 데이타와 상한 또는 하한 레벨 데이타와의 평균 값 및 최종 오버 데이타 직후의 데이타와 상한 또는 하한 레벨 데이타와의 평균 데이타로 각기 대체되며, 이것에 의해 선형성이 손상되지 않고도 양호한 소프트 리미트 작동을 가능하게 한다.

상기 설명은 본 발명의 양호한 실시예에서 주어지지만 본 발명의 정신이 첨부된 첨구범위만으르 결정되도록 본 발명의 새로운 개념의 정신 또는 범주의 벗어남이 없이 이 기술에서 숙련된 자에 의해 많은 변경 및 변화가 실행될 수 있음이 자명한 사실이다.

Claims

n비트(여기에서 n은 양의 정수)의 출력 디지탈 신호가 발생되도록 n+1 비트의 입럭 디지탈 신호를 제한하는 디지탈 리미팅 회로에 있어서, (1) n+1 비트의 입력 디지탈 신호가 공급되는 입력 단자와, (2) 상기 입력 디지탈 신호의 최상위 비트 및 두번째 최상위 비트 성분이 공급되어 상기 입력 디지탈 신호의 레벨 L이

2ⁿ≤ L
2ⁿ⁺¹+2ⁿ

의 범위내에 있는 가를 검출하는 신호 레벨 검출 수단과, (3) 절환 신호를 밭생하기 위해 상기 신호 레벨검출 수단의 출력이 공급되는 절환 신호 발생 수단과, (4) 상기 n+1 비트의 디지탈 신호를 n비트의 디지탈 신호로 변환하는 디지탈 신호 변환 수단과, (5) n비트 디지탈 신호의 극한 값을 갖는 디지탈 신호 및 상기 극한 값과 상기 변환된 디지탈 신호와의 평균값을 갖는 디지탈 신호로 이루어진 조절된 신호를 발생하는 조절 신호 발생 수단 및, (6) 절환 신호에 의해 제어되며 또한 상기 조절 신호 및 상기 변환된 디지탈신호중의 한 신호를 선택하여 n비트의 상기 출력 디지탈 신호가 얻어지는 선택 수단을 구비하는 것을 특징으로 하는 디지탈 리미팅 회로.