JP2508480B2 - デジタルデ−タ処理装置 - Google Patents
デジタルデ−タ処理装置Info
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- JP2508480B2 JP2508480B2 JP62058216A JP5821687A JP2508480B2 JP 2508480 B2 JP2508480 B2 JP 2508480B2 JP 62058216 A JP62058216 A JP 62058216A JP 5821687 A JP5821687 A JP 5821687A JP 2508480 B2 JP2508480 B2 JP 2508480B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばデジタルビデオ信号の輪郭補正を行
うためのデジタルデータ処理装置に関する。
うためのデジタルデータ処理装置に関する。
本発明はデジタルデータ処理装置に関し、リミツタ回
路の出力をフイルタ回路に供給してDA変換後の高周波成
分の発生を防止すると共に、このフイルタ回路の挿脱を
制御して常に良好な信号処理が行われるようにするもの
である。
路の出力をフイルタ回路に供給してDA変換後の高周波成
分の発生を防止すると共に、このフイルタ回路の挿脱を
制御して常に良好な信号処理が行われるようにするもの
である。
例えば輪郭補正を行う場合に、例えば８ビツトのデジ
タルビデオ信号に対して同じく８ビツトの輪郭信号を加
算すると、その和は９ビツト（オーバーデータ）になつ
てしまう場合がある。これに対して後段回路の処理ビツ
ト数は、通常元のデジタルビデオ信号と同じ８ビツトと
されているために、上述の加算後のデータに対してその
オーバーデータを制限する必要がある。
タルビデオ信号に対して同じく８ビツトの輪郭信号を加
算すると、その和は９ビツト（オーバーデータ）になつ
てしまう場合がある。これに対して後段回路の処理ビツ
ト数は、通常元のデジタルビデオ信号と同じ８ビツトと
されているために、上述の加算後のデータに対してその
オーバーデータを制限する必要がある。
ところがこの場合に、例えは単純にオーバーデータと
なつた信号を８ビツトの最大値のデータに変換するよう
に制限処理を行つていると、この信号をDA変換した後の
信号に高周波成分が発生し、さらにその後で零次ホール
ド効果を持つ補間フイルタを導入していた場合に、この
補間フイルタの群遅延特性の位相まわりによつて例えば
37MHz前後の信号が供給されると出力信号にオーバーシ
ユート等の障害を発生するおそれがある。
なつた信号を８ビツトの最大値のデータに変換するよう
に制限処理を行つていると、この信号をDA変換した後の
信号に高周波成分が発生し、さらにその後で零次ホール
ド効果を持つ補間フイルタを導入していた場合に、この
補間フイルタの群遅延特性の位相まわりによつて例えば
37MHz前後の信号が供給されると出力信号にオーバーシ
ユート等の障害を発生するおそれがある。
これに対して例えば８ビツトの最大値以下の所定のデ
ータから９ビツトの最大値までのデータをROMによるル
ツクアツプテーブル等によるデータ変換手段を用いてこ
の全体が８ビツトの最大値までの範囲に収まるように圧
縮することが考えられる。
ータから９ビツトの最大値までのデータをROMによるル
ツクアツプテーブル等によるデータ変換手段を用いてこ
の全体が８ビツトの最大値までの範囲に収まるように圧
縮することが考えられる。
しかしながらこの方法では、上述の所定のデータ以上
のデータはオーバーデータが発生していないときにも圧
縮が行われてしまうことになり、通常状態での信号のリ
ニアリテイが損われてしまうおそれがある。
のデータはオーバーデータが発生していないときにも圧
縮が行われてしまうことになり、通常状態での信号のリ
ニアリテイが損われてしまうおそれがある。
以上述べたように従来の技術では、出力信号にオーバ
ーシユート等の障害を発生するおそれや、またこれを補
償した場合に信号のリニアリテイが損われるおそれがあ
るなどの問題点があつた。
ーシユート等の障害を発生するおそれや、またこれを補
償した場合に信号のリニアリテイが損われるおそれがあ
るなどの問題点があつた。
本発明は、デジタルビデオ信号（端子（１））に輪郭
信号（端子（２））を加算（回路（３））して取出す
（出力端子（８））に当り、上記加算信号のオーバーデ
ータを制限するリミツタ回路（４）と、この制限された
信号の帯域制限を行うフイルタ回路（５）とが設けられ
ると共に、上記オーバーデータの発生を検出する検出回
路（７）が設けられ、この検出信号にて上記フイルタ回
路の挿脱が制御（セレクタ（６））されるようにしたデ
ジタルデータ処理装置である。
信号（端子（２））を加算（回路（３））して取出す
（出力端子（８））に当り、上記加算信号のオーバーデ
ータを制限するリミツタ回路（４）と、この制限された
信号の帯域制限を行うフイルタ回路（５）とが設けられ
ると共に、上記オーバーデータの発生を検出する検出回
路（７）が設けられ、この検出信号にて上記フイルタ回
路の挿脱が制御（セレクタ（６））されるようにしたデ
ジタルデータ処理装置である。
これによれば、補間フイルタの位相特性によつて生じ
るオーバーシユートの成分がフイルタ回路によつて減衰
されると共に、このフイルタ回路をオーバーデータの発
生を検出して挿脱するようにしたので通常状態でリニア
リテイが損われることがなく、常に良好な信号処理を行
うことができる。
るオーバーシユートの成分がフイルタ回路によつて減衰
されると共に、このフイルタ回路をオーバーデータの発
生を検出して挿脱するようにしたので通常状態でリニア
リテイが損われることがなく、常に良好な信号処理を行
うことができる。
第１図において、入力端子（１）に供給される例えば
８ビツトのデジタルビデオ信号と、入力端子（２）に供
給される同じく８ビツトの輪郭信号とが加算回路（３）
で加算される。この加算信号がリミツタ回路（４）に供
給され、加算信号が８ビツトの最大値を越えた時または
最小値（オール０）より小さく（負に）なつた時に、そ
れぞれ最大値またはオール０になるように制限が行われ
る。
８ビツトのデジタルビデオ信号と、入力端子（２）に供
給される同じく８ビツトの輪郭信号とが加算回路（３）
で加算される。この加算信号がリミツタ回路（４）に供
給され、加算信号が８ビツトの最大値を越えた時または
最小値（オール０）より小さく（負に）なつた時に、そ
れぞれ最大値またはオール０になるように制限が行われ
る。
このリミツタ回路（４）からの信号がデジタルのロー
パスフイルタ（LPF）（５）を通じてセレクタ（６）の
一方の入力に供給されると共に、リミツタ回路（５）か
らの信号が直接にセレクタ（６）の他方の入力に供給さ
れる。
パスフイルタ（LPF）（５）を通じてセレクタ（６）の
一方の入力に供給されると共に、リミツタ回路（５）か
らの信号が直接にセレクタ（６）の他方の入力に供給さ
れる。
さらに加算回路（３）からの信号が最大値を越えてい
るまたは最小値より小さい状態（オーバーデータ＝Ｏ、
Ｄ、）のときを検出する検出回路（７）に供給される。
そしてこの検出信号にてセレクタ（６）がローパスフイ
ルタ（５）側に切換られ、このセレクタ（６）で選択さ
れた信号が出力端子（８）に取出される。
るまたは最小値より小さい状態（オーバーデータ＝Ｏ、
Ｄ、）のときを検出する検出回路（７）に供給される。
そしてこの検出信号にてセレクタ（６）がローパスフイ
ルタ（５）側に切換られ、このセレクタ（６）で選択さ
れた信号が出力端子（８）に取出される。
この装置において、出力端子（８）の後段にはDA変換
の後に例えば第２図に示すような減衰特性及び群遅延特
性を有する補間フイルタ（図示せず）が設けられる。そ
の場合に上述のローパスフイルタ（５）の通過特性を第
３図に実線ａで示すようにする。
の後に例えば第２図に示すような減衰特性及び群遅延特
性を有する補間フイルタ（図示せず）が設けられる。そ
の場合に上述のローパスフイルタ（５）の通過特性を第
３図に実線ａで示すようにする。
従つてこの装置において、補間フイルタにてオーバー
シユート等を発生する30〜48MHzの信号成分が、ローパ
スフイルタ（５）が挿入されることによつて減衰される
ので、この信号が補間フイルタに供給されても障害を発
生することがない。
シユート等を発生する30〜48MHzの信号成分が、ローパ
スフイルタ（５）が挿入されることによつて減衰される
ので、この信号が補間フイルタに供給されても障害を発
生することがない。
そしてこの場合に、ローパスフイルタ（５）が常に挿
入されていると信号のリニアリテイが損われることにな
るが、上述のように検出回路（７）にてオーバーデータ
の期間を検出しこの期間のみセレクタ（６）にてローパ
スフイルタ（５）からの信号を選択することにより、通
常状態ではローパスフイルタ（５）を介さない信号が取
出されるようになる。
入されていると信号のリニアリテイが損われることにな
るが、上述のように検出回路（７）にてオーバーデータ
の期間を検出しこの期間のみセレクタ（６）にてローパ
スフイルタ（５）からの信号を選択することにより、通
常状態ではローパスフイルタ（５）を介さない信号が取
出されるようになる。
こうして加算によつてオーバーデータの生じる信号が
８ビツトに制限されて取出されるわけであるが、上述の
装置によれば、補間フイルタの位相特性によつて生じる
オーバーシユートの成分がフイルタ回路によつて減衰さ
れると共に、このフイルタ回路をオーバーデータの発生
を検出して挿脱するようにしたので通常状態でリニアリ
テイが損われることがなく、常に良好な信号処理を行う
ことができる。
８ビツトに制限されて取出されるわけであるが、上述の
装置によれば、補間フイルタの位相特性によつて生じる
オーバーシユートの成分がフイルタ回路によつて減衰さ
れると共に、このフイルタ回路をオーバーデータの発生
を検出して挿脱するようにしたので通常状態でリニアリ
テイが損われることがなく、常に良好な信号処理を行う
ことができる。
なお上述の装置において、ローパスフイルタ（５）の
特性が特性図の破線ｂで示すようであれば、常に挿入さ
れていてもよいが、デジタルフイルタでこのような特性
を得ることは極めて困難である。
特性が特性図の破線ｂで示すようであれば、常に挿入さ
れていてもよいが、デジタルフイルタでこのような特性
を得ることは極めて困難である。
さらに第４図は具体回路例を示す。この図において、
リミツタ回路（４）からの信号が１クロツク期間の遅延
（DL）回路（51）〜（54）の直列回路を通じて加算器
（55）に供給される。この加算器（55）の出力信号が1/
2クロツク期間の遅延回路（56）を通じて加算器（57）
に供給される。さらに遅延回路（52）の出力信号が加算
器（55）に供給され、遅延回路（53）の出力信号が加算
器（57）に供給される。この加算器（57）の出力信号が
1/2クロツク期間の遅延回路（58）に供給される。この
遅延回路（51）〜（58）の回路にてデジタルのローパス
フイルタ（５）が構成される。そして遅延回路（58）の
出力信号がセレクタ（６）の一方の入力に供給されると
共に、遅延回路（54）の出力信号が他方の入力に供給さ
れる。
リミツタ回路（４）からの信号が１クロツク期間の遅延
（DL）回路（51）〜（54）の直列回路を通じて加算器
（55）に供給される。この加算器（55）の出力信号が1/
2クロツク期間の遅延回路（56）を通じて加算器（57）
に供給される。さらに遅延回路（52）の出力信号が加算
器（55）に供給され、遅延回路（53）の出力信号が加算
器（57）に供給される。この加算器（57）の出力信号が
1/2クロツク期間の遅延回路（58）に供給される。この
遅延回路（51）〜（58）の回路にてデジタルのローパス
フイルタ（５）が構成される。そして遅延回路（58）の
出力信号がセレクタ（６）の一方の入力に供給されると
共に、遅延回路（54）の出力信号が他方の入力に供給さ
れる。
また加算回路（３）からの上位２ビツトの信号がエク
スクルーシブ（EX）オア回路（71）に供給されてオーバ
ーデータの期間が検出される。この検出信号が１クロツ
ク期間の遅延回路（72）〜（74）の直列回路に供給さ
れ、この遅延回路（74）の出力信号とオア回路（71）の
出力信号とがナンド回路（75）に供給され、遅延回路
（72）（74）の出力信号がナンド回路（76）に供給され
る。さらに遅延回路（73）の出力信号とナンド回路（7
6）の出力信号がオア回路（77）に供給され、遅延回路
（72）（73）の出力信号とナンド回路（75）の出力信号
がオア回路（78）に供給される。このオア回路（78）の
出力信号が１クロツク期間の遅延回路（79）に供給さ
れ、この遅延回路（79）の出力信号とオア回路（78）の
出力信号がアンド回路（80）に供給され、このアンド回
路（80）の出力信号と端子（81）からの信号がオア回路
（82）に供給される。このオア回路（82）及び（77）の
出力信号がアンド回路（83）に供給され、このアンド回
路（83）の出力信号と端子（84）からの信号がオア回路
（85）に供給される。そしてこのオア回路（85）の出力
信号が１クロツク期間の遅延回路（86）に供給され、こ
の遅延回路（86）の出力信号にて、遅延回路（74）の出
力信号と端子（87）からの“H"レベルの信号の供給され
るセレクタ（88）が切換られる。
スクルーシブ（EX）オア回路（71）に供給されてオーバ
ーデータの期間が検出される。この検出信号が１クロツ
ク期間の遅延回路（72）〜（74）の直列回路に供給さ
れ、この遅延回路（74）の出力信号とオア回路（71）の
出力信号とがナンド回路（75）に供給され、遅延回路
（72）（74）の出力信号がナンド回路（76）に供給され
る。さらに遅延回路（73）の出力信号とナンド回路（7
6）の出力信号がオア回路（77）に供給され、遅延回路
（72）（73）の出力信号とナンド回路（75）の出力信号
がオア回路（78）に供給される。このオア回路（78）の
出力信号が１クロツク期間の遅延回路（79）に供給さ
れ、この遅延回路（79）の出力信号とオア回路（78）の
出力信号がアンド回路（80）に供給され、このアンド回
路（80）の出力信号と端子（81）からの信号がオア回路
（82）に供給される。このオア回路（82）及び（77）の
出力信号がアンド回路（83）に供給され、このアンド回
路（83）の出力信号と端子（84）からの信号がオア回路
（85）に供給される。そしてこのオア回路（85）の出力
信号が１クロツク期間の遅延回路（86）に供給され、こ
の遅延回路（86）の出力信号にて、遅延回路（74）の出
力信号と端子（87）からの“H"レベルの信号の供給され
るセレクタ（88）が切換られる。
このセレクタ（88）で選択された信号が１クロツク期
間の遅延回路（89）（90）の直列回路に供給され、この
セレクタ（88）からの信号及び遅延回路（89）（90）の
出力信号がアンド回路（91）に供給される。そしてこの
アンド回路（91）の出力信号と端子（92）からの信号が
オア回路（93）に供給され、このオア回路（93）の出力
信号にてセレクタ（６）の制御が行われる。
間の遅延回路（89）（90）の直列回路に供給され、この
セレクタ（88）からの信号及び遅延回路（89）（90）の
出力信号がアンド回路（91）に供給される。そしてこの
アンド回路（91）の出力信号と端子（92）からの信号が
オア回路（93）に供給され、このオア回路（93）の出力
信号にてセレクタ（６）の制御が行われる。
ところで上述の装置において、わずかなオーバーシユ
ートを許容して、リニアリテイの損われる期間を減らす
方が良い場合もある。
ートを許容して、リニアリテイの損われる期間を減らす
方が良い場合もある。
そこで上述の装置において各部の波形は第５図に示す
ようになっており、ここで端子（92）に“H"レベルが供
給されるとローパスフイルタ（５）は常にオフとなり、
これに対して端子（92）が“L"端子（84）が“H"レベル
になると１クロツクでもオーバーデータになつたらその
前後の１クロツク期間ずつを含む期間にローパスフイル
タ（５）が挿入され、端子（92）（84）が“L"端子（8
1）が“H"レベルになると２クロツク連続でオーバーデ
ータになつたらローパスフイルタ（５）を挿入、さらに
端子（92）（84）（81）が全て“L"レベルになると３ク
ロツク以上連続してオーバーデータとなつたときのみロ
ーパスフイルタ（５）が挿入されるようになる。
ようになっており、ここで端子（92）に“H"レベルが供
給されるとローパスフイルタ（５）は常にオフとなり、
これに対して端子（92）が“L"端子（84）が“H"レベル
になると１クロツクでもオーバーデータになつたらその
前後の１クロツク期間ずつを含む期間にローパスフイル
タ（５）が挿入され、端子（92）（84）が“L"端子（8
1）が“H"レベルになると２クロツク連続でオーバーデ
ータになつたらローパスフイルタ（５）を挿入、さらに
端子（92）（84）（81）が全て“L"レベルになると３ク
ロツク以上連続してオーバーデータとなつたときのみロ
ーパスフイルタ（５）が挿入されるようになる。
この発明によれば、補間フイルタの位相特性によつて
生じるオーバーシユートの成分がフイルタ回路によつて
減衰されると共に、このフイルタ回路をオーバーデータ
の発生を検出して挿脱するようにしたので通常状態でリ
ニアリテイが損われることがなく、常に良好な信号処理
を行うことができるようになつた。
生じるオーバーシユートの成分がフイルタ回路によつて
減衰されると共に、このフイルタ回路をオーバーデータ
の発生を検出して挿脱するようにしたので通常状態でリ
ニアリテイが損われることがなく、常に良好な信号処理
を行うことができるようになつた。
第１図は本発明の一例の構成図、第２図〜第５図はその
説明のための図である。 （１）（２）は入力端子、（３）は加算回路、（４）は
リミツタ回路、（５）はローパスフイルタ、（６）はセ
レクタ、（７）はオーバーデータ検出回路、（８）は出
力端子である。
説明のための図である。 （１）（２）は入力端子、（３）は加算回路、（４）は
リミツタ回路、（５）はローパスフイルタ、（６）はセ
レクタ、（７）はオーバーデータ検出回路、（８）は出
力端子である。
Claims (1)
- 【請求項１】デジタルビデオ信号に輪郭信号を加算して
取出すに当り、 上記加算信号のオーバーデータを制限するリミツタ回路
と、 この制限された信号の帯域制限を行うフイルタ回路とが
設けられると共に、 上記オーバーデータの発生を検出する検出回路が設けら
れ、 この検出信号にて上記フイルタ回路の挿脱が制御される
ようにしてデジタルデータ処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058216A JP2508480B2 (ja) | 1987-03-13 | 1987-03-13 | デジタルデ−タ処理装置 |
| US07/127,279 US4875044A (en) | 1986-12-09 | 1987-12-01 | Digital limiting circuit |
| GB8728555A GB2198909B (en) | 1986-12-09 | 1987-12-07 | Digital signal amplitude limiter |
| KR1019870013950A KR950014573B1 (ko) | 1986-12-09 | 1987-12-08 | 디지탈 리미터 |
| DE19873741752 DE3741752A1 (de) | 1986-12-09 | 1987-12-09 | Digitale begrenzerschaltung |
| FR8717174A FR2607990B1 (fr) | 1986-12-09 | 1987-12-09 | Circuit limiteur numerique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058216A JP2508480B2 (ja) | 1987-03-13 | 1987-03-13 | デジタルデ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63224481A JPS63224481A (ja) | 1988-09-19 |
| JP2508480B2 true JP2508480B2 (ja) | 1996-06-19 |
Family
ID=13077866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62058216A Expired - Fee Related JP2508480B2 (ja) | 1986-12-09 | 1987-03-13 | デジタルデ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508480B2 (ja) |
-
1987
- 1987-03-13 JP JP62058216A patent/JP2508480B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63224481A (ja) | 1988-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |