JP2609303B2 - デジタルテレテキスト信号用データスライス回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はカラーテレビジョン受像機において復調さ
れ、クロック信号によってデジタル化された複合カラー
信号から、デジタルテレテキスト信号を分離し再生する
ためのデジタルデータスライス回路に関するものであ
り、特にカラーテレビジョン受像機において復調され、
クロック信号によってデジタル化された複合カラー信号
から、デジタルテレテキスト信号を分離し再生するため
のデジタルデータスライス回路に関するものである。

［従来の技術］ この種類のデジタルデータスライス回路は、米国特許
第4,656,513号明細書（U.Langenkamp）に対応する、EP
−１ 144 457号明細書および特開昭61−21688号公報
に開示されている。この明細書の基本的なアイディアに
従って、スライスレベルは、テレテキスト信号の標準振
幅を表す開始値を包含する複合カラー信号から、テレテ
キスト信号を減算することによって決定される。しかし
ながら、テレテキスト信号の正確な形は未知であり再生
不可能であるので、対応する基準信号が生成され減算さ
れ、そのためエラー信号が得られる。後者の積分は平滑
にされていないスライスレベルを与え、それはまだ高周
波数妨害信号を含む。基準信号の発生中、０の１への移
行のわずかに前およびわずか後に発生するそれらのテレ
テキスト信号振幅は抑制され、そのためテレテキスト信
号のピーク値のみが評価される。

本発明は修正（remedy）を与えることが意図されるも
のであるが、なぜなら多数の連続的な０から１への移
行、即ち多数の０を伴うテレテキストにおいて、従来技
術の装置が基準信号における許容できないエラーを導く
ことがわかったからである。

［発明の解決すべき課題］ したがって、本発明の目的は、たとえテレテキスト信
号が多くのゼロ交差点を有していても、可能な限りエラ
ーのない基準信号が生成され、従ってスライスレベルの
最適トラッキング（追跡）を確実にするような方法で従
来技術の装置を改良することである。

［課題解決のための手段および作用］ この過程は特許請求の範囲第１項に記載したスライス
回路によって達成される。

本発明はこれによって、装置が、特に小さい信号振幅
において、その所望される状態のままになり、そのため
それは２つの状態の他のものに変化せず（“ロックイ
ン”）、従って安定状態となり、これによりテレテキス
ト情報の分離が不可能になることが防ぐことができる。

［実施例］ 本発明を添付図面を参照して更に詳細に説明する。

第１図の非常に概略的なブロック図において、正方形
および長方形の記号は並列にデジタル信号を処理するデ
ジタル回路段を表わす。必要ならば、いわゆるパイプラ
イン技術が使用され、それは加算器、減算器、乗算器等
の場合に特に有利である。

多デジットワードの前述された並列処理もまた第１図
において、個々のサブ回路の相互接続リードがこのよう
な多デジットワードが発生する条帯として描かれ、一方
回路図において通常用いられる実線は単一デジットワー
ドが例えば転送されるリードを表わすということによっ
て示される。

第１図の装置への入力は、上述の刊行物に開示される
ように、テレテキスト信号の標準振幅を表す開始値を包
含する複合カラー信号dfであると仮定され、この開始値
を包含する複合カラー信号dfは、フレーミングコード検
出器と少なくとも水平およびカラー同期パルス中にゲー
ティングを付勢する位相が発生するようなゲーティング
パルスとを用いて生成される。“複合カラー信号”はテ
レビジョン受像機における通常の複合カラー信号であ
る。この場合、この信号は適切にデジタル化された信号
である。それはクロック発振器osからのクロック信号に
よってサンプル化される通常の方法において、アナログ
−デジタル変換器（図示されていない）によってデジタ
ルワードへ変換されたものである。必要なら、第１図の
装置のサブ回路、特に以下説明する遅延素子および遅延
ラインもまた、クロック信号tsによってクロックされ
る。

クロック発振器osは任意の適当な発振器回路であるこ
とが可能てあり、個々のサブ回路を制御するために必要
な駆動段およびパルス成形段を含む。パルス成形段は、
例えば本発明に従った装置が、いわゆる２相システムを
使用して、絶縁ゲート電界効果トランジスタ集積回路技
術、即ちいわゆるMOS技術によって実施されるなら有利
である。この２相システムは、全回路が単一方形波クロ
ック信号およびそこから得られる反転クロック信号によ
って動作されるクロックシステムである。

クロック信号tsによってデジタル化された開始値を包
含する複合カラー信号dfは第１の減算器s1の被減数入力
へ供給され、その出は第２の減算器s2の被減数入力へ接
続されるデジタル信号x0を供給する。第２の減算器s2の
出力は信号x2を出力し、第１の切換えスイッチu1および
第２の切換えスイッチu2の第１の入力へ遅延ラインvgを
経て結合される。遅延ラインvgによって与えられる遅延
はクロック信号tsの周期の２倍に等しい。第１の切換ス
イッチu1の出力は第１の符号インパータw1の入力へ結合
され、そのインバータの出力は第１の加重された累積器
a1の入力へ接続され、この累算器a1には加重係数g1が加
えられる。累算器a1の出力は第２の符号インバータw2の
入力へ結合され、その出力は信号x1′を供給し、第２の
減算器S2の減数入力へ接続される。

第２の切換えスイッチu2の出力は第２と加重された累
算器a2の入力へ結合され、それは加重係数g2を有し、そ
の出力は第１の減算器s1の減数入力へ結合される。この
出力は信号spであり、それはまだ平滑にされていないス
ライスレベルであり、それはもし必要なら例えば１次ロ
ーパスフィルタtpによってスムーズにされることがで
き、そのため後者の出力は平滑にされたスライスレベル
sp′を供給する。

第１の切換えスイッチと第２の累算器とを結合して、
１まとまりのサブ回路を形成してもよい。また、第２の
切換えスイッチ、第１の累算器、２つの符号インバータ
とを結合して１まとまりのサブ回路を形成してもよい。

２つの切換えスイッチu1,u2の第２の入力はデジタル
ワード“0"が供給され、それは数値ゼロに対応し、その
ため２つの切換えスイッチは、遅延素子vgの出力信号か
または“ゼロ”デジタルワードのいずれかを、第１の符
号インバータw1および第２の累算器a2へ各々伝送する。

２つの切換えスイッチu1,u2のスイッチコンタクトへ
走るラインによって示されるように、この伝送は論理回
路gcの出力信号によって影響される。このスイッチコン
タクトは、図では遅延素子vgの出力信号が記述された方
法で伝送される位置に示されている。

論理回路gcは、遅延素子Ｖがそれぞれの間に１つずつ
接続される５つの入力e1,e2,e3,e4,e5を有し、各遅延素
子Ｖはクロック信号tsの周期に等しい遅延を与える。従
って４個の遅延素子Ｖが存在する。入力e1とe5との間に
遅延素子が存在しないがそれは無意味であるからであ
る。論理回路gcの第１の入力e1および第２の符号インバ
ータw2の制御入力は、第１の減算器s1の出力の符号ビッ
トvbによって制御され、一方第１の符号インバータw1の
制御入力は、論理回路gcの第３の入力e3における信号に
よって制御され、負のワードを示すこの符号ビットvbの
信号は、２つの符号インバータW1,W2を反転状態にさせ
る。即ち、各インバータ入力に供給される正のデジタル
ワードは、出力で対応する負のデジタルワードとして現
われ、或いはその反対である。正および負の数を表わす
ため用いられた方法に依存して、２つの符号インバータ
w1,w2は例えば通常１または２の補数を生じる。第１の
符号インバータw1の切換えは信号x0に関して２クロック
期間遅延され、即ちそれはその符号が入力e1へ供給され
るデジタルワードx0が遅延素子vgの出力に出現する瞬間
に正確に発生する。

論理回路gcは、以下の表の信号がその５つの入力e1…
e5で出現するとき、切換えスイッチU1,U2の第１の入力
を各出力へ接続させる二値レベルをその出力に生じ、こ
こでは０および１は２つの二値レベルであり、ｘは２つ
の二値レベルのいずれかが現われることを示す。

この表によって当業者は既知の最小法則を考慮して通
常の方法で論理構成をすることができる。

第２図および第３図は理想的なテレテキスト信号（第
２図），および実際の帯域が制限されたテレテキスト信
号（第３図）の存在におけるスライス回路の動作を示
す。大きい点（第２図ａおよび第３図ａ）はスライスレ
ベルspによって補正されたテレテキスト信号のサンプル
値dfを表わし、小さい点（第２図ｂ、第３図ｂ）は累算
器a1の予め決められた内容x1に対するこれらのサンプル
値に対応する減算器s2の出力値x2を表わす。第２図ａ、
第３図ａの矢印の方向は、減算器a2の出力値x2がいかに
して符号を有する値x0,x1およびx1′から得られるかを
示す。

理想的とされるテレテキスト信号（第２図）の場合、
そのサンプル値は＋／−x0であり、減算器s2の出力量x2
は比較的小さく、わずかに変化するのみであるが、この
出力量x2はもしゼロに近いサンプル値が入力値x0の第２
の減算器s2への供給において発生するなら、帯域制限さ
れた信号（第３図）の場合、大きい絶対値を仮定でき
る。

第３図ｂ中の信号x2の波形におけるこれらのピーク
は、所望されない。妨害信号を表わし、先に参照された
明細書において開示された装置における上述の不利なロ
ックインを導く。それ故、それらは論理回路gcによって
適切に抑制され、その動作は上記表によって詳細に明ら
かにされる。

先に参照された刊行物において開示された従来技術の
装置において、第３図の場合は上述された欠点であるロ
ックインに導かれる。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図である。 第２図および第３図は本発明に従った回路の動作を示す
概略的なタイミング図である。 df……開始値を包含する複合カラー信号、ts……クロッ
ク信号、os……クロック発振器、s1,s2……減算器、x0
〜x2……デジタル信号、vg……遅延ライン、u1,u2……
切換えスイッチ、w1,w2……符号インバータ、a1,a2……
累算器、g1,g2……加重係数、gc……論理回路、e1〜e5
……入力、ｖ……遅延素子、vb……符号ビット、sp……
スライスレベル。

フロントページの続き (72)発明者 マンフレート・ユンケ ドイツ連邦共和国、デー‐7803 グンデ ルフィンゲン、ブルーメンシュトラーセ ６ (72)発明者 ウイリヒ・カー・ジーベン ドイツ連邦共和国、デー‐7801 ロイ テ、クローネンガッセ ７

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】カラーテレビジョン受像機において復調さ
   れ、クロック信号によってデジタル化された複合カラー
   信号から、デジタルテレテキスト信号を分離し再生する
   ためのデジタルデータスライス回路であって、 テレテキスト信号から得たスライスレベルが用いられ、
   テレテキスト信号の標準振幅を表す開始値を包含する複
   合カラー信号は、フレーミングコード検出器と少なくと
   も水平およびカラー同期パルス中にゲーティングを付勢
   する位相が発生するようなゲーティングパルスとを用い
   て生成され、第１の減算器の被減数入力へ供給され、こ
   の第１の減算器の出力は、減数入力が第１の加重累算器
   の出力へ接続される第２の減算器の被減数入力へ結合さ
   れ、第２の減算器の出力は、出力が第１の減算器の減数
   入力へ結合された積分器へ結合され、 開始値を包含する複合カラー信号のゼロ交差点に近いサ
   ンプル値を抑制するために、第１の減算器の出力の符号
   ビットが評価されるようなデジタルデータスライス回路
   において、 第２の減算器の出力が、クロック信号の周期の２倍に等
   しい遅延を与える遅延素子を経て、第１の切換えスイッ
   チの第１の入力と、積分器として機能する第２の加重累
   算器の入力へ出力が結合される第２の切換えスイッチの
   第１の入力とに接続され、 第１の切換えスイッチの出力が、第１の累算器の入力へ
   接続される出力を有する第１の符号インバータの入力へ
   結合され、 第１の累算器の出力が、第２の減算器の減数入力へ接続
   される出力を有する第２の符号インバータの入力へ結合
   され、 第１および第２の２つの切換えスイッチの第２の入力が
   ゼロに対応するデジタルワードを与えられ、 第１および第２の２つの切換えスイッチの制御入力が、
   クロック信号の周期に等しい遅延を与える遅延素子がそ
   れぞれの間に接続される５つの入力を有する論理回路の
   出力へ接続され、 論理回路の第１の入力と第２の符号インバータの制御入
   力とが第１の減算器の出力の符号ビットによって制御さ
   れ、第１の符号インバータの制御入力が論理回路の第３
   の入力における信号によって制御され、負のワードに対
   する符号ビットは２つの符号インバータを反転状態と
   し、 論理回路は、以下の表の信号が論理回路の５つの入力に
   出現するときに、第１および第２の２つの切換えスイッ
   チの各第１の入力を出力へ接続するように、２つの切換
   えスイッチの制御入力を制御する二値レベルを出力し、
   ここで０および１は２つの二値レベルであり、ｘは２つ
   の二値レベルのいずれが出現してもよいことを示すこと
   を特徴とするデジタルデータスライス回路。
2. 【請求項２】第２の累算器の出力に後続してローパスフ
   ィルタが配置されていることを特徴とする請求項１記載
   のデジタルデータスライス回路。
3. 【請求項３】累算器の加重係数が互いに異なることを特
   徴とする請求項１または２記載のデジタルデータスライ
   ス回路。
4. 【請求項４】第１の切換えスイッチおよび第２の累算器
   がサブ回路を形成するように結合されていることを特徴
   とする請求項１乃至３のいずれか１項に記載のデジタル
   データスライス回路。
5. 【請求項５】第２の切換えスイッチ、第１の累算器、お
   よび２つの符号インバータがサブ回路を形成するように
   結合されていることを特徴とする請求項１乃至４のいず
   れか１項に記載のデジタルデータスライス回路。
6. 【請求項６】好ましくは二相クロッキングによる、絶縁
   ゲート電界効果トランジスタ集積回路技術において構成
   される請求項１乃至５のいずれか１項記載のデジタルデ
   ータスライス回路。