JPH02206085A - データ設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データを設定する回路に関するものである
。

〔従来の技術〕

第３図は従来のデータ設定回路の構成を示すブロック図
である。図において、（１）はイネーゴル信号、（２）
はデータ信号、（３）はロック信号、（４）はりフトレ
ジスタ、（５）はシフトレジスタ（４）の出力信号、（
６）はラッチ、（７）はイネーゴル信号（１）からラッ
チ信号（８）を発生する制御回路を示す。第４図は第３
図のデータ設定回路の動作説明に供する各部の信号波形
を示す波形図である。

次に動作について説明する。

まず、データ設定時イネーブル信号（１）を１Ｌルベル
から％Ｈルベルにし、データ信号（２）及びクロック信
号（３）がシフトレジスタ（４）に印加されるようにす
る。その後、所望のビット数のデータ信号（２）及びク
ロック信号（３）を入力端子から印加し、シフトレジス
タ（４）に書き込む。次に所望のビット数のデータ信号
（２）を印加した後、イネーブル信号（１）を″Ｈルベ
ルから１Ｌルベルへ変化させる。

このとき制御回路（７）で第４図に示すようなラッチ信
号（８）を発生することにより、シフトレジスタ（４）
の各出力信号（５）がラッチ（６）に読み込まれること
によりデータが設定される。

〔発明が解決しようとする課題〕

従来のデータ設定回路は、以上のように構成されている
ので、データ設定には、イネーブル信号、データ信号及
びクロック信号の３入力端子を用いており、必要な入力
端子数が多いという間顕点があった。

この発明は、上記のような間頗点を解消するためになさ
れたもので、必要な入力端子数を上１３端子から１端子
へ削減することを目的とするものである。

〔課題を解決するだめの手段〕

この発明に係るデータ設定回路は、カウンタを具備し、
データ信号を遅延する遅延回路、及びデータ信号からカ
ウンタのリセット信号を作るリセット回路を設けること
により、データ設定ｔど必要な入力端子数を３端子から
１端子へと削減したものである。

〔作用〕 この発明においては、データ信号の遅延信号をシフトレ
ジスタ及びカウンタのクロック信号として用いると共に
、データ信号からカウンタのリセット信号を作ることに
より、データ信号のみでデータが設定できるようにした
ものである。

〔実施例〕

以下、図面に基づきこの発明の一実施例を詳細に説明す
る。

第１図は、データ設定回路の構成を示すブロック図であ
る。口において（２）、（４１〜（６）、（８）は第３
図の従来例に示したものと同等であるので説明を省略す
る。

（９）は、データ信号（２）を一定時間ＴＤＩ遅延させ
る遅延回路、αｄ１よ、データ信号（２）まりカウンタ
αａのリセット信号（２）を作るリセット回路、（至）
はデータ信号（２）の遅延信号α［Ｆ］をカウントし、
所望のビット数にな、たときラッチ信号（８）を発生す
るカウンタである。

第２図は、第１図のデータ設定回路の動作説明に供する
各部の信号波形を示す波形図である。

次に動作を第４図を参照して説明する。

まず遅延回路（９）により、データ信号（２）に対し一
定時間ＴＤＩ遅延された遅延信号Ｑ１１が得られ、この
遅延信号ａＤをシフトレジスタ（４）及びカウンタＱ３
のクロック信号として使用する。

また、リセット回路αＧによりデータ信号（２）の％Ｈ
ルベルが一定時間ＴＤ２以上保持されたとき、カウンタ
α罎をリセットするリセット信号（２）が得られる。

データ設定は、まずデータ信号（２）の５Ｈルベルを一
定時闇ＴＤ２以上５Ｈルベルに保持することによりリセ
ット信号（２）が得られ、カウンタα１はリセットされ
る。次にデータは、データ信号（２）を遅延させた遅延
信号αＢの立ち上がりエツジでシフトレジスタ（４）へ
書き込まれる。また、このとき同時にカウンタ（至）も
遅延信号αηをカウントする。

以下、上記のように、データは順次、遅延信号Ｏｎの立
ち上がりエツジでシフトレジスタ（４）に＠き込まれる
と同時に、遅延信号ｃ１１Ｊはカウンタ（至）でカウン
トされて行く。

このようにして、所望のビット数のデータが印加される
と、カウンタα［有］から第２図に示されるようなラッ
チ信号（８）が発生することにより、シフトレジスタ（
４）の各出力信号（５）がラッチ（６）に読み込まれ、
データが設定される。

ただし、データが正常に設定されるためには、ガータ信
号（２）は、立ち上がりエツジから、一定時間ＴＤＩ後
にはシフトレジスタ（４）に書き込まれるデータになっ
ていると共に、一定時間ＴＤＺ後には、データ設定開始
のためにカウンタ（至）をリセットするときのみ１Ｈ＃
レベルで、それ以外のときは常に１Ｌルベルに設定する
必要がある。更に、−定時間ＴＤ２は一定時間ＴＤＩよ
りも長くする必要がある。

また、上記実施ではデータ信号（２）が第２図に示すご
とき極性を持つ場合について説明したが、データ信号（
２）の極性は上記と反転させてもデータ設定は正常に行
えることは言うまでもない。

〔発明の効果〕

以上のように、この発明によれば、複雑な手段を用いる
ことなく、データ設定を従来の３入力端子から１入力端
子で簡単に行える効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ設定回路の構
成を示すブロック図、第２図は第１図のデータ設定回路
の各部波形図、第３Ｎは従来のデータ設定回路の構成を
示すブロック図、第４図は第３図のデータ設定回路の各
部波形図である。 図において（２１はデータ信号、（４）はシフトレジス
タ、（５）は出力信号、（６）はラッチ、（８）はラッ
チ信号、（９）は遅延回路、００はリセット回路、０３
はカウンタである。 なお図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. データ信号入力端子とシフトレジスタ及びラッチを含み
   、データ信号を遅延させ、上記シフトレジスタとカウン
   タのクロック信号を作るための遅延回路と、データ信号
   から上記カウンタのリセット信号を作るリセット回路と
   、上記クロック信号をカウントし、所望のクロック数を
   カウント後、ラッチ信号を発生する上記カウンタを具備
   してデータを設定することを特徴とするデータ設定回路
   。