JPS639686B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 この発明は、クロツクパルスの周期よりも高い
分解能をもつたパルス発生装置についてのもので
ある。

(b) 従来技術と問題点 最初に、従来装置の構成図を第６図に示す。

第６図の１はプリセツタブルカウンタ（以下、
単にカウンタという）、２は検出回路、１１は入
力端子、１２〜１５はデータ入力端子、１６は出
力端子であり、１Ａ〜１Ｄはカウンタ１の各出
力、１Ｅはカウンタ１のプリセツト端子である。

入力端子１１には、クロツクパルスを加える。

データ入力端子１２〜１５には、例えば５のバ
イナリ値「0101」を設定する。

カウンタ１がダウンカウンタとすれば、カウン
タ出力１Ａ〜１Ｄには順番に、４・３・２・１・
０のバイナリ値「0100」・「0011」・「0010」・
「0001」・「0000」が出てくる。

検出回路２はノアゲートで構成されており、カ
ウンタ出力１Ａ〜１Ｄを受け、そのバイナリ値が
例えば「0000」などの一定値になつたとき、出力
端子１６にパルスを１個出すとともに、プリセツ
ト端子１Ｅからデータ入力端子１２〜１５の
「0101」をカウンタ１にセツトする。

すなわち、第６図の従来装置では、データ入力
端子１２〜１５にセツトしたバイナリ値をスター
ト点としてカウンタ１がカウントを始め、検出回
路２はカウンタ出力１Ａ〜１Ｄが一定値になる
と、出力端子１６にパルスを１つ出すとともに、
データ入力端子１２〜１５の設定値をカウンタ１
に再びセツトする。

以下、この動作を繰り返すことにより、入力端
子１１からのクロツクパルスの周期に対し整数倍
の周期をもつたパルス列を作ることができる。

次に、第６図の波形図を第７図に示す。

第７図アは入力端子１１に加えられるクロツク
パルスの波形図であり、第７図イは出力端子１６
の出力波形図である。

第７図アのクロツクパルスの周期100nsに対し、
第７図イは500nsの周期をもつたパルス列が得ら
れることを示している。

なお、第６図の説明では、カウンタ１がダウン
カウンタの場合を示したが、カウンタ１にアツプ
カウンタを使うこともできる。

第６図の従来装置では、データ入力端子１２〜
１５のバイナリ値を変えれば、出力端子１６に出
てくるパルス列の周期をクロツクパルスの３倍、
４倍、……などのように変えることができる。し
かし、その周期はクロツクパルスの整数倍であ
り、クロツクパルスの2.5倍とか7.25倍などの端
数付き倍数のパルス列を作ることはできない。

これに対し、高速処理の装置などを試験する場
合には、クロツクパルスの整数倍以外のパルス列
が取り出せるようなパルス発生装置が要望されて
いる。

(c) 発明の目的 この発明は、第６図の従来装置に積算回路とプ
ログラマブル遅延回路を追加し、クロツクパルス
の周期よりも細かい分解能で出力パルスの周期を
設定することができるパルス発生装置の提供を目
的とする。

(d) 発明の実施例 次に、この発明による実施例の構成図を第１図
に示す。

第１図の３は積算回路、４はプログラマブル遅
延回路（以下、単に遅延回路という）、１７と１
８はデータ入力端子、１９は出力端子であり、そ
の他の部分は第６図と同じものである。

３Ａと３Ｂは積算回路３の出力、３Ｃはカウン
タ１に設けた計数中断端子１Ｆに送る積算回路３
の出力である。

データ入力端子１２〜１５には、第６図と同じ
ように５のバイナリ値「0101」などを設定し、デ
ータ入力端子１７，１８にもバイナリ値で、例え
ば「10」などを設定する。

積算回路３は検出回路２の出力とデータ入力端
子１７，１８からのデータを受け、その出力で遅
延回路４を動作させ、10進数で例えば5.5とか
7.25などのように小数点以下の値を設定する部分
である。

詳細は後述するが、クロツクパルスの周期が
100nsで検出回路２の出力の周期が500nsのとき、
積算回路３のデータ入力端子１７，１８にそれぞ
れ「01」、「10」、「11」のバイナリ値を入れると、
例えば25ns、50ns、75nsのように違つた遅延時間
が加算され、525ns、550ns、575nsのような出力
パルスを取り出すことができる。

次に、積算回路３と遅延回路４の実施例の構成
図を第２図に示す。

第２図では、加算回路３１、ラツチ回路３２、
遅延回路３３，３４及びゲート回路３５で積算回
路３を構成しており、デコード回路４１、ゲート
回路４２〜４５、遅延回路４６〜４８及びゲート
回路４９で遅延回路４を構成している。

加算回路３１は、データ入力端子１７，１８の
バイナリ値と、ラツチ回路３２の出力を加算し、
加算結果をラツチ回路３２に送るとともに、けた
上げ信号Ｃがあれば、そのけた上げ信号Ｃをゲー
ト回路３５に送る。

ゲート回路３５は、遅延回路３３を介して送ら
れてきた検出回路２の出力と、加算回路３１のけ
た上げ信号Ｃを受け、カウントインヒビツト出力
３Ｃをカウンタ１の計数中断端子１Ｆに送る。

この場合、入力端子１１のクロツクパルスのタ
イミングに合わせるようにして、遅延回路３３の
遅延時間をセツトする。

遅延回路３４もタイミング設定用に使用するも
ので、遅延回路３３の遅延時間に遅延回路３４の
遅延時間を加えて、検出回路２の出力をラツチ回
路３２に入れる。

ラツチ回路３２は加算回路３１の出力を受け、
遅延回路３４からのパルスで、その出力を遅延回
路４へ送る。

次に、加算回路３１とラツチ回路３２の作用を
具体例で説明する。

ラツチ回路３２の初期値が「00」のとき、デー
タ入力端子１７，１８に「01」を入れると、加算
回路３１の出力は「01」になる。この加算は
「11」以下なので、けた上げ信号Ｃは出ない。

ラツチ回路３２から加算結果「01」をラツチし
て出すと、加算回路３１はデータ入力端子１７，
１８の値「01」とラツチ回路３２の出力「01」を
加算し、加算結果「10」をラツチ回路３２に出
す。この場合も、加算結果は「11」以下なので、
けた上げ信号Ｃは出ない。

次に、ラツチ回路３２の初期値が「00」で、デ
ータ入力端子１７，１８に「10」を入れた場合を
説明する。

このときは、加算回路３１の出力は「10」にな
る。

ラツチ回路３２から加算結果「10」をラツチし
て出すと、加算回路３１はデータ入力端子１７，
１８の値「10」とラツチ回路３２の出力「10」を
加算し、加算結果「00」をラツチ回路３２へ出
す。この場合、けた上げ信号Ｃをゲート回路３５
に送る。

次に、ラツチ回路３２の初期値が「00」で、デ
ータ入力端子１７，１８に「11」を入れた場合を
説明する。

このときは、加算回路３１の出力は「11」にな
る。

ラツチ回路３２から加算結果「11」をラツチし
て出すと、加算回路３１はデータ入力端子１７，
１８の値「11」とラツチ回路３２の出力「11」を
加算し、けた上げ信号Ｃをゲート回路３５に送る
とともに、加算結果「10」をラツチ回路３２に出
す。

次に、遅延回路４を説明する。

遅延回路４は積算回路３の出力３Ａ，３Ｂを受
け、第１図の検出回路２の出力に遅延を与える回
路である。

デコード回路４１は出力３Ａ，３Ｂのバイナリ
値をデコードして、デコード回路４１の出力をゲ
ート回路４２〜４５に送る。

例えば、出力３Ａ，３Ｂが「00」のときはゲー
ト回路４２へ、「01」のときはゲート回路４３へ、
「10」のときはゲート回路４４へ、「11」のときは
ゲート回路４５へデコード回路４１の出力を送る
など、出力３Ａ，３Ｂの値によつて、どのゲート
回路にデコード回路４１の出力を送るかを決め
る。

遅延回路４６〜４８には、それぞれ違つた遅延
時間を設定する。例えば遅延回路４６は25ns、遅
延回路４７は50ns、遅延回路４８は75nsのように
する。

ゲート回路４９は、ゲート回路４２、遅延回路
４６〜４８の信号を入力としており、その出力を
出力端子１９に導く。

第２図から明らかなように、ゲート回路４２の
出力は遅延なしの場合である。

なお、いままではクロツクパルスの４分の１周
期ずつ遅延させる場合を例に説明してきたが、積
算回路３の積算けた数を３けたにし、遅延回路４
６〜４８を７個に増やせば、クロツクパルスの８
分の１周期を単位として設定することができる。

すなわち、積算けた数は１つ以上自由に選ぶこ
とができる。

次に、第１図と第２図の実施例の波形図を第３
図〜第５図に示す。

第３図は、周期100nsのクロツクパルスから周
期が5.5倍の550nsのパルス列を作る場合の説明図
である。

第３図アは入力端子１１からのクロツクパルス
の波形図であり、第３図イは検出回路２の出力波
形図である。

第３図ウはラツチ回路３２の出力であり、第３
図エはデータ入力端子１７，１８の設定値であ
る。

第３図オは積算回路出力３Ａ，３Ｂ、第３図カ
は遅延回路４の遅延時間、第３図キは出力端子１
９に現れる出力パルスの波形図である。

データ入力端子１２〜１５には５のバイナリ値
「0101」を設定し、データ入力端子１７，１８に
は「10」を設定する。

カウンタ１が第３図アのクロツクパルスをカウ
ントし、カウンタ出力１Ａ〜１Ｄが「0000」にな
ると、検出回路２の出力には、第３図イのパルス
５１が出る。

このとき、ラツチ回路３２の初期値は「00」な
ので、遅延回路４は検出回路２の出力に遅延を加
えず、出力端子１９に第３図キのパルス６１を出
す。

第３図イのパルス５１が出ると、ラツチ回路３
２の初期値「00」にデータ入力端子１７，１８の
「10」を加え、積算回路出力３Ａ，３Ｂに「10」
を出す。

この場合は、積算回路３でのけた上げ信号Ｃは
出ないので、カウントインヒビツト出力３Ｃは出
ない。

カウンタ１のプリセツト端子１Ｅには、検出回
路２の出力が加えられるので、カウンタ１に再び
「0101」が設定される。

カウンタ１がクロツクパルスをカウントし、カ
ウンタ出力が「0000」になると、検出回路２は第
３図イのパルス５２を出す。

このとき、積算回路出力３Ａ，３Ｂは、「10」
なので、遅延回路４はデコード回路４１からゲー
ト回路４４、遅延回路４７を経て50nsの遅延を受
け、第３図イのパルス５２に対し、50nsの遅延を
受けたパルス６２を出力端子１９から出す。

第３図イのパルス５２が出ると、ラツチ回路３
２の「10」とデータ入力端子１７，１８の「10」
を加算し、積算回路出力３Ａ，３Ｂに「00」を出
す。

この加算では、加算回路３１からけた上げ信号
Ｃが出て、カウントインヒビツト出力３Ｃとして
カウンタ１の計数中断端子１Ｆに送られる。

計数中断端子１Ｆにカウントインヒビツト出力
３Ｃが入ると、カウンタ１はそのときだけカウン
トしなくなる。すなわち、いままではパルスを５
個カウントすると、出力が１個出ていたが、パル
スを６個カウントしたのと同じところで出力が出
るようになる。

したがつて、この場合は、第３図イのパルス５
２に対し、600nsのところにパルス５３を出す。

このときは、積算回路出力３Ａ，３Ｂは「00」
なので、パルス５３は遅延回路４ではゲート回路
４２から遅延なしで出力端子１９に達し、第３図
キのパルス６３を出す。

以上の動作を繰り返すと、検出回路２の出力に
は、周期が500nsと600nsのパルス５２，５３……
が交互に現れ、遅延回路４では、50nsの遅延と遅
延なしのパルスを交互に出し、出力端子１９には
周期550nsのパルス６２，６３……が出てくる。

第４図は、周期100nsのクロツクパルスから周
期が5.25倍の525nsのパルス列を作る場合の説明
図である。

第４図ア〜キは第３図ア〜キにそれぞれ対応す
る。

データ入力端子１７，１８には「01」を設定す
る。

カウンタ１が第４図アのクロツクパルスをカウ
ントし、カウンタ出力１Ａ〜１Ｄが「0000」にな
ると、検出回路２の出力には、第４図イのパルス
５４が出る。

このとき、ラツチ回路３２の初期値は「00」な
ので、遅延回路４は検出回路２の出力に遅延を加
えず、出力端子１９に第４図キのパルス６４を出
す。

第４図イのパルス５４が出ると、ラツチ回路３
２の初期値「00」にデータ入力端子１７，１８の
「01」を加え、積算回路出力３Ａ，３Ｂに「01」
を出す。

この場合は、積算回路３でのけた上げ信号Ｃは
出ないので、カウントインヒビツト出力３Ｃは出
ない。

カウンタ１のプリセツト端子１Ｅには、検出回
路２の出力が加えられるので、カウンタ１に再び
「0101」が設定される。

カウンタ１がクロツクパルスをカウントし、カ
ウンタ出力が「0000」になると、検出回路２は第
４図イのパルス５５を出す。

このとき、積算回路出力３Ａ，３Ｂは、「01」
なので、遅延回路４はデコード回路４１からゲー
ト回路４３、遅延回路４６を経て25nsの遅延を受
け、第４図イのパルス５５に対し、25nsの遅延を
受けたパルス６５を出力端子１９から出す。

第４図イのパルス５５が出ると、ラツチ回路３
２の「01」とデータ入力端子１７，１８の「01」
を加算し、積算回路出力３Ａ，３Ｂに「10」を出
す。

この場合も、積算回路３でのけた上げ信号Ｃは
出ないので、カウントインヒビツト出力３Ｃは出
ない。

カウンタ１のプリセツト端子１Ｅには、検出回
路２の出力が加えられるので、カウンタ１に再び
「0101」が設定される。

カウンタ１がクロツクパルスをカウントし、カ
ウンタ出力が「0000」になると、検出回路２は第
４図イのパルス５６を出す。

このときは、積算回路出力３Ａ，３Ｂは「10」
なので、遅延回路４はデコード回路４１からゲー
ト回路４４、遅延回路４７を経て50nsの遅延を受
け、第４図イのパルス５６に対し、50nsの遅延を
受けたパルス６６を出力端子１９から出す。

以下、この操作を繰り返し、出力端子１９には
周期525nsのパルス６５，６６……が出てくる。

第５図は、周期100nsのクロツクパルスから周
期が5.75倍の575nsのパルス列を作る場合の説明
図である。

第５図ア〜キは第３図ア〜キにそれぞれ対応す
る。

データ入力端子１７，１８には「11」を設定す
る。

カウンタ１が第５図アのクロツクパルスをカウ
ントし、カウンタ出力１Ａ〜１Ｄが「0000」にな
ると、検出回路２の出力には、第５図イのパルス
５７が出る。

このとき、ラツチ回路３２の初期値は「00」な
ので、遅延回路４は検出回路２の出力に遅延を加
えず、出力端子１９に第５図キのパルス６７を出
す。

第５図イのパルス５７が出ると、ラツチ回路３
２の初期値「00」にデータ入力端子１７，１８の
「11」を加え、積算回路出力３Ａ，３Ｂに「11」
を出す。

この場合は、積算回路３でのけた上げ信号Ｃは
出ないので、カウントインヒビツト出力３Ｃは出
ない。

カウンタ１のプリセツト端子１Ｅには、検出回
路２の出力が加えられるので、カウンタ１に再び
「0101」が設定される。

カウンタ１がクロツクパルスをカウントし、カ
ウンタ出力が「0000」になると、検出回路２は第
５図イのパルス５８を出す。

このとき、積算回路出力３Ａ，３Ｂは、「11」
なので、遅延回路４はデコード回路４１からゲー
ト回路４５、遅延回路４８を経て75nsの遅延を受
け、第５図イのパルス５８に対し、75nsの遅延を
受けたパルス６８を出力端子１９から出す。

第５図イのパルス５８が出ると、ラツチ回路３
２の「11」とデータ入力端子１７，１８の「11」
を加算し、積算回路出力３Ａ，３Ｂに「10」を出
す。

この加算では、加算回路３１からけた上げ信号
Ｃが出て、カウントインヒビツト出力３Ｃとして
カウンタ１の計数中断端子１Ｆに送られる。

計数中断端子１Ｆにカウントインヒビツト出力
３Ｃが入ると、カウンタ１はそのときだけカウン
トしなくなり、パルスを６個カウントしたのと同
じところで出力が出るようになる。

したがつて、この場合は、第５図イのパルス５
８に対し、600nsのところにパルス５９を出す。

このときは、積算回路出力３Ａ，３Ｂは「10」
なので、遅延回路４はデコード回路４１からゲー
ト回路４４、遅延回路４７を経て50nsの遅延を受
け、第５図イのパルス５９に対し、50nsの遅延を
受けたパルス６９を出力端子１９から出す。

以下、この操作を繰り返し、出力端子１９には
周期575nsのパルス６８，６９……が出てくる。

なお、データ入力端子１２〜１５、データ入力
端子１７，１８のデータを出力端子１９の出力パ
ルスに同期して変えれば、毎回周期の違うパルス
を取り出すこともできる。

(e) 発明の効果 この発明によれば、従来のパルス発生装置に積
算回路とプログラマブル遅延回路を追加すること
により、クロツクパルスから端数つき倍数のパル
スを取り出すことができるので、従来はプリセツ
タブルカウンタの動作速度の限界で作れなかつた
パルス列を任意に作ることができ、パルス発生装
置の利用範囲を拡大することができる。

【図面の簡単な説明】

第１図はこの発明による実施例の構成図、第２
図は第１図の積算回路３と遅延回路４の実施例の
構成図、第３図〜第５図は第１図と第２図の実施
例の波形図、第６図は従来装置の構成図、第７図
は第６図の波形図である。 １……プリセツタブルカウンタ（カウンタ）、
１Ａ〜１Ｄ……カウンタ１の出力、１Ｅ……プリ
セツト端子、１Ｆ……計数中断端子、２……検出
回路、３……積算回路、３Ａ，３Ｂ……積算回路
３の出力、３Ｃ……カウントインヒビツト出力、
４……プログラマブル遅延回路（遅延回路）、１
１…入力端子、１２〜１５……データ入力端子、
１７，１８……データ入力端子、１９……出力端
子、３１……加算回路、３２……ラツチ回路、３
３，３４……遅延回路、３５……ゲート回路、４
１……デコード回路、４２〜４５……ゲート回
路、４６〜４８……遅延回路、４９……ゲート回
路。

Claims (1)

1. 【特許請求の範囲】 １ プリセツト端子と第１のデータ入力端子とを
   もち、入力端子からのクロツクパルスをカウント
   するプリセツタブルカウンタと、 前記プリセツタブルカウンタの出力を受け、前
   記プリセツタブルカウンタの出力が一定値になる
   と出力パルスを出すとともに、前記プリセツト端
   子にパルスを送る検出回路と、 第２のデータ入力端子、加算回路及びラツチ回
   路をもつ積算回路と、 前記積算回路の出力を入力とするプログラマブ
   ル遅延回路とを備え、 前記検出回路の出力を前記ラツチ回路にタイミ
   ング信号として入れ、第２のデータ入力端子に設
   定したデータと前記ラツチ回路の出力を前記加算
   回路で加算し、その加算結果を前記プログラマブ
   ル遅延回路に入れるとともに、その加算結果でけ
   た上げ信号が出ると、そのけた上げ信号を前記プ
   リセツタブルカウンタの計数中断端子に入れ、そ
   のときだけ前記クロツクパルスの計数を中断さ
   せ、前記ラツチ回路の出力で前記プログラマブル
   遅延回路内の遅延回路を選択し、前記検出回路の
   出力に遅延を与え、前記クロツクパルスから端数
   つき倍数の出力を取り出すことを特徴とするパル
   ス発生装置。