JPS62188516A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔座業上の利用分野〕 本発明は遅延回路に関し、特にデジタル回路における遅
延回路に関するものである０ 〔従来の技術〕 従来、この種のデジタル回路における遅延回路として第
３図お工び第４図に示す回路がある。第３図に示す回路
においては、フリップ・７０ツブ７を用いて内部回路の
動作クロックを基準として遅延動作を行なっている。第
４図に示す回路は、内部回路の動作クロックＬｖ短い遅
延時間を作るときに用いる方法で基準になる時間がない
ので遅延ゲー）８．１０＋！：ＮＡＮＤゲート９とに！
ｖ遅延動作を行っている。この回路では、第５図に示す
工うに、ＮＡＮＤゲート９に入力される一方の入力を遅
延ゲート８で遅延させ、ＮＡＮＤゲート９の出力に接続
された遅延ゲートとによって入力端子Ｇから出力端子Ｈ
までの信号の立上りの遅延時間を會得ている。

〔発明が解決しょうとする問題点〕

第３図の様に構成され友遅延回路においては、遅延時間
は内部クロックに同期しているので梢度が良いが、内部
クロヅクエク短い遅延時間を得ることは不可能である。

また、第４図の様にｍ成さｎｆＣ遅延回路では短い遅延
時間全得ることはできるが、基準になる時間がないため
に構成部品の特性ばらつきの影＃を大きく受け、精度が
悪いという欠点を有してい友。また、第４図に示す回路
では％）！！！連ゲートの段数を瑠や丁に従って精度が
悪くなるという欠点もある。

〔問題点ケ解決するための手段〕

本発明による遅延回路は、内部クロック発生回路と、制
御入力を備えたパルス発生回路と、内部クロック発生回
路出力に応じてパルス発生回路のパルス出力全通過させ
るゲート回路と、パルス出力？カウントするカウンタ回
路と、カウンタ回路の計数１ｕｔｋ入力とするコンパレ
ータ回路と、コンパレータ回路の出力全前記パルス発生
回路の制御入力へ接続する手段とケ有している。

〔実施例〕

次に図面ヶ参照して本発明′（ｌｌ−説明する。

第１図に、本発明の一実施例を示す構成図である。パル
ス発生回路１は、外部からの制御入力に厄じた方形波パ
ルスを発生させる。その周期は、内部クロック発生回路
５の内部クロック周期の少なくとも２倍以上である。こ
のパルス発生（ロ）路１のパルス出力に、内部クロック
発生回路の出力にＬって制御さｎるゲート回路２を通過
した後、カウンタ回路３にエフ出力パルス数がカウント
さｎる。カウント数はコンパレータ回路４に工り所定値
との一致を比較さｎ１所定値未満か、超え”Ｃいるか、
所定値かの３通りに識別さｎる。このコンパレータ回路
４の出力は、パルス発生回路】の匍ｊ御入力となり、所
定値未満のときはパルス発生回路のパルス出力の周期會
短くシ、超えン一ときハハ゛ルス出力の周期ケ長くする
様に働く。この様にして、パルス発生回路１の内部クロ
ック発生回路の出力によって制御さｎるゲート回路全通
過するパルス数に所定値になる工うに制御さｎる。

例えは、内部クロックの周期を２μｓでデエーテイ比を
５０チ、カウンタへの所定値ｋｌＯとして考えてみる。

内部クロック発生回路の出力によってゲート？通過する
ことのできる時間は１μｓ丁なわち１ｏｏｏｎｓである
。カウント所定値ＵＩＯであるのでカウントパルス１つ
あたりの周期が１００ｎｓの時間となる工うにパルス発
生回路のパルス出力の周期が制御さｎる。したがって、
パルス発生器からのパルス出力の周期が１００ｎｓであ
るので例えばカラ／り出力の２番目のパルスを利用する
と遅延＠ｒ成回路６の出力には内部クロックから遅延時
間ｔ＝２００ｎｓの遅延出力が得らｎる０遅延時間のき
ざみに、カウンタ回路３への所定値を大きくするに従っ
てこまかくなる。

〔発明の効果〕

以上説明した様に本発明は、カウンタ回路にセットし次
所定値にＬジバルス発生回路のパルス出力の周期’ｔ５
Ｔ変とすることにＬす、内部クロック周期工り短い遅延
時間全任意に設定することができる上に、遅延時間のき
ざみも自由に設定が可能である。

また、遅延時間の精度もパルス発生回路のパルス出力で
決筐るため！ｇ構成部品特性ばらつきに、Ｌる影響が少
なく、正確な遅延時間會得ることができるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例の遅延回路の構成図。 第２内は第１−の遅延回路のタイミング図、第３図は従
来の７リツプフロツプによる遅延回路の回路四、第４図
に従来のゲートによるＮ延回路の回路図、第５図に第４
図の遅延回路のタイミング図である。 】・・・・・・パルス発生回路、２・・・・・・ゲート
回路、３・・・・・・カウンタ回路、４・・・・・・コ
ンパレータ回路、５・・・・・・内部クロック発生回路
、６・・・・・・遅延合成回路。 ７・・・−・・フリップ・７０ツブ、８．１０・・・・
・・遅延ゲート、９・・・・・・ＮＡＮＤゲート、Ａ・
・・・・・ＦＦ３部クロック発生回路５の出力波形、Ｂ
・・・・・・パルス発生回路１の出力波形、Ｃ・・・・
・・遅延合成回路６の出力波形。 Ｄ、Ｇ・・・・・・入力端子、Ｆ、Ｈ・・・・・・出力
端子、Ｅ・・・・・・クロック入力端子、■・・・・・
・入力端子Ｇの入力波形、Ｊ・・・・・・ＮＡＮＤゲー
ト９の一方の入力の入力波形、Ｋ・・・・・・出力端子
Ｈの出力波形。 代理人　弁理士　　内　　原　　　　日　　　。 〜−９４ 費　　　　　　　　　介

Claims (1)

【特許請求の範囲】
1. 内部クロック発生回路と、制御入力を備えたパルス発生
   回路と、内部クロック発生回路の出力に応じて前記パル
   ス発生回路のパルス出力を通過させるゲート回路と、前
   記パルス出力をカウントするカウンタ回路と、前記カウ
   ンタ回路の計数値を入力とするコンパレータ回路と、前
   記コンパレータ回路の出力を前記パルス発生回路の制御
   入カへ接続する手段とを有することを特徴とする遅延回
   路。