JPS62184373A - 試験信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 この発明は、論理回路用の試験信号発生回路に関するも
のであり、さらに詳しくいえば試験信号のタイミングを
任意の時間だけ遅延させたり、波形を変換したりするこ
とができるようにした試験信号発生回路に関するもので
ある。

（ｂ）発明の目的 この発明は、四つのカウンタを一つの基準信号で制御し
、それぞれのカウンタに独立の遅延時間を設定すること
により、試験信号のタイミングを遅延させたり、波形を
変えたりすることができるようにした試験信号発生回路
を提供するものである。

（ｃｌｌ開明実施例 まず、この発明による実施例のｔＲ成図を第１図に示す
。

第１図の１〜６は入力端子、７は出力Ｅｒ、８Ａと８Ｂ
はゲート、９はフリ、プフロ、プ、１０〜４０は遅延Ｉ
ｓである。

Ｕ延部ｌＯにはゲートと設定器とカウンタがあリ、遅延
部２０〜４０側は遅延部１０側と同しような構成になっ
ている。

したがって、以丁、Ｊ！ｌＩ！延部１０側の動作を十に
説明し、その他は必要な部分だけを説明することにする
。

入力端ｒｌ〜４には、それぞれ信号ＩＡ〜４Ａを加え、
入力端子５には基準信号５Ａを加える。

入力端子６にはクロック信号６Ａを加え、出力端−Ｊｉ
７からは試験信号９Ａが取り出される。

第１図の信号ＩＡは「１」と「０」で構成されるディジ
タル信号である。

基準信号５Ａは信号ＩＡの繰返し周期のＪｌ信号であり
、信号ＩＡの繰返し周期は基準信号５Ａの周期と同しに
なるように構成される。

クロック信号６Ａは基準信号５Ａより繰返し周期の短い
信号であり、遅延ｚｉｏのカラ／りに入る。

遅延部ｌＯのゲートには信号ＩＡと基準信号５Ａが入り
、信号ＩＡが「１」になったとき、遅延部１０のカウン
タに基準信号５Ａを伝達する。

遅延部１０の設定ムはＨ延部１０のカラ／りに’Ｊｊ％
時間を設定させるためのものであり、例えばメモリなど
で遅ｇ？ＪＳｔｏの設定器を構成することかできる、そ
して、図示を省略したＣＰＵから遅延時間に対応する設
定値をあらかじめそのメそりに格納しておく。

遅延部１０の設定器からは第１のｉｉ延時間に対応する
設定値が遅延部１０のカウンタに送られ、遅延部１０の
カウンタには第１の遅延時間に対応する設定値が基準信
号５Ａでセットされる。

遅延部１０のカウンタはセットされた設定値だけクロッ
ク信号６Ａを計数し、基準信号５Ａから第１のＪ！Ｉ！
延時間だけ遅れた信号をゲー）８Ａに入れる。

例えば、クロック信号６Ａの周期がＩｏｎｓの場合に第
１の遅延時間を９００ｎｓにするためには、遅延部１０
のカウンタに設定値として９０をセットするようにすれ
ばよい。

遅延部２０は基準信号５Ａから第２の遅延時間だけ遅れ
た信号をゲー）８Ａに加える。

一方、遅延部３０．４０はそれぞれ基準信号５Ａから第
３．４の遅延時間だけ遅れた信号をゲート８Ｂに入れる
。

ゲート８Ａとゲート８Ｂはオアゲートであり、ゲート８
Ａはフリップフロップ９をセットし、ゲ−）８Ｂはフリ
ップフロップ９をリセットする。

したがって、フリップフロップ９はｉｉ延部１０・２０
の出力でセットされ、遅延部３０・４０の出力でリセッ
トされて試験信号９Ａを出力する。

なお、第１〜４の遅延時間は、同じ時間でもよく、異な
る時間にしてもよい。

次に、第１図のタイムチャートを第２図に示す。

第２図（ア）〜（１）は、それぞれ信号ＩＡ〜４Ａの波
形図である。

第２図（ア）と（イ）、第２図（つ）と（工）はそれぞ
れ同し波形であり、第２図（つ）は第２図（ア）の反転
波形になっている。

第２図（オ）は基準信号５Ａの波形図であり、基準信号
５ＡがクロックＰとクロックＱの場合であり、また第２
図（力）はクロック信号６Ａの波形図である。

第２図（キ）は、第２図（ア）の波形が「１」になった
とき、ｉｉ延都１０のゲートから出る基準信号５Ａの波
形図であり、第２図（キ）のクロックＰ１は第２図（１
）のクロックＰに対応する。

第２図（り）−は遅延＄１０の出力波形図であり、第２
図（り）の出力ｐＨは第２図（キ）のクロックＰＩから
遅延時間Ｔｌだけ遅れた信号である。

第２図（ケ）は、第２図（イ）の波形が「１」になった
とき、遅延部２０のゲートから出る基準信号５Ａの波形
図であり、第２図（ケ）のクロックＰ２は第２図（オ）
のクロックＰに対応する。

第２図（コ）はｉｉ延都２０の出力波形図であり、第２
図（コ）の出力Ｐ２１は第２図（ケ）のクロックＰ２か
ら遅延時間Ｔ２だけ遅れた信号である。

第２図（号）は、第２図（つ）の波形が「１」になった
きき、遅延部３０のゲートが出力する基準信＞；　５　
ｐ、の波形図であり、第２図（１）のクロ、りＱｌは第
２図（オ）のクロックＱに対応する。

第２図（））は遅延あ３０の出力波形図であり、第２図
（１）の出力Ｑｌｌは第２図（号）のクロ、りＱｌから
遅延時間Ｔ３たけ遅れた信号である。

第２図（ス）は、第２図（１１の波形が「１」になった
とき、遅延部４０のゲートから出る基準信号５Ａであり
、第２図（ス）のクロックＱ２は第２図（オ）のクロッ
クＱに対応する。

第２図（七）は遅延部４０の出力波形図であり、第２図
（七）の出力Ｑ２１は第２図（ス）のクロックＱ２から
遅延時間Ｔ４だけ遅れた信号である。

第４図（ソ）はフリップフロップ９が出力する試験信号
９Ａの波形図であり、第２図（ソ）の出力Ｒはフリップ
フロップ９を第２図（り）の出力ｐＨでセットし、第２
図（ン）の出力Ｑｌｌでリセットしたときの（−１号で
ある。また、第２図（ン）の出力Ｓは、フリップフロ１
プ９を第２図（コ）の出力Ｐ２１でセットし、第２図（
１）の出力Ｑ２１でリセットしたときの信号である。

第２図（ン）ではフリップフロップ９の２周期分だけを
表示しているが、信号ＩＡ〜４Ａおよび基７４５号５Ａ
はそれぞれ繰返し信号なので、第２図（ソ）の波形か連
続してフリップフロップ９の出力から得られる。

＋ｄ）発明の効果 この発明によれば、遅１ｉ９ｔｏ〜４０のカラ／りにそ
れぞれ第１〜４の遅延時間をセットし、クロ、り信号６
Ａをこれらのカウンタで計数させているので、フリップ
フロップ９か出力する試験＜ｒｒ号９Ａのタイミングを
Ｊ！１１延させたり、波形を変えたりすることが容易に
できる。

【図面の簡単な説明】

第１図はこの発明による実施例の構成図、第２図は第１
図のタイムチャートを示す図。 １〜６・・・・・・入力端Ｆ、７・・・・・・出力端ｒ
１８Ａ・８Ｂ・・・・・・ゲート、９・・・・・・フリ
ップフロップ、ｌＯ〜４０・・・・・・遅延部。 代理人　弁理士　小　俣　欽　司 第１図 遅延部 ｆｆ１２　　　　図

Claims (1)

1. 【特許請求の範囲】 １　遅延時間を設定する設定器と、ゲートと、前記設定
   器の設定値だけクロック信号を計数するカウンタとをそ
   れぞれもつ第１、第２、第３および第４の遅延部と、 第１の遅延部の出力と第２の遅延部の出力をセット入力
   とし、第３の遅延部の出力と第４の遅延部の出力をリセ
   ット入力とするフリップフロップとを備え、 第１の信号と基準信号を第１の遅延部のゲートに入れ、
   第２の信号と基準信号を第２の遅延部のゲートに入れ、
   第３の信号と基準信号を第３の遅延部のゲートに入れ、
   第４の信号と基準信号を第４の遅延部のゲートに入れ、
   前記フリップフロップから各設定器で設定した遅延時間
   だけ遅延した試験信号を取り出すことを特徴とする試験
   信号発生器。