JPS6175615A - デイジタル遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ５ｉｏｎ　Ｍｕｌｔｉｐｌｅｘ　Ａｃｃｅｓｓ　　：以
下ＴＤＭＡという）方式で受信タイミングから送信タイ
ミングを生成するために受信信号の受信タイミングを与
えられた遅延量だけ遅延させたタイミングを発生するた
めに用いるディジタル遅延回路の改良に関する。

（従来の技術） 基準信号の受信タイミングを、ディジタル量で与えられ
る遅延量だけ遅延したタイミングを生成する遅延回路は
、例えばＴＤＭＡ通信において、受信タイミングから送
信タイミングを生成する目的などに使用される。

ＴＤＭＡＤＭＡ通信上式相互に通信を行なう複数の参加
局がフレーム同期に基づき、ＩＴＤＭＡフレーム中のあ
らかじめ定められたタイムスロットにのみ信号を送信す
ることによって、同一搬送周波数を時分割的に共有し、
各局から送信される間欠信号（バースト信号）は、互い
に重ならない様な形で多重化式れる。

各参加局は、時間軸上の正しい位置に信号を送信するタ
イミングを知るために、受信基準信号の受信時点から起
算してどのタイミングで送信バースト信号を送信すべき
かという意味の遅延量を知る必要がある。この遅延量は
、当該地球局の発する信号を受信している当該地球局以
外の地球局が、受信した結果に基づいて当該地球局に対
し制御情報として送られる場合、或いは、当該地球局が
基準信号と自局の発するバースト信号の両刃の信号を受
信した結果から判定して独自に決める場合があるが、い
ずれの場合においても、例えば、衛星通信を例にとると
、衛星の動きにつれて地球局と衛星間の距離が変動する
ことから電波の伝播時間が変動し、この動きを送信側で
補正する必要があるが、その補正に必要な遅延量が変化
することになる。

また、既に複数の局が通信を行なっているネットワーク
に、初めて成る地球局を参加させる時の初期捕捉時と、
その後の定常同期時とでは送信位置の制御の精度に違い
があることから、その局の発するバーストの割当てタイ
ムスロットの位置を変える場合があシ、初期捕捉と定常
同期の切替わり時に、送信タイミングに反映すべき遅延
量が大巾に変化することがある。

従って、各参加局は、送信バーストｅに、受信基準信号
の受信時点からその時点で送信タイミングに反映させる
べき遅延時間だけ遅延てせて送信させなければならない
。

通常、遅延量は、クロック数を単位としたディジタル量
で与えられることから、これまでにも第６図に示される
様に、カウンターの初期値として遅延量と等価な値を設
定し、カウンターがフルカウントに達したタイミングを
出力とする回路によって遅延回路を構成することはよく
知られていた。

（発明が解決しようとする問題点） しかし、この様な回路構成では遅延量が受信基準信号の
周期Ｔを越えると受信基準信号の受信タイミングに対し
て１対１で対応する送信タイミングを発生できなくなシ
、この回路ｗＩ成で扱うことのできる遅延量は、Ｔ以下
の値に限定される。

これを、図を用いて説明する。第６図において、１はカ
ウント値がＯからフルカウントまでの時間がＴであるカ
ウンターで、遅延量信号２が入力時間基準信号３のタイ
ミングで設定され以後クロック４によってカウントが進
んでフルカウントに達すると、桁上げ信号（ＣＡＲＲＹ
）が発生して出力時間基準信号５が発生する。

第７図に、入力時間基準信号３と出力時間基準信号５及
び遅ｆｇ童の時間関係を示す。図中ｒａ〜ｒｌ＋３は、
入力時間基準信号３の受信タイミング、ｔ１〜ｔ、＋ｘ
は、ｒ７〜ｒＢ＋ｓをそれぞれＩ）Ｉｌ〜ＤＨ＋８だけ
遅延きせて生成される出力時間基準信号５のタイミング
である。

いま、実際に遅延すべき遅延量がＤのとき、カウンター
に設定する遅延量をＤそのものでなく、Ｔ−Ｄと定義す
ると、ｒｌｌ””ｒｍ＋ｊのタイミングでカウンター１
にそれぞれＴ　−Ｄａ−Ｔ−Ｄｌｌ、。

の値が設定され、それぞれＩ）ａ　””　Ｄ　１１　＋
　３後のｔ、〜ｔＢ＋ｓの時点で桁上げ信号が発生する
ので、入力時間基準信号３と出力時間基準信号５の関係
は第７図の様になる。

しかし第７図は、遅延量がＴよシ小さい場合であって、
遅延量がＴを越えた場合は、第８図の様にならなければ
ならないが、ｒａ＋□の時点でカウンター１に設定すべ
き遅延ｊｌＴ−Ｄ、、、、は負の値となるので、もはや
ｔ、＋□を正しく発生することはできない。

カウンターに設定する遅延量が負になる問題を解決する
ために、例えばカウンターｌのフルカウントｔ−２Ｔに
伸ばし、カウンターに設定する遅延ｔを２Ｔ−Ｄと定義
したとすると、ｒｎ＋。

で２　Ｔ　−Ｄ、、、が設定されるが、カウンター１が
フルカウントになる前に、次の受信タイミングｒｏｂｓ
’（’カウンター１に２　Ｔ　−Ｄｌｌ、、が設定され
るため、やはりｊｆｉｉｌを正しく発生することはでき
ない。

以上の理由から、第６図の構成によって対応できる遅延
量は０からＴの範囲に限定されるためＴより大きい遅延
量に対して対応できないという問題点があった。

（問題点を解決するための手段） この発明は、以上の考察に基づいて、遅延量イジタル遅
延回路の提供を目的にしている。

本発明は、上記の目的を達成する次めに次の構成を有す
る。

即ち、一定の時間周期Ｔで受信される入力時間基準信号
をディジタル量で与えられる遅延量だけ遅延させた出力
時間基準信号を発生ぢせるディジタル遅延回路であって
、入力時間基準信号を受け周期がＮＴ（Ｎ＝１．２．・
・・・・・）で位相時間が１項次Ｔずつ偏移したＮ個の
分周出力を発生する分周手段と、前記Ｎ個の分周出力信
号の１つを受けて該信号のタイミングで遅ｉ−ｉがカウ
ンター入力値として設’４８れる最大計数時間がＮＴの
Ｎ個のカウンターと、該Ｎ個のカウンターの桁上げ信号
の論理和を得る論理オ０回路とからなるディジタル遅廼
胞路である。

（作　用） 以下、図面に基づいて本発明の詳細な説明する。

第１図は本発明の構成を示すブロック図である。

図中２１は、周期Ｔの人力時間基準信号を受けて、周期
がＮＴ（Ｎ＝１．２．・・・・・・　）で位相時間が順
次Ｔずつ偏移した８８〜ＳＮのＮ個の分周出力全発生す
る手段であるＮ分周回路、２２−１〜２２−ＮはＮ分周
回路からの分周パルス信号のタイミングで遅延量が入力
設定され、計数を開始するＮ個のカウンターである。こ
のカウンターの最大計数時間はＮＴである。２３はカウ
ンター（２２−１）〜（２２−Ｎ）からの桁上げ信号の
論理和をとる論理和回路である。

今、第２図の８６のような周期Ｔの受信基準信号が入力
時間基準信号としてＮ分周回路２１に加えられるとその
出力には第２図のＳ８〜Ｓ、の如き分周信号が得られ、
信号Ｓ、はカウンター（２２−１）へ、信号Ｓ、はカウ
ンター（２２−２）へ、一般的に信号Ｓ、はカウンター
（２２−ｎ）へ加見られ各カウンターに対する遅延量設
定のタイミング信号として作用する。

そして、受信基準信号Ｓ０の１番目のパルスに対する遅
延の設定は信号Ｓ、を受けたカウンター（２２−１）に
おいて信号Ｓ、の１番目のパルス信号のタイミングを基
準にして遅延量を設定し計数を開始し最大計数時間（フ
ルカウントという）に達した時に出力される桁上げ信号
が前記受信基準信号Ｓ０の１番目のパルスのタイミング
に対して所定の遅延を受けた信号となる。受信基準信号
Ｓ、の２番目のパルスに対する遅延の設定は信号Ｓ、？
受けたカウンター（２２−２）において信号Ｓ、の１番
目のパルス信号のタイミングを基準にして遅延ｆｒを設
足し計数を開始し最大計数時間に達した時に出力嘔れる
桁上げ信号が前記受信基準信号Ｓ、０２番目のパルスに
対して所定の遅延を受けた信号となる。以下同様に受信
基準信号Ｓ０のｎ（≦Ｎ）番目のパルス、に対する遅延
の設定は信号Ｓ、ｔ″受けたカウンター（２２−ｎ）に
おいて信号ＳＩｌの１番目のパルスれる桁上げ信号が前
記受信基準信号Ｓ、のｎ番目のパルスのタイミングに対
して所定の遅延を受けた信号となる。ｎがＮ＋１になっ
た時にｎ＝１の場合に戻シ同様の動作を繰り返す。各カ
ウンターは最大ＮＴ迄の遅延を与えることができる。こ
のようＫして得られた各カウンターの出の各パルス信号
に対してそれぞれ所定の遅延を受けたタイミングの信号
となる。Ｎの値は、生じうる最大遅延時間がＴの何倍に
なるかによって適切に設定することによって遅延時間が
Ｔを越えても入力時間基準信号の各パルス信号に対して
所定の遅延を付与した出力時間基準信号が得られること
になる。

（実施例） 第３図は、本発明でＮ＝２の場合のブロック図でろって
、６は周期Ｔの入力時間基準信号１１を２分周し、位相
時間差がＴである２つの２分周出力を発生する２分周回
路、７，８は大力時間基準信号１１の周期Ｔの２倍の２
Ｔｔ−フルカウント周期とするカウンター、９はカウン
ター７及び同８の出力の論理利金出力するための論理和
回路であシ、１０は前述の様に実際の遅延量がＤのとき
、２Ｔ−Ｄで定義される遅延量、１１り は人力時間基準信号、１２はブロック、１３は出刃時間
基準信号である。

第４図は第３図を実際の回路素子を使って構成した本発
明の実施例であってＴは１６クロ。

り幅になっている。１４．１５はフリップ７０ツブ（７
４ＬＳ７４Ａ等）、１６．１７は烏にゲー）（７４ＬＳ
ＯＯ等）、１８．１９はカウンター（７４ＬＳ１６３等
）、２０はＯＲグー）（７４Ｌ８３２等）である。フリ
ップフロッ周出力が得られる。フリップフロ、プ１４の
端子Ｑ及び端子りの出力は、端子Ｑの出力を７リツプフ
ロツプ１５で１クロック分遅延したフリがとられ、その
結果ＮＡＮＤゲート１６及び同１７の出力には周期が２
Ｔで互いにＴなる位相時間差があるｌクロック幅の負パ
ルスが得られる。ＮＡＮＤゲート１６及び同１７の出力
はそれぞれカウンター１８及びカウンター１９のＬＯＡ
Ｄ端子（ＬＤ）に入力され、遅延量をそれぞれのカウン
ターに設定するタイミングとなる。

カウンター１８及び同１９は、遅延量２Ｔ−Ｄが設定さ
れてからＤに相当するクロック数が経過してカウント値
が２Ｔになると、桁上げ信号ｃ、（ｃＡＲＲｙ）ｔ−発
生し、カウンター１８及び同１９のＣ０出力の論理和が
出力時間基準信号１３となる。

第５図に、第４図の回路で、人力時間基準信号１１、カ
ウンター１８及び同１９のＬ　０ＡＤ（ＬＤ）パルス、
ＣＡＲＲＹ（Ｃ，）出方、及び出力時間基準信号１３の
タイムチャートを示す。

第５図に示される様に、カウンター１８とカウンター１
９は、周期Ｔごとに、交互に遅延量がＬＯＡＤパルスで
設定され、交互に発生するＣＡＲＲＹ（Ｃ，）出力の論
理和が出力時間基準信号１３として出力されるから、遅
延量が０から２Ｔの範囲の値なら、入力時間基準信号１
１と１対ｌに対応した出力時間基準信号１３が得られる
。

（発明の効果） 以上説明したように、本発明を適用すれば、遅延量が、
入力時間基準信号の周期を越えても予想される遅延量の
範囲に対して正しく整数Ｎの値を選べば、遅延量を正し
く反映した出力時間基準信号を発生できる効果を発揮す
るものである。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、第２図は第１
図の構成における入力時間基準信号と分周出力信号のタ
イミング関係を示す図、第３図は本発明の実施例の溝底
ヲ示すブロック図第４図は第３図の構成の回路構成を示
す図、第５図は第４図の回路構成で遅延時間が周期Ｔを
越える場合も含む場合の各信号間のタイミング関係を示
すタイムチャート、第６図は従来のディジタル遅延回路
のブロック図、第７図は遅延時間りが周期Ｔより短い場
合の入力時間基準信号と出力時間基準信号のタイミング
関係を示す図、第８図は周期Ｔよりも長い遅延時間をも
含む場合の入力時間基準信号と出力時間基準信号のタイ
ミング関係を示す図である。 １・・・カウンター、　　２・・・遅延量（Ｔ−Ｄ）、
３・・・入力時間基準信号、　　４・・・クロック、　
　５・・・出力時間基準信号、６・・・２分周回路、７
，８・・・カウンター、　　９・・・論理和回路（２人
力ＯＲゲート）、　　ｌＯ・・・遅延量（２Ｔ−Ｄ）、
１１・・・入力時間基準信号、　　１２・・・クロック
、１３・・・出力時間基準信号、　　１４．１５・・・
フリップフロップ、　　１６．１７・・・ＮＡＮＤゲー
ト、１８．１９・・・カウンター、　　２０・・・ＯＲ
ゲート、２１・・・Ｎ分周回路、　　２２−１〜２２−
Ｎ・・・カウンター、　　２３・・・論理和回路（Ｎ入
力ＯＲゲート） 代理人　弁理士　八　幡　義　博 第１図 第　２　図 第５　図 ど力牌藺ｇＬ迄号 第　６　図 第　７　図 察　６　図

Claims (1)

【特許請求の範囲】
1. 一定の時間周期Ｔで受信される入力時間基準信号をディ
   ジタル量で与えられる遅延量だけ遅延させた出力時間基
   準信号を発生させるディジタル遅延回路であつて、入力
   時間基準信号を受け周期がＮＴ（Ｎ＝１、２、・・・・
   ・・）で位相時間が順次Ｔずつ偏移したＮ個の分周出力
   を発生する分周手段と、前記Ｎ個の分周出力信号の１つ
   を受けて該信号のタイミングで遅延量がカウンター入力
   値として設定される最大計数時間がＮＴのＮ個のカウン
   ターと、該Ｎ個のカウンターの桁上げ信号の論理和を得
   る論理和回路とからなることを特徴とするディジタル遅
   延回路。