KR930000347Y1 - 카운터 회로 - Google Patents
카운터 회로Info
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Abstract
내용 없음.
Description
제1도는 종래의 카운터 회로도.
제2도는 제1도 각부 출력 파형도.
제3도는 본 고안에 따른 카운터 회로도.
제4도는 제3도의 각부 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
ENO1: 익스클루시브 노아게이트 I1: 인버터
DF1: 디플립플롭 TF1: 티플립플롭
본 고안은 카운터 회로에 관한 것으로, 특히 임의의 N진 카운터를 설계하는데 적당하도록 한 임의 N분주 카운터 회로에 관한 것이다.
종래의 카운터 회로는 제1도에 도시된 바와같이, 입력단자(IN)가 티(T)플립플롭(T1)의 클럭단자(CP1)에 접속되고, 티플립플롭(T1-TN-1)의 출력단자(Q1-QN-1)가 다음 단의 티플립플롭(T2-TN)의 리세트단자(R1-RN)에 리세트신호(RS)가 공통인가되게 구성한 것으로, 이 종래회로의 동작과정을 제2도의 파형도를 참조하여 설명한다.
리세트신호(RS)가 인가되면 티플립플롭(T1-TN)은 모두 리세트되어 그의 출력단자(Q1-QN)에 모두 저전위신호가 출력된다.
이와같이 티플립플롭(T1-TN)이 리세트된 후 입력단자(IN)에 제2a도에 도시된 바와같은 펄스신호가 입력되면, 이 펄스신호는 티플립플롭(T1)의 클럭단자(CP1)에 클럭신호로 인가되므로 그의 출력 단자(Q1)에는 제2b도에 도시된 바와같이 그 펄스신호가 ½분주되어 출력되고, 이 출력신호는 티플립플롭(T1)의 클럭단자(CP2)에 클럭신호로 인가되므로 그의 출력단자(Q2)에는 제2c도에 도시된 바와같이 상기 출력단자(Q1)의 출력신호가 다시 ½분주되에 출력된다.
이와같이 입력단자(IN)에 입력되는 펄스신호는 티플립플롭(T1-TN)을 순차로 통하면서 ½N분주되어 출력된다.
결국, 상기 회로는 리세트신호(RS)에 따라 2N-n개의 카운터로 동작되고, 최대 카운트 수는 2N이 된다.
그런데, 상기와 같은 종래의 카운터 회로에 있어서는 리세트신호를 이용하여 임의의 카운터를 만들 수 있으나, 플립플롭의 갯수가 많이 필요하고 최대 카운터 수는 2N(N은 플립플롭의 갯수)으로 제한되어 있는 단점이 있었다.
본 고안은 이러한 종래의 단점을 해결하기 위하여, 플립플롭의 수를 증가시킬 필요없이 리세트신호에 의해서만 카운트 수를 증가시킬 수 있는 간단한 구조의 카운터 회로를 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 고안의 카운터 회로도로서, 이에 도시한 바와같이 펄스 입력단(IN) 및 티플립플롭(TF1)의 출력단자(Q2)를 익스클루시브 노아게이트(ENO1)의 입력단자에 접속하여, 그의 출력단자를 디플립플롭(DF1)의 클럭단자(CP1)에 접속하고, 전원단자(VDD)를 상기 디플립플롭(DF1)의 입력단자(D)에 접속함과 아울러 그의 리세트단자(R)에 리세트신호(RS)가 인가되게 접속하고, 상기 디플립플롭(DF1)의 출력단자(Q1)를 인버터(I1)를 통해 상기 티플립플롭(TF1)의 클럭단자(CP2)에 접속하여 구성한 것으로, 이와같이 구성된 본 고안의 작용 효과를 제4도의 파형도를 참조하여 상세히 설명하면 다음과 같다.
전원단자(VDD)에 전원이 인가되면, 그 전원은 디플립플롭(DF1)의 입력단자(D)에 인가되고, 전원이 인가되는 초기상태에 있어서는 그 디플립플롭(DF1)의 출력단자(Q1)에 제4도의 (d)에 도시된 바와같이 고전위신호가 출력되고, 티플립플롭(TF1)의 출력단자(Q2)에도 제4도의 (f)에 도시된 바와같이 고전위신호가 출력된다.
이와같은 상태에서 제4도의 (b)에 도시된 바와같이 고전위의 리세트신호(RS)가 인가되면, 그 리세트신호(RS)에 의해 디플립플롭(DF1)이 리세트되어, 그의 출력단자(Q1)에 저전위신호가 출력되고, 이 저전위신호는 인버터(I1)에서 제4도의 (e)에 도시한 바와같이 고전위신호로 반전되어 티플립플롭(TF)의 클럭단자(CP2)에 인가된다.
그런데, 그 티플립플롭(TF1)은 그의 클럭단자(CP2)에 폴링 에지(Falling Edge)신호가 인가될 때 클럭동작되게 되어 있으므로 클럭동작 되지 않아 그의 출력단자(Q2)에 계속 고전위신호가 출력된다.
이와같은 상태에서 펄스 입력단자(IN)에 제4도의 (a)에 도시한 바와같은 펄스신호가 입력되면, 그 펄스신호가 상기 티플립플롭(TF1)의 출력단자(Q2)에 출력되는 신호가 익스클루시브 노아게이트(NOR1)에 입력되므로 그외 출력단자에 제4도의 (c)에 도시한 바와 같은 파형신호가 출력되고, 즉, 이때 티플립플롭(TF1)의 출력 단자(Q2)에 고전위신호가 출력되고 있으므로 펄스 입력단자(IN)에 입력되는 펄스신호가 그 익스클루시브 노아 게이트(ENO1)를 통해 출력되어 디플립플롭(DF1)의 클럭단자(CP1)에 인가된다.
그런데, 그 디플립플롭(DF1)은 그이 클럭단자(CP1)에 폴링 에지신호가 인가될 때 클럭동작되게 되어 있으므로 익스클루시브 노아게이트(ENO1)에서 저전위신호가 출력되는 순간에 그 디플립플롭(DF1)이 클럭동작되고, 이에따라 그의 입력단자(D)에 입력되는 고전위신호에 의해 그의 출력단자(Q1)에 제4도의 (d)에 도시한 바와 같이 고전위신호가 출력되며, 이 고전위신호는 인버터(I1)에서 제4도의 (e)에 도시한 바와같이 저전위신호로 반전되어 티플립플롭(TF1)의 클럭단자(CP1)에 인가된다.
이와같이 티플립플롭(TF1)의 클럭단자(CP2)에 저전위신호가 인가되는 순간에 그 티플립플롭(TF1)이 클럭동작되어 그의 출력신호를 반전시키게 되고, 이에따라 그 티플립플롭(TF1)의 출력단자(Q2)에는 제4도의 (f)에 도시한 바와같이 저전위신호가 출력된다.
이와같이 출력되는 저전위신호는 익스클루시브 노아게이트(ENO1)의 입력단자에 인가되므로 상기 펄스 입력 단자(IN)에 입력되는 펄스신호는 그 익스클루시브 노아게이트(ENO1)에서 제4도의 (c)에 도시한 바와같이 반전되어 출력된다.
그런데, 상기의 설명에서와 같이 디플립플롭(DF1)이 클럭동작되어 그의 출력단자(Q1)에 고전위신호가 출력되고, 이후 티플립플롭(TF1)이 클럭동작되어 그의 출력단자(Q2)에 저전위신호가 출력되므로 상기 익스클루시브 노아게이트(ENO1)에서는 제4도의 (c)에 도시한 바와같이 폭이 좁은 저전위신호가 출력된다.
한편, 리세트신호(RS)가 다시 인가될 때 까지는 상기 디플립플롭(DF1) 및 티플립플롭(TF1)은 그 상태를 유지하게 되고, 즉 디플립플롭(DF1)의 출력단자(Q1)에 고전위신호가 출력되는 상태를 유지하게 되고, 이후 리세트신호(RS)가 인가될 때 디플립플롭(DF1)이 리세트되어 그의 출력단자(Q1)에 저전위신호가 출력된 후 그의 클럭단자(CP1)에 폴링 에지신호가 인가될 때 그 출력단자(Q1)에 고전위신호가 출력되며, 이 고전위신호는 인버커(I1)에서 저전위신호로 반전되어 티플립플롭(TF1)의 클럭단자(CP2)에 인가되므로 그의 출력신호는 반전되어 그의 출력단자(Q2)에 고전위신호가 출력된다.
이후 다시 리세트신호(RS)가 인가될 때 까지 디플립플롭(DF1) 및 티플립플롭(TF1)은 그 출력상태를 유지하게 된다.
이상의 설명에서와 같이 리세트신호(RS)가 2번 인가될 때 티플립플롭(TF1)의 출력단자(Q2)에는 1주기의 신호가 출력되고, 이는 곧 리세트신호(RS)의 인가시점에 따라 티플립플롭(TF1)의 출력인 카운터의 최종출력은 임의의 N진 카운트같이 된다.
예를 들어 제4도의 파형도에서와 같이 입력펄스 6주기마다 리세트신호(RS)를 2번 인가하는 경우에는 티플립플롭(TF1)의 출력신호는 6진 카운트값이 된다. 리세트신호(RS)와 입력펄스와의 관계에 따른 카운트 예를 표로 나타내면 하기의 표1과 같이 된다.
[표 1]
위 표1은 입력펄스 1, 2, 3, … 주기당 리세트신호(RS)를 2번 인가한다는 것을 의미한다.
이상에서 상세히 설명한 바와같이 본 고안은 2개의 플립플롭 및 2개의 게이트로 구성되어 그의 구조가 간단해지고, 플립플롭의 수를 증가시킬 필요없이 입력펄스에 대한 리세트신호의 인가시점에 의해서만 카운트 수를 조정할 수 있게되는 효과가 있게 된다.
Claims (1)
- 입력펄스신호와 최종출력신호를 배타적으로 노아링하는 익스클루시브 노아게이트(ENO1)와, 전원단자(VDD)의 전원을 입력신호로 인가받고 리세트신호(RS)에 의해 리세트되며 상기 익스클루시브 노아게이트(ENO1)의 출력신호를 클럭신호로 인가받는 디플립플롭(DF1)과, 상기 디플립플롭(DF1)의 출력신호를 반전하는 인버터(I1)와, 상기 인버터(I1)의 출력신호를 클럭신호로 인가받아 상기 최종출력신호를 출력하는 티플립플롭(TF1)으로 구성된 것을 특징으로 하는 카운터 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019900001005U KR930000347Y1 (ko) | 1990-01-31 | 1990-01-31 | 카운터 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019900001005U KR930000347Y1 (ko) | 1990-01-31 | 1990-01-31 | 카운터 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR930000347Y1 true KR930000347Y1 (ko) | 1993-01-25 |
Family
ID=19295596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019900001005U KR930000347Y1 (ko) | 1990-01-31 | 1990-01-31 | 카운터 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930000347Y1 (ko) |
-
1990
- 1990-01-31 KR KR2019900001005U patent/KR930000347Y1/ko active IP Right Grant
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