JP2549229B2 - デイジタルクロツク信号波形整形回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデイジタルクロツク信号
波形整形回路に関し、特に集積半導体チツプのタイミン
グ回路又はクロツク回路について、可変デユーテイサイ
クルを有する外部クロツク信号から所望の波形の内部ク
ロツク信号を発生させるデイジタルネツトワークに適用
して好適なものである。

【０００２】

【従来の技術】集積回路チツプへのオシレータの入力は
一般的にデユーテイサイクルの分解能が低いため、例え
ば、所定のクロツクサイクルにおいて、クロツク信号が
「高」レベル状態（デユーテイ期間Ｔ_ｏｎ）から低レベ
ル状態（デユーテイ期間Ｔ_ｏｆｆ）に立ち下がる際の立
下り時点が変動する。商用オシレータはデユーテイ比５
０／５０のクロツク信号に対してＴ_ｏｎ／Ｔ_ｏｆｆデユ
ーテイ比が３０／７０ないし７０／３０の変動をするお
それがある。従来、この変動を除去するため、マイクロ
プロセツサクロツク発生回路は入力クロツクの周波数を
分周することにより要求されたクロツク波形を供給す
る。例えば、入力クロツク信号の周期は一定であると考
えられるので、入力クロツク信号の周波数を１／２に分
周することによつて対称なクロツク信号を得ることがで
きる。しかしながらこの対称なクロツク信号を得るた
め、結果の周波数は入力クロツク信号の周波数の１／２
に低減される。マイクロプロセツサの性能を高めるため
周波数を高くすればするほど、システムに２倍の周波数
の外部クロツクを提供しかつ分配することはさらに困難
になる。例えば従来の波形整形技術を用いる場合、チツ
プを１００〔ＭＨｚ〕のオシレータによつて駆動するこ
とにより、対称クロツク信号を用いて５０〔ＭＨｚ〕で
動作させる。この周波数を２倍にする必要性は、集積回
路の周波数を増大させようとする場合に、回路コスト及
び性能特性に逆効果を生じさせ得る。

【０００３】

【発明が解決しようとする課題】信号処理の異なる手法
は、１９８９年１０月２〜４日開催の「カスタム集積回
路会議」発行、「１４８６プロセツサの高性能回路」１
８８頁〜１９２頁に記載されている。この波形整形手法
は１倍周波数のクロツク入力回路を用いることにより、
上述の２倍周波数信号分周技術のタイミング条件を緩和
するようにしている。上述の手法において１倍周波数の
回路クロツク信号のデユーテイサイクル（又はＴ_ｏｎ／
Ｔ_ｏｆｆデユーテイ比）は入力クロツク信号のデユーテ
イサイクルによつて決まる。当該プロセツサのクロツク
発生回路の性能はレギユレータ回路を使用することによ
つて維持され、これにより入力クロツクのパルス幅とは
関係なく内部クロツクのデユーテイサイクルを調整す
る。このクロツクレギユレータは１倍周波数のクロツク
信号を得るために電流ミラートランジスタ及び重なり検
出回路を用いており、この電流ミラートランジスタ及び
重なり検出回路が共に温度及び電圧のような処理パラメ
ータの影響を受け易い充電コンデンサを含む問題があ
る。さらにこの１倍周波数のクロツク発生回路は限定さ
れた周波数範囲内だけでしか動作できない問題がある。
入力周波数がなんらかの原因で大きく変動すれば、回路
は動作できなくなる。

【０００４】かくして例えば、入力クロツク信号から１
倍周波数の対称クロツク信号を発生させることができる
プロセス独立型デイジタルクロツク波形整形は可変する
Ｔ_ｏｎ／Ｔ_ｏｆｆデユーテイ比をもつようにすることが
本質的に必要である。

【０００５】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、ほぼ一定の周期及び可変のＴ_ｏｎ
／Ｔ_ｏｆｆデユーテイ比サイクルを有する入力クロツク
信号を受けると共に、入力クロツク信号に応答するよう
なプリセツトＴ_ｏｎ／Ｔ_ｏｆｆデユーテイ比サイクルを
有するクロツク信号を出力するデイジタルクロツク信号
波形整形回路において、入力クロツク信号を受けるよう
に結合される入力端を有し、直列に接続された複数の遅
延段を含み、各遅延段は、入力クロツク信号が当該遅延
段を伝播した時、それぞれ対応する遅延信号を出力する
遅延回路と、遅延回路の遅延出力の１つをそれぞれ受け
かつ当該遅延出力に応答してパルス信号を出力するよう
に結合され、各パルス信号は入力クロツク信号の周期よ
り十分に小さい持続期間を有し、パルス信号を順次出力
する複数のパルス発生回路と、プリセツトＴ_ｏｎ／Ｔ
_ｏｆｆデユーテイ比サイクルを有するクロツク信号を発
生し、セツト入力端が複数のパルス発生回路から順次出
力されるパルス信号のうち第１のパルス信号を受けるよ
うに結合されることにより、クロツク信号の出力開始に
応動して第１のパルス信号を受けるセツトリセツト出力
ラツチ回路と、入力クロツク信号及び複数のパルス発生
回路から出力されるパルス信号を入力信号として受ける
ように結合され、リセツト信号を発生してセツトリセツ
ト出力ラツチ回路のリセツト入力端に出力するリセツト
論理回路を含み、リセツト信号は出力クロツク信号につ
いてプリセツトＴ_ｏｎ／Ｔ_ｏｆｆデユーテイ比サイクル
の時間を合せるリセツト論理回路とを設けるようにす
る。

【０００６】

【作用】本発明は、ほぼ一定の周期並びに可変のＴ_ｏｎ
及びＴ_ｏｆｆデユーテイ期間サイクルを有する入力クロ
ツク信号からプリセツトＴ_ｏｎ及びＴ_ｏｆｆデユーテイ
期間サイクルを有する内部クロツク信号を発生する回路
を有する。この回路は入力クロツク信号の周期の開始に
対応するセツトパルスを発生させる発生手段を含む。こ
のセツトパルスは所望の内部クロツク信号を出力するセ
ツト及びリセツト出力ラツチ回路のセツト入力端に与え
られる。当該出力ラツチ回路は内部クロツク信号周期の
出力を開始することによつてセツトパルスの入力に応答
する。またデイジタル発生手段は入力クロツク信号の周
期を用いてリセツトパルスを発生するために提供され
る。出力ラツチ回路のリセツト入力端への出力であるリ
セツトパルスは当該ラツチ回路をリセツトするためにタ
イミングを定められ、これによつて内部クロツク信号の
周期当たりのプリセツトＴ_ｏｎ及びＴ_ｏｆｆデユーテイ
期間を発生する。必要であればこの発生した内部クロツ
ク信号の周波数は入力クロツク信号の周波数と等しくす
ることができる。さらに内部クロツク信号の所望のＴ
_ｏｎ及びＴ_ｏｆｆデユーテイ比がほぼ「１」に等しいか
又は「１」以外になるようにこのラツチ回路は構成され
得る。

【０００７】さらに特定の実施例において本発明は、ほ
ぼ一定の周期及び可変のＴ_ｏｎ及びＴ_ｏｆｆデユーテイ
比サイクルを有する入力クロツク信号を受け、この入力
クロツク信号に応答して所望のＴ_ｏｎ及びＴ_ｏｆｆデユ
ーテイ比サイクルを有するクロツク信号を出力するデイ
ジタルクロツク信号波形整形回路を含む。このデイジタ
ルクロツク信号波形整形回路は当該入力クロツク信号を
受けるために結合された入力端及び複数の出力端を有す
る遅延回路を含む。この遅延回路は複数の直列に接続さ
れた遅延段を含み、各遅延段は入力クロツク信号が当該
遅延回路を介して到来するとき対応する遅延信号を出力
する。複数のパルス発生回路が結合されることにより、
当該遅延回路の遅延信号を受け、この遅延信号に応答し
て短い持続期間のパルス信号を出力するようになされて
いる。出力ラツチ回路は周期当たりの所望のＴ_ｏｎ及び
Ｔ_ｏｆｆデユーテイ比のクロツク信号を発生する。この
出力ラツチ回路のセツト入力端は複数のパルス発生回路
のうちの第１のパルス発生回路からパルス信号出力を受
ける。リセツト論理回路は複数のパルス発生回路及び出
力ラツチ回路を適時にリセツトする当該出力ラツチ回路
のリセツト入力端間に結合される。この論理回路は複数
のパルス発生回路からのパルス信号出力を入力として受
ける。リセツト信号は当該論理回路からの出力であり、
出力されたクロツク信号に対してプリセツトＴ_ｏｎ及び
Ｔ_ｏｆｆデユーテイ比サイクルを発生するようにタイミ
ングが定められている。また多数の回路のエンハンスメ
ントが請求項に記述される。

【０００８】要約すると本発明は対称クロツク信号出力
又は非対称クロツク信号出力を発生するように構成され
得るクロツク信号波形整形回路を含む。当該クロツク信
号波形整形回路からのクロツク出力はパルス発生回路に
おいて使用される回路の数を調整することによつて非常
に厳密な公差に構成され得る。クロツク発生回路はすべ
てデイジタル回路であり、アナログ構成部又は外部構成
部を全く必要としない独立したプロセスである。好適な
実施例においてはパルス発生回路はＴ_ｏｎ及びＴ_ｏｆｆ
デユーテイ期間サイクルの公差が非常に大きい１倍周波
数の外部クロツクを受け、Ｔ_ｏｎ及びＴ_ｏｆｆデユーテ
イ期間サイクルと等しい同一の周波数の内部クロツクを
発生することができる。パルス発生回路は広範囲で動作
する機能を有することにより、所定の周波数より高い周
波数及び当該所定の周波数より低い周波数においても動
作することができる。

【０００９】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１０】図１〜図６において同一の符号は同一又は
同様の構成部分を表す。

【００１１】図１は本発明によるデイジタルクロツク信
号波形整形ネツトワーク１０の一実施例を示す。周波数
がほぼ一定でかつ周期ごとに可変のＴ_ｏｎデユーテイ期
間（「高」レベル状態の期間）及びＴ_ｏｆｆデユーテイ
期間（「低」レベル状態の期間）を有するデユーテイサ
イクルの外部クロツクが遅延マクロ回路１２の入力端に
与えられる。遅延マクロ回路１２は複数の順次遅延信号
をパルス発生回路１４へのライン１３に出力する。各遅
延信号は前に出力された遅延信号から遅延段の遅延量だ
け遅延され、複数のパルス発生回路１４のうちの１つの
単独パルス発生回路に与えられる。各パルス発生回路は
受けた遅延信号に応答してパルス信号を出力する。ライ
ン１５に出力されるパルス信号は比較ラツチ回路１６の
入力端に与えられる。第１のパルス発生回路１４Ａはラ
イン１７のバツフア回路、例えば直列に接続された２つ
のインバータ１８を介して比較ラツチ回路１６に第１の
パルス信号を出力する。さらに以下に詳述するように遅
延マクロ回路１２、パルス発生回路１４及び比較ラツチ
回路１６が関連動作することにより、デイジタルクロツ
ク信号波形整形ネツトワーク１０に入力された外部クロ
ツク信号入力の周波数（又は周期）を連続的に判断す
る。

【００１２】さらにデイジタルクロツク信号波形整形ネ
ツトワーク１０はセツトリセツト出力ラツチ回路２０を
含み、このセツトリセツト出力ラツチ回路２０は所望の
内部クロツク信号を発生するように制御されている。セ
ツトリセツト出力ラツチ回路２０はまず、ライン１９に
最初に発生したパルス信号出力をパルス発生回路１４か
らセツトリセツト出力ラツチ回路２０のセツト入力端
「Ｓ」にセツトする。セツトリセツト出力ラツチ回路２
０のリセツト入力端「Ｒ」は論理マクロ回路２２及びこ
の論理マクロ回路２２に結合されたリセツトネツトワー
ク２４によつて発生されたリセツト制御信号をライン２
１を介して受ける。論理マクロ回路２２は比較ラツチ回
路１６の第１のラツチ回路を分離して、反復するパルス
信号を識別する機能をもつ。この分離されたラツチ回路
からの信号により、リセツト信号を出力ラツチ回路２０
のリセツト入力端「Ｒ」に転送することができる。例え
ば有用な実施例においてリセツトネツトワーク２４は外
部クロツク周期（以下に述べるような）の中間点に対応
するリセツト信号を発生するように構成され得、これに
よつて出力ラツチ回路２０において対称クロツク信号を
発生する。必要であればバツフア回路２６を出力ラツチ
回路２０の出力端に接続して出力ラツチ回路２０の負荷
を低減するようにしてもよい。

【００１３】デイジタルクロツク信号波形整形ネツトワ
ーク１０の各主要な回路について図２〜図６を参照して
さらに詳述する。

【００１４】図２は外部クロツクの周波数を継続的に監
視する遅延マクロ回路１２、パルス発生回路１４及び比
較ラツチ回路１６の一実施例を示す。遅延マクロ回路１
２は複数の直列に接続された遅延段３０を含み、各遅延
段は例えば２つのインバータ３２を含む（当業者は他の
遅延回路を用いることもできることを理解できるであろ
う）。各遅延段の第１のインバータの出力端は各遅延段
の第２のインバータの入力端に接続されている。各遅延
段が関連動作することにより、そこから遅延信号の出力
を順次発生する。出力された各遅延信号は遅延マクロ回
路１２において対応する遅延量だけ遅延された外部クロ
ツク信号を含み、その後この遅延信号が出力される。第
１の遅延段と共に、第（Ｎ）の遅延段、第（Ｎ−１）の
遅延段、第（Ｎ−２）の遅延段及び第（Ｎ−３）の遅延
段の複数の遅延段について説明する。一般に遅延段の遅
延時間を低下させたり、遅延段３０の数を増加させるこ
とは、この遅延段に対応する次の回路と共にデイジタル
クロツク信号波形整形ネツトワーク１０からの出力波形
の分解能を改善することになる。このことは、入力クロ
ツク周波数が例えば１〔ＭＨｚ〕又はそれ以下のような
比較的低い周波数の場合、特に正しい。

【００１５】遅延ラインの遅延段からの遅延クロツク信
号出力は、複数のパルス発生回路を含むパルス発生回路
１４に入力される。デイジタルクロツク信号波形整形ネ
ツトワーク１０の各遅延段には１つのパルス発生回路が
あるのが好ましい。図示の実施例において各パルス発生
回路は２入力ＮＡＮＤゲート３４を含み、この２入力Ｎ
ＡＮＤゲート３４は遅延マクロ回路１２の対応する遅延
段の入力端に結合された第１の入力端及び遅延マクロ回
路１２の例えば１個半分の遅延段に結合された第２の入
力端を有する。２入力ＮＡＮＤゲート３４の２つの入力
端に与えられるクロツク信号間の遅延量はＮＡＮＤゲー
ト３４から出力されたパルス信号の幅を決定する。しか
しながらこの実施例においては、信号を出力する条件を
定義するために、奇数個の遅延インバータ分だけオフセ
ツトした２つの入力信号をもつ必要がある。２入力ＮＡ
ＮＤゲート３４の各出力はインバータ３６を通過する。
例えば図３は外部クロツクの波形及びパルス発生回路１
４から出力されたパルスの一例を示す。すなわち第
（０）遅延段、第（１５）遅延段、第（３０）遅延段、
第（４５）遅延段及び第（６０）遅延段に対応するパル
ス信号が示されている（この図では外部クロツクが第
（６０）遅延段目のタイミングで反復する場合を考えて
いる）。図２のように２入力ＮＡＮＤゲート３４及びイ
ンバータ３６からの信号はそれに結合した比較ラツチ回
路１６に与えられる。

【００１６】また比較ラツチ回路１６への接続（図１）
は図２に詳細に示されている。ここで、比較ラツチ回路
１６は複数の比較ラツチ回路段を含み、図には第（Ｎ−
３）比較ラツチ回路段から第（Ｎ）比較ラツチ回路段ま
でを示している。実際には比較ラツチ回路段の段数はパ
ルス発生回路段の段数以下でもよい（しかしながら遅延
マクロ回路１２における遅延段の段数と等しいのが好ま
しい）。これは、比較ラツチ回路の機能が遅延マクロ回
路１２への外部クロツク信号の完了周期に対応するパル
ス信号を識別するからである。例えば遅延マクロ回路１
２に遅延段が６６段あり、かつパルス発生回路１４にパ
ルス発生回路段が６６段ある場合、一般に外部クロツク
信号は最初の遅延段数以内（例えば１０段の遅延段以
内）では反復しないと考えられるので６６段以下の段数
の比較ラツチ回路段を用いてもよい。デイジタルクロツ
ク信号波形整形ネツトワーク１０は特定のクロツク信号
の周波数又はクロツク信号の特定の範囲の周波数に調整
するように構成される。Ｔ_ｏｎデユーテイ期間とＴ
_ｏｆｆデユーテイ期間との間の切換え精度は、例えば外
部クロツク信号が６６段の遅延段のうち第４０番目の遅
延段で反復する場合と比較して、外部クロツク信号が第
１０番目の遅延段又はそれ以下の遅延段で反復する場合
には明白に精度が低下する。従つて後述するように信号
の一致についての検査は遅延段１４Ａ（これは最初の比
較ラツチ回路段４０を含む）において開始されるものと
する。

【００１７】図示の実施例において、各比較ラツチ回路
段４０は３つの入力端を有する。すなわち第Ｎ番目の比
較ラツチ回路段４０は、対応するパルス発生回路段から
のパルス信号出力を受けるＡ入力端（図４について後述
する比較ラツチ回路段４０において、この信号は対応す
る２入力ＮＡＮＤゲート３４の出力端から直接に与えら
れる）と、パルス発生回路１４Ａ（図１）からの最初の
パルス信号出力を受ける入力端Ｂと、第（Ｎ−３）番目
のパルス信号を受けるリセツト入力端である入力端Ｃと
を有する。第１のパルス発生回路段１４Ａ（図１、図
２）の２入力ＮＡＮＤゲート３４からのパルス信号は、
ダブル反転バツフア回路３７を通過した後、すべての比
較ラツチ回路段４０の入力端Ｂに与えられる。

【００１８】図４は比較ラツチ回路段４０の好適な実施
例を示す。比較ラツチ回路段４０はその中に対角線が描
かれている長方形で示されたＰチヤネル電界効果トラン
ジスタ（ＰＦＥＴ）及びこれに隣接して描かれている制
御素子すなわちゲート電極と、対角線のない長方形で示
されたＮチヤネル電界効果トランジスタ（ＮＦＥＴ）及
びこれに隣接して描かれている制御素子すなわちゲート
電極とをもつ相補型金属酸化物半導体（ＣＭＯＳ）を含
む。

【００１９】この比較ラツチ回路段４０はダイナミツク
ラツチ回路を含み、例えば１〔ＭＨｚ〕又はそれ以上の
周波数に最適である。第１のＰＦＥＴ Ｔ_１のソース
「Ｓ」は回路電源電圧Ｖ_ＤＤに接続され、そのドレイン
「Ｄ」は第２のＰＦＥＴ Ｔ_２のソース「Ｓ」に接続さ
れている。ＰＦＥＴ Ｔ_１はパルス発生回路１４Ａから
出力され、かつ比較ラツチ回路段４０の入力端Ｂに受け
た第１のパルス信号によつてゲート「Ｇ」をゲートされ
る。またこの第１のパルス信号は例えば比較ラツチ回路
段４０のライン４１を通つて複数の比較ラツチ回路段の
うちの次に隣接した比較ラツチ回路段４０（図２参照）
に与えられる。ＰＦＥＴ Ｔ_２のドレイン「Ｄ」はコン
デンサ「Ｃ」の第１の端子に接続され、その第２の端子
は接地接続される。ＰＦＥＴ Ｔ_２は対応するパルス発
生回路段からの入力端Ａに与えられたパルス信号出力に
よつてゲート「Ｇ」をゲートされる。かくしてコンデン
サ「Ｃ」を充電するために入力端Ａ及び入力端Ｂにおい
て受けたパルス信号はＰＦＥＴを同時にそれぞれ作動状
態にする。この状態は外部クロツク信号が反復開始時
（例えば図３の（０）遅延段と（６０）遅延段とにおけ
るパルス信号を比較）だけに生ずる。外部クロツク信号
の反復開始時、パルス信号Ａ及びパルス信号Ｂ間の遅延
段数は外部クロツク信号の周期（周波数）で表される。
入力端Ａ及びＢにおけるパルス信号がオーバーラツプし
ないときコンデンサ「Ｃ」は充電されないままの状態で
ある

【００２０】ネツトワークが初期状態を経過した後、少
なくとも１つの比較ラツチ回路段がセツトされることに
よりコンデンサ「Ｃ」が充電されると、外部クロツク信
号が反復されたことを示す。この状態において、次のク
ロツク周期が到来する前にセツト状態にあるラツチ回路
をリセツトする必要がある。特に入力端Ａに次の対応す
るパルス信号が到来する前にコンデンサ「Ｃ」は放電さ
れなければならない。リセツトは比較ラツチ回路段４０
においてコンデンサ「Ｃ」と並列に結合されたＮＦＥＴ
Ｔ_３によつてなされる。ＮＦＥＴ Ｔ_３のドレイン
「Ｄ」はコンデンサ「Ｃ」の第１の端子に接続され、そ
のソース「Ｓ」は接地接続される。図示の実施例におい
て第（Ｎ−３）番目のパルス発生回路段からのパルス信
号はＮ番目の比較ラツチ回路段に送出され、比較ラツチ
回路段４０の入力端Ｃを介してＮＦＥＴ Ｔ_３のゲート
「Ｇ」に与えられる。このパルス信号は、「高」レベル
の時コンデンサを放電するように動作することにより、
比較ラツチ回路段４０の入力端Ａにその次の対応するパ
ルス信号（すなわちＮパルス発生回路段からの）が到来
する前に、クリアされる。

【００２１】ここで、第Ｎ番目の比較ラツチ回路段をク
リアするために第（Ｎ−３）番目のパルス信号以外のパ
ルス信号を入力端Ｃに与えるようにしても良い。当該異
なるパルス信号が第Ｎ番目の比較ラツチ回路段からかな
り離れて発生することにより、第１に当該異なるパルス
信号が第Ｎ／２段目の信号と干渉したり（Ｔ_ｏｎ及びＴ
_ｏｆｆデユーテイ期間が互いに等しいクロツク信号出力
が望ましいものと考えた場合）、第２に一致が予めネツ
トワークの第Ｎ段目に置かれたと仮定した場合、入力ク
ロツク周期が変化しても（例えば第（Ｎ＋１）番目又は
第（Ｎ−１）番目に変化しても）、異なるパルス信号は
新しい一致段の選択には干渉したりしない限り、この異
なるパルス信号を選択しても同じように良好に機能し得
る。コンデンサ「Ｃ」の両端の電圧は論理マクロ回路２
２（図１）への比較ラツチ回路段４０の出力を含む。外
部クロツク信号の周波数に依存する場合、当業者は図４
のダイナミツクラツチ回路をスタテイツクラツチ回路と
置き換えることが望ましいことを理解できる。

【００２２】図５は諭理マクロ回路２２がすべての比較
ラツチ回路段出力（すなわち図２の「ＺＤ」ライン）を
監視し、セツトされた第１の比較ラツチ回路段だけをリ
セツトネツトワーク２４にゲートする。例えば遅延マク
ロ回路が６６段の遅延段を含み、遅延段への外部クロツ
ク信号入力が２０段の遅延段を通過した後反復される場
合、第２０番目の遅延段、第４０番目の遅延段及び第６
０番目の遅延段がセツトされる。論理マクロ回路２２は
第２０番目の遅延段だけが論理マクロの出力端、すなわ
ちリセツトネツトワーク２４にゲートされるように構成
される。論理マクロ回路２２への入力端における各ゼロ
検出「ＺＤ」回路５０は例えば対応する比較ラツチ回路
段（図２及び図４）から８つの出力信号（すなわち各比
較ラツチ回路段４０の出力端におけるコンデンサ「Ｃ」
の両端の値）を受けるように構成される。

【００２３】上述のように遅延ラインの遅延期間は好適
には外部クロツク信号が最初の遅延段数以内、例えば最
初の１０段以内で反復しないように好適に選択される。
従つてこれらの遅延段に対応する比較ラツチ回路段は省
略され得、ゼロ出力検出（又はさらに正確には非ゼロ出
力検出）が図５に示すように第１１番目の比較ラツチ回
路段から開始される。ゼロ検出回路５０からの出力信号
はそれぞれ反転され、受けた比較ラツチ回路段信号の１
つが論理レベル「１」になるときはいつでもゼロ検出回
路５０の出力端に論理レベル「１」が得られ、上述のよ
うにこれは対応する段のパルス信号及び第１のパルス発
生回路１４Ａのパルス信号（図２）間の信号の一致を意
味する。

【００２４】第１１番目〜第１８番目の比較ラツチ回路
段４０からの信号を受けるゼロ検出「ＺＤ」回路５０は
リセツトネツトワーク２４（破線で示す）のうち、第１
１番目〜第１８番目の比較ラツチ回路段４０のために特
別に構成された第１組目のネツトワーク段２５に直接与
えられる（このことはまた８つの比較ラツチ回路段４０
内では２つ以上の信号の一致が生じないと仮定してい
る。これはこれらの段間の適正な遅延を選択することに
よつて保証されている）。また第１１番目〜第１８番目
の比較ラツチ回路段４０からの信号を受けるゼロ検出回
路５０からの出力は複数のＮＯＲ回路５２、５４、５
６、５８、６０及び６２に結合されている。ＮＯＲ回路
５２、５４、５６、５８、６０及び６２の出力はそれぞ
れ対応する第１９番目〜第２６番目、第２７番目〜第３
４番目、第３５番目〜第４２番目、第４３番目〜第５０
番目、第５１番目〜第５８番目及び第５９番目〜第６６
番目のリセツトネツトワーク段２５に接続されている
（後述のように各リセツトネツトワーク段２５は８つの
比較ラツチ回路段４０からのパルス信号を任意に受けて
処理する。これによりラツチ回路２０のリセツト入力に
おける容量負荷が低減される）。

【００２５】他の動作例として第２のゼロ検出回路５０
は第１９番目〜第２６番目の比較ラツチ回路段からの信
号を受け、その入力がなにもラツチされない場合には論
理レベル「０」出力を出力する。この諭理レベル「０」
出力はインバータ５１を通過した後、対応するＮＯＲゲ
ートすなわちＮＯＲゲート５２の入力端に与えられる。
かくしてＮＯＲゲート５２への入力は論理レベル「１」
になるので、この出力の論理レベルは「０」であり、第
１９番目〜第２６番目の比較ラツチ回路段４０に対する
第１９番目〜第２６番目のリセツトネツトワーク段２５
はデイスエーブル状態のままである。逆に第１９番目〜
第２６番目の比較ラツチ回路段４０内のラツチ回路がセ
ツトされると、対応するゼロ検出回路５０の出力は諭理
レベル「１」出力となる。この論理レベル「１」出力は
反転され、論理レベル「０」がＮＯＲゲート５２の双方
の入力端に現れ、その結果ＮＯＲゲート５２から論理レ
ベル「１」出力が出力される。またこのことは第１９番
目〜第２６番目の比較ラツチ回路段５０のラツチ回路が
全くセツトされないことを意味している。第１のゼロ検
出回路５０から論理レベル「１」の出力が得られると、
ＮＯＲゲート５２、５４、５６、５８、６０及び６２が
デイスイネーブル状態にされる。また第１９番目〜第２
６番目の比較ラツチ回路段４０に対するゼロ検出回路５
０の出力はＮＯＲゲート５６、５８、６０及び６２に入
力される。ＮＯＲゲート５６、５８、６０及び６２は、
第１９番目〜第２６番目の比較ラツチ回路段４０のうち
の少なくとも１つの倍数番目（すなわち第３２番目〜第
５２番目、第５７番目〜第７８番目）の比較ラツチ回路
段４０に対応するゼロ検出回路５０の出力を受けるの
で、これを阻止するゲート信号として第１９番目〜第２
６番目の比較ラツチ回路段４０に対応するゼロ検出回路
５０の出力を受ける。かくして第１９番目〜第２６番目
の比較ラツチ回路段５０に対するゼロ検出回路５０から
の論理レベル「１」出力はＮＯＲゲート５６、５８、６
０及び６２の動作を介して、続いてセツトされている倍
数番目の比較ラツチ回路に対応するリセツトネツトワー
ク段２５をデイスイネーブル状態にする。

【００２６】かくして上述の論理回路は最初にセツトさ
れた比較ラツチ回路だけを分離するように動作すること
により、入力された外部クロツク信号の反復を表す。ま
た当業者は、同一の回路及び処理概念によつて残りのゼ
ロ検出回路５０及び対応するＮＯＲゲートを用いること
を理解できるであろう。

【００２７】リセツトネツトワーク段２５は互いにほと
んど同一であり、従つてただ１つのリセツトネツトワー
ク段２５だけを以下に詳述する。例えば第１１番目〜第
１８番目の比較ラツチ回路段４０に対応するリセツトネ
ツトワーク段２５の一実施例を図６に示す。図示のよう
に第１のＮＦＥＴ Ｔ_５は論理マクロ回路の第１のゼロ
検出回路５０（図５）からの出力によつてゲート「Ｇ」
を制御される。ＮＦＥＴＴ_５のドレイン「Ｄ」は出力ラ
ツチ回路２０のリセツト入力端「Ｒ」に接続され、その
ソース「Ｓ」は並列に接続されたＮＦＥＴ対に含まれた
８つの第１のＮＦＥＴのドレイン「Ｄ」に結合されてい
る。並列ＮＦＥＴ対のうち第１のＮＦＥＴの各ソース
「Ｓ」は第２のＮＦＥＴのドレイン「Ｄ」に結合されて
いる。並列ＮＦＥＴ対の第２のＮＦＥＴの各ソース
「Ｓ」は接地に結合されている。各ＮＦＥＴ対の第２の
ＮＦＥＴはゲート「Ｇ」に第１１番目〜第１８番目の比
較ラツチ回路段４０のラツチ出力の１つの出力を受け
る。各ＮＦＥＴ対の第１のＮＦＥＴはそのゲート「Ｇ」
に各対の第２のＮＦＥＴに受けたラツチ出力を送出した
比較ラツチ回路段４０と予め組み合された関係にある遅
延段からパルス信号を受ける。例えば第２のＮＦＥＴを
ゲートする比較ラツチ回路段４０が第Ｎ番目である場
合、Ｔ_ｏｎ及びＴ_ｏｆｆデユーテイ期間が等しい出力ク
ロツク信号を発生するために第１のＮＦＥＴをゲートす
るパルス信号は第Ｎ／２番目の遅延段から出力されなけ
ればならず、この場合Ｎは第１番目〜第１８番目の比較
ラツチ回路段の段番号のうちの１つと等しい。第Ｎ／２
番目のパルス信号はデイジタルクロツク信号波形整形ネ
ツトワーク１０を介して次の外部クロツク信号が到来し
たときにネツトワーク２５に与えられる。

【００２８】かくして第１のＮＦＥＴ対の第１のＮＦＥ
Ｔは第５Ｄ番目の遅延段からのパルス信号によつて駆動
される。ここで、Ｄは遅延段１段分の遅延時間の半分の
遅延時間であることを示す。図２に示すように、パルス
発生回路１４からのパルス信号出力は遅延段１段分の１
／２の遅延量だけさらに遅延される信号を発生するため
に用いられる。この構成はかかる遅延出力……（Ｎ−
６）Ｄ、（Ｎ−５）Ｄ……は、図２に示すように、適正
な遅延量をもつ２つのインバータ４１を直列に接続し、
当該インバータ４１への入力端を……第（Ｎ−６）番
目、第（Ｎ−５）番目……の遅延段の対応するパルス発
生回路１４の出力端に結合することによつて容易に実現
される。かくして、図６に示すように、第１１番目の比
較ラツチ回路段４０からの比較ラツチ回路出力が第５Ｄ
番目の遅延段からのパルス信号と結合される。同様に第
１２番目の比較ラツチ回路段４０からのラツチ出力が第
６番目の遅延段からのパルス信号と結合され、第１３番
目の比較ラツチ回路段４０からのラツチ出力が第６Ｄ番
目の遅延段からのパルス信号と結合され、第１４番目の
比較ラツチ回路段４０からのラツチ出力が第７番目の遅
延段からのパルス信号と結合され、第１５番目の比較ラ
ツチ回路段４０からのラツチ出力が第７Ｄ番目の遅延段
からのパルス信号と結合され、第１６番目の比較ラツチ
回路段４０からのラツチ出力が第８番目の遅延段からの
パルス信号と結合され、第１７番目の比較ラツチ回路段
４０からのラツチ出力が第８Ｄ番目の遅延段からのパル
ス信号と結合され、第１８番目の比較ラツチ回路段４０
からのラツチ出力が第９番目の遅延段からのパルス信号
と結合される。リセツトネツトワーク２４の残りの各リ
セツトネツトワーク段２５は同様に構成される。しかし
ながら当業者は、リセツトネツトワーク２４の機能を達
成するために種々の構成を用いてもよいことを容易に理
解できるであろう。例えば出力ラツチ回路２０のリセツ
ト入力端Ｒにおける容量負荷を低減する必要がある場合
には異なる段数をグループ化しても良い。

【００２９】上述のようにリセツトネツトワーク２４は
出力ラツチ回路２０をリセツトする。リセツトネツトワ
ークの周囲の制御論理はチエーン内の反復パルスの位置
次第でラツチ回路の１グループだけをイネーブル状態に
する。例えばＮ段からのパルス信号が入力クロツク信号
と一致する場合、入力信号の周期は単位遅延段の遅延量
のＮ倍となる。従つて第Ｎ番目の比較ラツチ回路４０が
セツトされ、当該ラツチ出力が、次回に第Ｎ／２番目の
遅延段から、出力ラツチ回路２０のリセツト端にリセツ
トパルス信号を通過させる。第Ｎ番目の比較ラツチ回路
段４０はその後第（Ｎ−３）番目の遅延段からのパルス
信号によつてリセツトされ、これにより入力クロツク信
号のその後のリセツトパルスの発生動作を得ることがで
きるようにする。

【００３０】非対称出力信号が必要な場合、すなわち出
力ラツチ回路２０のリセツトをクロツク周期の中央点以
外の点で生じさせたい場合、各第Ｎ番目のパルス信号は
異なる比例信号、例えば第Ｎ／３番目の遅延段又は第Ｎ
／４番目の遅延段からのパルス信号と結合される。この
ように、パルス信号は遅延段の遅延量の割合で出力クロ
ツクを偏移するように選択される。

【００３１】図５において入力クロツク信号の周波数が
予想した周波数より低い場合又はインバータの遅延が予
想よりも速い場合、信号の一致は得られない。この場合
最後の段の後の次の段が反復され、出力ラツチ回路２０
のリセツト入力が第（Ｎ_ＭＡＸ＋１）／２番目の遅延段
からのパルス信号をゲートするようになされている。こ
の機能はグループ化された各制御論理段（すなわち第１
のゼロ検出回路５０並びにＮＯＲゲート５２、５４、５
６、５８、６０及び６２）からゼロ検出回路７０の入力
端に出力を送出することによつて達成される。すべての
ゼロ検出回路５０の出力は反転されずにゼロ検出回路７
０に与えられることにより、当該入力のすべてが論理
「０」レベルであるときはいつでも論理レベル「１」の
信号を出力する状態になる。この状態にあるときは、リ
セツトネツトワーク段２５はどれもイネーブルされな
い。

【００３２】ゼロ検出回路７０の出力は直列に接続され
た２つのＮＦＥＴ Ｔ_１０及びＴ_１１の第１のＮＦＥＴ
Ｔ_１０のゲート「Ｇ」に与えられる。ＮＦＥＴ Ｔ
_１０のソース「Ｓ」は接地に接続され、ドレイン「Ｄ」
はＮＦＥＴ Ｔ_１１のソース「Ｓ」に接続される。ＮＦ
ＥＴ Ｔ_１１はパルス発生回路段（Ｎ_ＭＡＸ＝６６段と
仮定する）の３４番目のパルス発生回路段からのパルス
信号出力をそのゲート「Ｇ」において受け、ドレイン
「Ｄ」は出力ラツチ回路２０のリセツト入力端に結合さ
れる。かくして入力信号の反復が全く生じないとき、ゼ
ロ検出回路７０はＮＦＥＴ Ｔ_１０を動作させることに
よりその後第３４番目の遅延段からパルス信号が発生し
た時、当該パルス信号によつて出力ラツチ回路２０をリ
セツトさせる。信号の一致がない場合この技術を用いて
もＴ_ＯＮ期間はＴ_ＯＦＦ時間より短くなることが分か
る。しかしながらこれらの条件の下においては当該チツ
プを適正に動作させるのに十分な速度であるので、この
ことが重要であるとは考えられていない。デイジタルク
ロツク信号波形整形ネツトワーク１０を介する遅延は入
力される外部クロツク信号の予想された周波数に基づい
て選択される。

【００３３】上述の通り本発明をその最適な実施例に基
づいて図示、説明したが、本発明の精神及び範囲から脱
することなく詳細構成の双方について種々の変更を加え
てもよい。

【００３４】

【発明の効果】上述のように本発明によれば、プロセス
が独立し、かつ対称クロツク信号出力又は非対称クロツ
ク信号出力のいずれかを発生するように構成され得るク
ロツク信号波形整形ネツトワークを提供する。さらにデ
イジタルクロツク信号波形整形ネツトワークからのクロ
ツク出力の誤差を、パルス発生回路に用いられるパルス
発生回路段の数を調整することによつて非常に小さくで
きる。このクロツク発生回路はすべてデイジタル回路に
よつて構成され、アナログ構成部又は外部構成部を全く
必要としない。好適な実施例においてこのパルス発生回
路はＴ_ＯＮ及びＴ_ＯＦＦデユーテイサイクル期間の誤差
が非常に大きい１倍周波数の外部クロツクを受けて、当
該Ｔ_ＯＮ及びＴ_ＯＦＦデユーテイサイクル期間と等しく
かつ同一の周波数の内部クロツクを発生することができ
る。このパルス発生回路は広範囲で動作できる能力を有
し、所期の周波数より一段と高い周波数及び一段と低い
周波数でも動作できる。

【図面の簡単な説明】

【図１】図１は本発明によるデイジタルクロツク信号波
形整形ネツトワークの一実施例を示すブロツク図であ
る。

【図２】図２は図１の実施例の遅延マクロ回路、パルス
発生回路及び比較ラツチ回路を詳細に示したブロツク図
である。

【図３】図３は入力外部クロツク信号を図２のパルス発
生回路から発生したパルス信号出力と比較したタイミン
グ図を示す。

【図４】図４は図２の比較ラツチ回路段の一実施例を示
す接続図である。

【図５】図５は図１の論理マクロ回路及びリセツトネツ
トワーク回路の一実施例を示すブロツク図である。

【図６】図５のリセツトネツトワーク段の一実施例を示
すブロツク図である。

【符号の説明】

１０……デイジタルクロツク信号波形整形ネツトワー
ク、１２……遅延マクロ回路、１３、１５、１７、１
９、２１、４１……ライン、１４……パルス発生回路、
１４Ａ……第１のパルス発生回路、１６……比較ラツチ
回路、１８、３２、３６、５１……インバータ、２０…
…セツトリセツト出力ラツチ回路、２２……論理マクロ
回路、２４……リセツトネツトワーク、２５……リセツ
トネツトワーク段、２６……バツフア回路、３０……遅
延段、３４……２入力ＮＡＮＤゲート、４０……第１の
比較ラツチ回路段、５０、７０……ゼロ検出「ＺＤ」回
路、５２、５４、５６、５８、６０、６２……ＮＯＲ回
路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブルース・アラン・カウフマン アメリカ合衆国、ベルモント州05465、 ジエリコウ、パツカード・ロード 16ビ ー番地

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】ほぼ一定の周期及び可変のＴ _ｏｎ ／Ｔ
   _ｏｆｆ デユーテイ比サイクルを有する入力クロツク信号
   を受けると共に、上記入力クロツク信号に応答するよう
   なプリセツトＴ _ｏｎ ／Ｔ _ｏｆｆ デユーテイ比サイクルを
   有するクロツク信号を出力するデイジタルクロツク信号
   波形整形回路において、 上記入力クロツク信号を受けるように結合される入力端
   を有し、直列に接続された複数の遅延段を含み、上記各
   遅延段は、上記入力クロツク信号が当該遅延段を伝播し
   た時、それぞれ対応する遅延信号を出力する遅延回路
   と、 上記遅延回路の遅延出力の１つをそれぞれ受けかつ当該
   遅延出力に応答してパルス信号を出力するように結合さ
   れ、上記各パルス信号は上記入力クロツク信号の周期よ
   り十分に小さい持続期間を有し、上記パルス信号を順次
   出力する複数のパルス発生回路と、 上記プリセツトＴ _ｏｎ ／Ｔ _ｏｆｆ デユーテイ比サイクル
   を有する上記クロツク信号を発生し、セツト入力端が上
   記複数のパルス発生回路から順次出力される上記パルス
   信号のうち第１のパルス信号を受けるように結合される
   ことによりクロツク信号の出力開始に応動して上記第１
   のパルス信号を受けるセツトリセツト出力ラツチ回路
   と、 上記入力クロツク信号及び上記複数のパルス発生回路か
   ら出力される上記パルス信号を入力信号として受けるよ
   うに結合され、リセツト信号を発生して上記セツトリセ
   ツト出力ラツチ回路のリセツト入力端に出力するリセツ
   ト論理回路を含み、上記リセツト信号は上記出力クロツ
   ク信号について上記プリセツトＴ _ｏｎ ／Ｔ _ｏｆｆ デユー
   テイ比サイクルの時間を合せるリセツト論理回路と を具
   えることを特徴とするデイジタルクロツク信号波形整形
   回路。
2. 【請求項２】上記プリセツトＴ _ｏｎ ／Ｔ _ｏｆｆ デユーテ
   イ比サイクルをもつ上記出力クロツク信号の周波数は上
   記入力クロツク信号の周波数と等しい ことを特徴とする
   請求項１に記載のデイジタルクロツク信号波形整形回
   路。
3. 【請求項３】上記出力されたクロツク信号のデユーテイ
   サイクルのＴ _ｏｎ 期間及びＴ _ｏｆｆ 期間が互いに等しい
   ことを特徴とする請求項２に記載のデイジタルクロツク
   信号波形整形回路。
4. 【請求項４】上記出力されたクロツク信号のデユーテイ
   サイクルのＴ _ｏｎ 期間及びＴ _ｏｆｆ 期間が互いに異なる
   ことを特徴とする請求項２に記載のデイジタルクロツク
   信号波形整形回路。
5. 【請求項５】上記出力されたクロツク信号の周波数が上
   記入力クロツク信号の倍数である ことを特徴とする請求
   項１に記載のデイジタルクロツク信号波形整形回路。
6. 【請求項６】上記遅延回路は複数の縦続接続されたイン
   バータを含み、上記各インバータの出力端はインバータ
   の縦続接続されたインバータの列内の次のインバータの
   入力端に接続されている ことを特徴とする請求項１に記
   載のデイジタルクロツク信号波形整形回路。
7. 【請求項７】上記遅延回路の上記各遅延段は第１のイン
   バータ及び第２のインバータを含み、上記第１のインバ
   ータの出力は上記第２のインバータの入力端に接続され
   ている ことを特徴とする請求項６に記載のデイジタルク
   ロツク信号波形整形回路。
8. 【請求項８】上記各パルス発生回路は２つの入力ＮＡＮ
   Ｄゲートを含み、上記ＮＡＮＤゲートの入力端は異なる
   遅延回路の遅延段から遅延信号を受けるように接続さ
   れ、上記受けた遅延信号間の時間遅れは上記パルス発生
   回路のパルス信号出力の期間を定義する ことを特徴とす
   る請求項１に記載のデイジタルクロツク信号波形整形回
   路。
9. 【請求項９】上記リセツト論理回路は上記発生されたパ
   ルス信号を入力クロツク信号と比較して当該パルス信号
   の発生時点において入力クロツク信号を繰り返す ことを
   特徴とする請求項１に記載のデイジタルクロツク信号波
   形整形回路。
10. 【請求項１０】上記リセツト論理回路は制御論理回路を
    含み、上記制御論理回路は上記入力クロツク信号の繰返
    しを表わすようにセツトされた比較ラツチ回路を分離す
    る手段を含む ことを特徴とする請求項９に記載のデイシ
    ダルクロツク信号波形整形回路。
11. 【請求項１１】上記リセツト論理回路は、上記リセツト
    信号を上記セツトリセツトラツチ回路に出力することに
    より、上記分離された比較ラツチ回路の出力信号を用い
    て上記所望のＴ _ｏｎ ／Ｔ _ｏｆｆ デユーテイ比サイクルを
    発生するリセツト回路を含む ことを特徴とする請求項１
    ０に記載のデイジタルクロツク信号波形整形回路。