JPS6239909A - 再生中継回路 - Google Patents
再生中継回路Info
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- JPS6239909A JPS6239909A JP60179739A JP17973985A JPS6239909A JP S6239909 A JPS6239909 A JP S6239909A JP 60179739 A JP60179739 A JP 60179739A JP 17973985 A JP17973985 A JP 17973985A JP S6239909 A JPS6239909 A JP S6239909A
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- JP
- Japan
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- signal
- clock
- counter
- pulse
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- Electric Clocks (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Pulse Circuits (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
矩形入力信号の１周期を第１のカウンタで短い周期のク
ロックによってカウントし、カウント値の１／／％（％
−１，２．・・・・・・）を入力信号の１周期ごとにＦ
ＩＦＯメモリに書き込む。ＦＩＦＯメモリの出力値を第
２０カウンタに入力して、第１のカウンタのクロックの
め倍の周期を有するクロックによってカウントダウンし
て、計数終了ごとにボロー信号を発生するとともに再び
ＦＩＦＯメモリの出力値を入力する。このボロー信号を
７リツプフロツプに加えて交互に反転する出力信号を得
ることによって、入力信号と等しい周期を有するデユー
ティサイクル５０％の信号を再生する。
ロックによってカウントし、カウント値の１／／％（％
−１，２．・・・・・・）を入力信号の１周期ごとにＦ
ＩＦＯメモリに書き込む。ＦＩＦＯメモリの出力値を第
２０カウンタに入力して、第１のカウンタのクロックの
め倍の周期を有するクロックによってカウントダウンし
て、計数終了ごとにボロー信号を発生するとともに再び
ＦＩＦＯメモリの出力値を入力する。このボロー信号を
７リツプフロツプに加えて交互に反転する出力信号を得
ることによって、入力信号と等しい周期を有するデユー
ティサイクル５０％の信号を再生する。
本発明は矩形入力信号を再生して送出する再生中継回路
に係シ、特にデユーティサイクル５０チの矩形波入力の
歪を修正して原信号を再生する再生中継回路に関するも
のである。
に係シ、特にデユーティサイクル５０チの矩形波入力の
歪を修正して原信号を再生する再生中継回路に関するも
のである。
本発明は、通信システム、 ＣＡＴＶシステム、光伝
送システム、 ＶＴＲ記録再生系等のアナログ信号の伝
送と記録、再生の技術分野、およびＦＭ変復調を用いた
位相同期回路、制御機器等の技術分野に適用される。
送システム、 ＶＴＲ記録再生系等のアナログ信号の伝
送と記録、再生の技術分野、およびＦＭ変復調を用いた
位相同期回路、制御機器等の技術分野に適用される。
映像、音声等のアナログ信号伝送方式として、パルス化
ＦＭ方式がある。これはその搬送波波形がデユーティサ
イクル５０チの矩形パルスであるＦＭ信号によって情報
を伝送するものであって、第７図に示すように原信号の
振幅に応じて、矩形パルスの繰シ返し周波数が変化する
ものである。
ＦＭ方式がある。これはその搬送波波形がデユーティサ
イクル５０チの矩形パルスであるＦＭ信号によって情報
を伝送するものであって、第７図に示すように原信号の
振幅に応じて、矩形パルスの繰シ返し周波数が変化する
ものである。
パルス化ＦＭ方式は、光ＣＡＴＶ、 ＩＴＹ等における
アナログ信号伝送、 ＶＴＲの記録、再生系等において
多く用いられているが、デユーティサイクルが５０％で
あるところから直流分変動を伴わないことが大きな特長
であｐｌこの点から受信部にクランプ回路を必要とせず
、またベースバンド成分がないためベースバンド成分と
ＦＭ成分との混変調を生じる怖れがない。さらに占有帯
域幅が比較的狭く、また第２次高調波が存在しないため
搬送波周波数を低く設定することができる等、各種の利
点を有するものである。
アナログ信号伝送、 ＶＴＲの記録、再生系等において
多く用いられているが、デユーティサイクルが５０％で
あるところから直流分変動を伴わないことが大きな特長
であｐｌこの点から受信部にクランプ回路を必要とせず
、またベースバンド成分がないためベースバンド成分と
ＦＭ成分との混変調を生じる怖れがない。さらに占有帯
域幅が比較的狭く、また第２次高調波が存在しないため
搬送波周波数を低く設定することができる等、各種の利
点を有するものである。
しかしながらパルス化ＦＭ方式を実際に長距離光伝送系
や記録、再生系等に適用した場合には、伝送系に加わる
種々の雑音や歪等のため、受信信号のデユーティサイク
ルは５０チからずれていることが多く、このため前述し
たような各種の利点が減殺されるという問題がある。
や記録、再生系等に適用した場合には、伝送系に加わる
種々の雑音や歪等のため、受信信号のデユーティサイク
ルは５０チからずれていることが多く、このため前述し
たような各種の利点が減殺されるという問題がある。
本発明は、このような従来技術の問題点を解決しようと
するものであって、歪を受けてデユーティサイクルが５
０チでなくなった受信パルス化ＦＭ信号を、デユーティ
サイクルが５０％になるように再生して中継する回路を
提供しようとするものでおる。
するものであって、歪を受けてデユーティサイクルが５
０チでなくなった受信パルス化ＦＭ信号を、デユーティ
サイクルが５０％になるように再生して中継する回路を
提供しようとするものでおる。
第１図は本発明の原理的構成を示すものである。
１０１は第１の微分回路であって、矩形入力信号の立上
シ（または立下シ）を検出してパルスを発生する。
シ（または立下シ）を検出してパルスを発生する。
１０２は第１のカウンタであって、第１の微分回路のパ
ルスごとに初期値から矩形入力信号の最小パルス幅より
小なる周期のクロックをカウントアツプする。
ルスごとに初期値から矩形入力信号の最小パルス幅より
小なる周期のクロックをカウントアツプする。
１０３はＦＩＦＯメモリであって、第１の微分回路のパ
ルスによって第１のカウンタの出力値のス（％＝１．２
．・・・・・・）を書き込み、第２の微分回路のパルス
によって読み出す。
ルスによって第１のカウンタの出力値のス（％＝１．２
．・・・・・・）を書き込み、第２の微分回路のパルス
によって読み出す。
１０４は第２のカウンタでらって、ＦＩＦＯメそりの出
力値を初期値とし、上述のクロックの釣倍の周期を有す
るクロックによってカウントダウンして、計数終了ごと
にパルスを発生する。
力値を初期値とし、上述のクロックの釣倍の周期を有す
るクロックによってカウントダウンして、計数終了ごと
にパルスを発生する。
１０５はフリップフロップであって、第２のカウンタの
パルスによってその状態を反転して出力信号を発生する
。
パルスによってその状態を反転して出力信号を発生する
。
１０６は第２の微分回路であって、フリップフロップの
立上シ（マたは立下シ）を検出してパルスを発生する。
立上シ（マたは立下シ）を検出してパルスを発生する。
第２図は本発明の再生中継回路の入出力波形を示したも
のである。
のである。
周期ＴＯデユーティサイクル５０チでない受信波形を有
する入力信号の１周期間をカウンタ（１０２）によって
カウントシて、その出力値のＶ、 （ｎ ＝１゜２、・
・・・・・）をＦＩＦＯメモリ（１０４）に書き込む。
する入力信号の１周期間をカウンタ（１０２）によって
カウントシて、その出力値のＶ、 （ｎ ＝１゜２、・
・・・・・）をＦＩＦＯメモリ（１０４）に書き込む。
ＦＩＦＯメモリの出力値をカウンタ（１０４）に入力し
て、カウンタ（１０２）のクロックの竹倍の周期を有す
るクロックによってカウントダウンして、ボロー信号の
発生ごとに７リツプフロツプ（１０５）の状態を変化さ
せることによって、フリップフロップからデー−ティサ
イクル５０チの出力信号が再生される。
て、カウンタ（１０２）のクロックの竹倍の周期を有す
るクロックによってカウントダウンして、ボロー信号の
発生ごとに７リツプフロツプ（１０５）の状態を変化さ
せることによって、フリップフロップからデー−ティサ
イクル５０チの出力信号が再生される。
〔第１の実施例〕
第６図は本発明の再生中継回路の一実施例の構成を示し
たものであって、１はＤタイプフリップフロッグ（以下
Ｄ−ＦＦと略す）、２はアンドゲート、３はアップカラ
／り、４はフ１−ストインファーストアウトメモリ ５はダウンカウンタ、６はＪＫフリップフロップ（以下
ＪＩＣ−ＦＦと略す）、７はＤ−ＦＦ，８はアンドゲー
ト、９はクロックパルス発生器でおる。
たものであって、１はＤタイプフリップフロッグ（以下
Ｄ−ＦＦと略す）、２はアンドゲート、３はアップカラ
／り、４はフ１−ストインファーストアウトメモリ ５はダウンカウンタ、６はＪＫフリップフロップ（以下
ＪＩＣ−ＦＦと略す）、７はＤ−ＦＦ，８はアンドゲー
ト、９はクロックパルス発生器でおる。
また第４図は第３図の実施例における各部信号を示した
ものであって、０）はクロックパルス発生器９０発生す
る基本クロック、（ｂ）は入力信号すなわち受信波形、
（Ｃ）はＤ−ＦＦ１ので出力、（ｄ）はアンドゲート２
の出力信号、（ｅ）はＦＩＦＯメモリ４における書き込
み内容、Ｃｆ）はダウンカウンタ５のボロー信号、（１
７）はＪＫ−ＦＦ６のＱ出力信号であって、本再生中継
回路の出力信号すなわち再生波形、伍）はＪＫ−ＦＦ６
の百出力信号、（ｊ）はＤ−ＦＦ７のＱ出力信号、（ｊ
）はアンドゲート８の出力信号であって、これら各信号
は同じ符号によって、第３図中にも、該当する位置に示
されている。
ものであって、０）はクロックパルス発生器９０発生す
る基本クロック、（ｂ）は入力信号すなわち受信波形、
（Ｃ）はＤ−ＦＦ１ので出力、（ｄ）はアンドゲート２
の出力信号、（ｅ）はＦＩＦＯメモリ４における書き込
み内容、Ｃｆ）はダウンカウンタ５のボロー信号、（１
７）はＪＫ−ＦＦ６のＱ出力信号であって、本再生中継
回路の出力信号すなわち再生波形、伍）はＪＫ−ＦＦ６
の百出力信号、（ｊ）はＤ−ＦＦ７のＱ出力信号、（ｊ
）はアンドゲート８の出力信号であって、これら各信号
は同じ符号によって、第３図中にも、該当する位置に示
されている。
クロックパルス発生器９は、再生中継すべきパルス化Ｆ
Ｍ信号における最小縁シ返し周期よシも、十分短い周期
のクロックパルス（α）を出力端子ＣＫに発生する。Ｄ
−ＦＦ１は入力信号（６）をクロック（α）によって読
み込み、反転して出力信号（１）を生じる。
Ｍ信号における最小縁シ返し周期よシも、十分短い周期
のクロックパルス（α）を出力端子ＣＫに発生する。Ｄ
−ＦＦ１は入力信号（６）をクロック（α）によって読
み込み、反転して出力信号（１）を生じる。
信号（１）はクロックタイミングおよび回路動作に基づ
いて、入力信号（ｂ）に比べて若干の遅れがある。
いて、入力信号（ｂ）に比べて若干の遅れがある。
アンドゲート２は入力信号（ｂ）と出力信号（１）との
アンド演算を行って、入力信号（ｂ）の立上夛に対応し
たパルスからなる出力信号（ｄ）を生じる。すなわちＤ
−ＦＦ１とアンドゲート２とは、微分回路を形成してい
る。アップカウンタ３は出力信号パルス（ｄ）をロード
信号として、ロード信号入力ごとにリセットされながら
クロックパルス（α）をカウントアツプして、出力ＬＳ
Ｂ ｒ Ｑ＋ ＋ Ｑ２ ＋ Ｑ５＋ ”・”・ｒ Ｑ
ｎを生じる。
アンド演算を行って、入力信号（ｂ）の立上夛に対応し
たパルスからなる出力信号（ｄ）を生じる。すなわちＤ
−ＦＦ１とアンドゲート２とは、微分回路を形成してい
る。アップカウンタ３は出力信号パルス（ｄ）をロード
信号として、ロード信号入力ごとにリセットされながら
クロックパルス（α）をカウントアツプして、出力ＬＳ
Ｂ ｒ Ｑ＋ ＋ Ｑ２ ＋ Ｑ５＋ ”・”・ｒ Ｑ
ｎを生じる。
アップカラ／り５の所要ビット数ｎは、入力信号（６）
の最大縁シ返し周期Ｔｍｔｈｚの場合のクロックパルス
数をＮとしたとき、２７≧Ｎとなるように定める。
の最大縁シ返し周期Ｔｍｔｈｚの場合のクロックパルス
数をＮとしたとき、２７≧Ｎとなるように定める。
アップカウンタ３の初期状態はり。＝Ｄ，＝・・・・・
・＝ｈ二〇（ローレベル）である。いま入力信号（ｂ）
の１周期に対するクロックパルス数をｋとすると、アッ
プカラ／り３はクロック数ｋをカウントする。
・＝ｈ二〇（ローレベル）である。いま入力信号（ｂ）
の１周期に対するクロックパルス数をｋとすると、アッ
プカラ／り３はクロック数ｋをカウントする。
アンドゲート２の出力信号（ｄ）はＦＩＦＯメモリ４に
対しても、書き込みクロックとして与えられておシ、こ
れによってＦＩＦＯメモリ４にアップカウンタ３のカウ
ント内容Ｑ＋ｌＱ２１・・・・・・、Ｑ％が書き込まれ
る。ただしこの際、アップカウンタ６の最下位ビット（
ＬＳＢ）は、ＦＩＦＯメモリ４に接続されない。
対しても、書き込みクロックとして与えられておシ、こ
れによってＦＩＦＯメモリ４にアップカウンタ３のカウ
ント内容Ｑ＋ｌＱ２１・・・・・・、Ｑ％が書き込まれ
る。ただしこの際、アップカウンタ６の最下位ビット（
ＬＳＢ）は、ＦＩＦＯメモリ４に接続されない。
従ってアップカウンタ３の出力値をＡにした値に
すなわちＩＯ値が、ＦＩＦＯメモリの初段のレジスタＡ
１に書き込まれる。このようにして、時々刻々に変化す
る入力信号の繰シ返し周期が、ＦＩＦＯメモリ４に書き
込まれてゆく。
１に書き込まれる。このようにして、時々刻々に変化す
る入力信号の繰シ返し周期が、ＦＩＦＯメモリ４に書き
込まれてゆく。
次にＦＩＦＯメそり４の出力部はダウンカウンタ５に接
続されておシ、これによってダウンカウンタ５はＦＩＦ
Ｏメモリ５の最終段のレジスタＡｆｉＯ内容を入力され
る。ダウンカウンタ５は、クロックパルス発生器９のク
ロック（α）によってこれをカウントダウンして、値が
０になったときボロー信号ひ）を出力すると同時に、自
らをロード信号として再びＦＩＦＯメモリ４の出力値を
入力する。ＪＫ−ＦＦ６はＪ入力とに入力とをプルアッ
プされているので、ダウンカウンタ５のボロー信号が入
力されるごとに、その状態を反転して、第４図（ｇ）に
示す出力信号を発生する。
続されておシ、これによってダウンカウンタ５はＦＩＦ
Ｏメモリ５の最終段のレジスタＡｆｉＯ内容を入力され
る。ダウンカウンタ５は、クロックパルス発生器９のク
ロック（α）によってこれをカウントダウンして、値が
０になったときボロー信号ひ）を出力すると同時に、自
らをロード信号として再びＦＩＦＯメモリ４の出力値を
入力する。ＪＫ−ＦＦ６はＪ入力とに入力とをプルアッ
プされているので、ダウンカウンタ５のボロー信号が入
力されるごとに、その状態を反転して、第４図（ｇ）に
示す出力信号を発生する。
一方、ＪＫ−ＦＦ６のη出力部）はＤ−ＦＦ７に入力と
して与えられる。Ｄ−ＦＦ７はクロック（８）によって
入力を読み込んで、Ｑ出力に出力信号（イ）を発生する
が、この信号（（）はクロックタイミングおよび回路動
作に基づいて、信号（Ａ）に比べて若干遅れている。ア
ンドゲート８は信号Ｇ７）と信号（Ａ）とのアンド演算
を行って、出力信号０）の立上フに対応したパルスから
なる出力信号０）を生じる。すなわちＤ−ＦＦ ７とア
ンドゲート８とは、微分回路を形成している。出力信号
（ｊ）はＦＩＦＯメモリ４に読み出しクロックとして与
えられる。
して与えられる。Ｄ−ＦＦ７はクロック（８）によって
入力を読み込んで、Ｑ出力に出力信号（イ）を発生する
が、この信号（（）はクロックタイミングおよび回路動
作に基づいて、信号（Ａ）に比べて若干遅れている。ア
ンドゲート８は信号Ｇ７）と信号（Ａ）とのアンド演算
を行って、出力信号０）の立上フに対応したパルスから
なる出力信号０）を生じる。すなわちＤ−ＦＦ ７とア
ンドゲート８とは、微分回路を形成している。出力信号
（ｊ）はＦＩＦＯメモリ４に読み出しクロックとして与
えられる。
このようにＦＩＦＯメモリ４は、入力信号（６）の１周
期間をクロック（α）によってカウントした値のカを読
み込まれて出力し、ダウンカウンタ５はこれをクロック
（、）によってダウンカウントしてボロー信号を発生す
るので、ボロー信号は入力信号（ｂ）の１周期間に２回
等しい周期で発生し、従ってこれによって状態を反転す
るＪＫ−ＦＦ６の出力信号ωは、そのデユーティサイク
ルが５０９６となる。
期間をクロック（α）によってカウントした値のカを読
み込まれて出力し、ダウンカウンタ５はこれをクロック
（、）によってダウンカウントしてボロー信号を発生す
るので、ボロー信号は入力信号（ｂ）の１周期間に２回
等しい周期で発生し、従ってこれによって状態を反転す
るＪＫ−ＦＦ６の出力信号ωは、そのデユーティサイク
ルが５０９６となる。
ＦＩＦＯメモリ４は列構成をなすシフトレジスタからな
夛、等しいビット数を有するレジスタｊ４１＋・・・・
・・、Ａ２から構成されている。本発明におけるＦＩＦ
Ｏメモリは、フルフラグが立たないような段数にするこ
とが必要でおる。ＦＩＦＯメそり４０所要段数りは、入
力信号の最大級シ返し周波数ｆｍａｚ 。
夛、等しいビット数を有するレジスタｊ４１＋・・・・
・・、Ａ２から構成されている。本発明におけるＦＩＦ
Ｏメモリは、フルフラグが立たないような段数にするこ
とが必要でおる。ＦＩＦＯメそり４０所要段数りは、入
力信号の最大級シ返し周波数ｆｍａｚ 。
最小繰ヤ返し周波数ｆｍ（ｎとし、それぞれに対応する
周期をＴｍｔｎ 、 Ｔｍａｘとし念とき、次の関係に
よって定められる。
周期をＴｍｔｎ 、 Ｔｍａｘとし念とき、次の関係に
よって定められる。
Ｔ愼１１α〉−α謬
、、、 ｘ ＞ Ｔシ王、Ｍ竺
Ｔ倶ｉｎ ｆ帽イｎ
なお上述の実施例においては、Ｄ−ＦＩＭとアントゲ−
ト２からなる微分回路およびＤ−ＦＦ７とアンドゲート
８からなる微分回路は、いずれも入力信号の立上シでパ
ルスを発生するものとしたが、それぞれ接続を一部変更
して、入力信号の立下シでパルスを発生するようにして
もよい。
ト２からなる微分回路およびＤ−ＦＦ７とアンドゲート
８からなる微分回路は、いずれも入力信号の立上シでパ
ルスを発生するものとしたが、それぞれ接続を一部変更
して、入力信号の立下シでパルスを発生するようにして
もよい。
〔第２の実施例〕
第５図は本発明の再生中継回路の他の実施例の構成を示
したものであって、第３図におけると同じ部分を同じ番
号によって示しておシ、１０はクロックパルス発生回路
であって、２種類のクロック出力端子ＣＫ＋ 、 ＣＮ
３を有する。
したものであって、第３図におけると同じ部分を同じ番
号によって示しておシ、１０はクロックパルス発生回路
であって、２種類のクロック出力端子ＣＫ＋ 、 ＣＮ
３を有する。
また第６図はＭ５図の実施例における各部信号ツク、（
＃）は端子ＣＫ２のクロックであって、クロック（、）
はクロック（α）の力の周期を有している。まｆｃｃｈ
）はＤ−ＦＦ７のＱ出力信号、（ｆ）はアンドゲート８
の出力信号であって、これら各信号は同じ符号によって
、第５図中にも該当する位置に示されている。
＃）は端子ＣＫ２のクロックであって、クロック（、）
はクロック（α）の力の周期を有している。まｆｃｃｈ
）はＤ−ＦＦ７のＱ出力信号、（ｆ）はアンドゲート８
の出力信号であって、これら各信号は同じ符号によって
、第５図中にも該当する位置に示されている。
第５図に示された実施例においては、ＦＩＪ’０メモリ
４はアップカウンタ３の全ビットの内容が書き込まれる
。一方、ＦＩＦＯメモリ４の内容を入力されるダウンカ
ウンタ５は、クロック０）の７の周期を有するクロック
（＃）を与えられる。ダウンカウンタ５はその出力Ｃ）
を自らのロード信号として与えられることによって、ア
ップカウンタ３における入力信号の１周期に対応するク
ロック０）のカウント数に、に’を同じ期間に２回ずつ
計数して、計数終了ごとにボロー信号（ｆ）を発生する
。従ってボロー信号ひ）の発生するタイミングは第３図
に示された実施例と同じでおって、入力信号（６）の１
周期を等分したものとなシ、これによってデユーティサ
イクル５０チの出力信号０）を生じる。
４はアップカウンタ３の全ビットの内容が書き込まれる
。一方、ＦＩＦＯメモリ４の内容を入力されるダウンカ
ウンタ５は、クロック０）の７の周期を有するクロック
（＃）を与えられる。ダウンカウンタ５はその出力Ｃ）
を自らのロード信号として与えられることによって、ア
ップカウンタ３における入力信号の１周期に対応するク
ロック０）のカウント数に、に’を同じ期間に２回ずつ
計数して、計数終了ごとにボロー信号（ｆ）を発生する
。従ってボロー信号ひ）の発生するタイミングは第３図
に示された実施例と同じでおって、入力信号（６）の１
周期を等分したものとなシ、これによってデユーティサ
イクル５０チの出力信号０）を生じる。
第５図に示された実施例におけるＦＩＦＯメモリ４を構
成するシフトレジスタの段数９もまた、第３図に示され
た実施例の場合と同じでよい。
成するシフトレジスタの段数９もまた、第３図に示され
た実施例の場合と同じでよい。
また上記の各実施例以外に、一般には、アップカウンタ
３の出力値のＶｎ（％＝１．２．・・・・・・）をＦＩ
ＦＯメモリ４０入力としたとき、ＦＩＦＯメモリ４の出
力をダウンカウントするダウンカウンタ５のクロックと
して、アップカウンタ６におけるクロックの勢倍の周期
を有するクロックを使用すれば同じ結果が得られる。
３の出力値のＶｎ（％＝１．２．・・・・・・）をＦＩ
ＦＯメモリ４０入力としたとき、ＦＩＦＯメモリ４の出
力をダウンカウントするダウンカウンタ５のクロックと
して、アップカウンタ６におけるクロックの勢倍の周期
を有するクロックを使用すれば同じ結果が得られる。
以上説明したように本発明の再生中継回路によれば、デ
ユーティサイクルが５０９６でない、繰シ返し周波数が
変化するパルス信号を入力として、デユーティサイクル
が５０優に修正された直流分変動のな―パルス信号出力
を得ることができる。本発明をパルス化ＦＭ方式を用い
た信号伝送または記録、再生系等に適用すれば、受信部
にクランプ回路を必要とせず、ベースバンド成分とＦＭ
酸成分の混変調を生じる怖れがなく、占有帯域幅が不必
要に拡がることがない等の効果を得ることができる。従
って伝送路帯域幅が制限されている光通信系等における
再生中継に利用すれば、伝送距離を延ばすことができる
ので有利である。
ユーティサイクルが５０９６でない、繰シ返し周波数が
変化するパルス信号を入力として、デユーティサイクル
が５０優に修正された直流分変動のな―パルス信号出力
を得ることができる。本発明をパルス化ＦＭ方式を用い
た信号伝送または記録、再生系等に適用すれば、受信部
にクランプ回路を必要とせず、ベースバンド成分とＦＭ
酸成分の混変調を生じる怖れがなく、占有帯域幅が不必
要に拡がることがない等の効果を得ることができる。従
って伝送路帯域幅が制限されている光通信系等における
再生中継に利用すれば、伝送距離を延ばすことができる
ので有利である。
本発明の再生中継回路は、カウンタ、 ＦＩＦＯメモリ
（シフトレジスタ）、フリップフロップ等のディジタル
素子のみによって構成することができ、構成が比較的簡
単でかつ動作がディジタル的に行われるため、正確に５
０％のデユーティサイクルを有する信号を容易に再生す
ることができる。
（シフトレジスタ）、フリップフロップ等のディジタル
素子のみによって構成することができ、構成が比較的簡
単でかつ動作がディジタル的に行われるため、正確に５
０％のデユーティサイクルを有する信号を容易に再生す
ることができる。
第１図は本発明の原理的構成を示す図、第２図は本発明
の再生中継回路の入出力波形を示す因、 第３図は本発明の一実施例の構成を示す図、第４図は第
３図の実施例における各部信号を示す図、 第５図は本発明の他の実施例の構成を示す図、第６図は
第５図の実施例における各部信号を示す図、 第７図はパルス化ＦＭ方式における信号波形を示す図で
ある。 １・・・Ｄタイプフリップフロップ（Ｄ−ＦＦ）、２・
・・アンドゲート、 ３・・・アップカウンタ、 ４・・・ファーストインファーストアウトメモリ（ＦＩ
ＦＯメモリ）、 ５・・・ダウンカウンタ、 ６・・・ＪＫフリップフロップ（、ｒｘ−ｐｐ）、７・
・・Ｄタイプフリップフシツブ（Ｄ−ＦＦ）、８・・・
アンドゲート、
の再生中継回路の入出力波形を示す因、 第３図は本発明の一実施例の構成を示す図、第４図は第
３図の実施例における各部信号を示す図、 第５図は本発明の他の実施例の構成を示す図、第６図は
第５図の実施例における各部信号を示す図、 第７図はパルス化ＦＭ方式における信号波形を示す図で
ある。 １・・・Ｄタイプフリップフロップ（Ｄ−ＦＦ）、２・
・・アンドゲート、 ３・・・アップカウンタ、 ４・・・ファーストインファーストアウトメモリ（ＦＩ
ＦＯメモリ）、 ５・・・ダウンカウンタ、 ６・・・ＪＫフリップフロップ（、ｒｘ−ｐｐ）、７・
・・Ｄタイプフリップフシツブ（Ｄ−ＦＦ）、８・・・
アンドゲート、
Claims (1)
- 【特許請求の範囲】 矩形入力信号の立上り（または立下り）を検出してパル
スを発生する第１の微分回路と、 該第１の微分回路のパルスごとに初期値から矩形入力信
号の最小パルス幅より小なる周期のクロックをカウント
アップする第１のカウンタと、前記第１の微分回路のパ
ルスによって前記第１のカウンタの出力値の１／ｎ（ｎ
＝１、２、……）を書き込み第２の微分回路のパルスに
よって読み出すＦＩＦＯメモリと、 該ＦＩＦＯメモリの出力値を初期値とし前記クロックの
ｎ／２倍の周期を有するクロックによってカウントダウ
ンして計数終了ごとにパルスを発生する第２のカウンタ
と、 該第２のカウンタのパルスごとに状態を反転して出力信
号を発生するフリップフロップと、該フリップフロップ
の出力の立上り（または立下り）を検出してパルスを発
生する第２の微分回路と を具えてなることを特徴とする再生中継回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179739A JPS6239909A (ja) | 1985-08-14 | 1985-08-14 | 再生中継回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179739A JPS6239909A (ja) | 1985-08-14 | 1985-08-14 | 再生中継回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6239909A true JPS6239909A (ja) | 1987-02-20 |
Family
ID=16071017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60179739A Pending JPS6239909A (ja) | 1985-08-14 | 1985-08-14 | 再生中継回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6239909A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228216A (ja) * | 1988-03-08 | 1989-09-12 | Fuji Electric Co Ltd | 光電スイッチ |
| EP0522274A1 (en) * | 1991-06-24 | 1993-01-13 | International Business Machines Corporation | Process independent digital clock signal shaping network |
-
1985
- 1985-08-14 JP JP60179739A patent/JPS6239909A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228216A (ja) * | 1988-03-08 | 1989-09-12 | Fuji Electric Co Ltd | 光電スイッチ |
| EP0522274A1 (en) * | 1991-06-24 | 1993-01-13 | International Business Machines Corporation | Process independent digital clock signal shaping network |
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