JP2969375B2 - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- JP2969375B2 JP2969375B2 JP29483490A JP29483490A JP2969375B2 JP 2969375 B2 JP2969375 B2 JP 2969375B2 JP 29483490 A JP29483490 A JP 29483490A JP 29483490 A JP29483490 A JP 29483490A JP 2969375 B2 JP2969375 B2 JP 2969375B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はD/A変換回路に関する。
［従来の技術］ PWM（Pulse Width Modulation）パルス、PDM（Pulse
Density Modulation）パルス等からその低周波成分を取
り出すことにより、D/A変換を行う方式が従来より知ら
れている。従来この種のD/A変換方式では、PWMパルス、
PDMパルス等を直接ローパスフィルタに通してD/A変換を
行っていた。
Density Modulation）パルス等からその低周波成分を取
り出すことにより、D/A変換を行う方式が従来より知ら
れている。従来この種のD/A変換方式では、PWMパルス、
PDMパルス等を直接ローパスフィルタに通してD/A変換を
行っていた。
［解決しようとする課題］ この種のD/A変換方式では、パルスエッジの時間誤差
がそのまま出力信号（アナログ信号）の誤差に反映する
ため、基準となるクロック信号の時間軸方向の精度が重
要である。しかしながら、一般的に基準クロック信号は
多かれ少なかれジッタが生じており、したがって上記従
来の回路方式では精度のよいアナログ信号を得ることが
困難であった。
がそのまま出力信号（アナログ信号）の誤差に反映する
ため、基準となるクロック信号の時間軸方向の精度が重
要である。しかしながら、一般的に基準クロック信号は
多かれ少なかれジッタが生じており、したがって上記従
来の回路方式では精度のよいアナログ信号を得ることが
困難であった。
本発明の目的は、基準クロック信号の時間軸方向の精
度が悪い場合でも、精度のよいアナログ信号を出力可能
なD/A変換回路を提供することである。
度が悪い場合でも、精度のよいアナログ信号を出力可能
なD/A変換回路を提供することである。
［課題を解決するための手段］ 本発明におけるD/A変換回路は、入力されるデジタル
データに応じてパルス変調された基準パルスを基準クロ
ックパルスを動作クロックとして当該基準クロックに同
期して発生するパルス発生回路と、上記基準クロックパ
ルスを共通の動作クロックとした複数の遅延部を直列に
接続してあり、先頭の上記遅延部から入力される上記基
準パルスを上記基準クロックに同期して順次遅延し、上
記遅延部同士の複数の接続点から遅延時間の異なった複
数の遅延パルスを出力する遅延回路と、上記複数の遅延
パルスをアナログ的に加算する加算回路と、上記加算回
路と入力側および／または出力側に設けられたローパス
フィルタとからなる。アナログ的に加算するパルスの組
み合わせは、遅延パルスのみから構成される場合と、基
準パルスおよび遅延パルスから構成される場合とがあ
る。
データに応じてパルス変調された基準パルスを基準クロ
ックパルスを動作クロックとして当該基準クロックに同
期して発生するパルス発生回路と、上記基準クロックパ
ルスを共通の動作クロックとした複数の遅延部を直列に
接続してあり、先頭の上記遅延部から入力される上記基
準パルスを上記基準クロックに同期して順次遅延し、上
記遅延部同士の複数の接続点から遅延時間の異なった複
数の遅延パルスを出力する遅延回路と、上記複数の遅延
パルスをアナログ的に加算する加算回路と、上記加算回
路と入力側および／または出力側に設けられたローパス
フィルタとからなる。アナログ的に加算するパルスの組
み合わせは、遅延パルスのみから構成される場合と、基
準パルスおよび遅延パルスから構成される場合とがあ
る。
［実施例］ 以下、添付図面を参照して本発明における実施例の説
明をする。
明をする。
第１図は、実施例の回路構成を示したブロック図であ
る。
る。
クロック信号発生回路CLGは、基準クロック信号“c"
（１周期は数10〜100ナノ秒程度）を発生するものであ
る。この基準クロック信号“c"は、後述のパルス発生回
路PLGおよびＤ型フリッププロップDFF2〜DFF8に供給さ
れる。
（１周期は数10〜100ナノ秒程度）を発生するものであ
る。この基準クロック信号“c"は、後述のパルス発生回
路PLGおよびＤ型フリッププロップDFF2〜DFF8に供給さ
れる。
パルス発生回路PLGは、後述のデータ送出回路DSDから
のデジタルデータ“a"に基き、基準クロック信号“c"の
立上がりに同期したPWMパルス（基準PWMパルス）“d1"
発生するものである。
のデジタルデータ“a"に基き、基準クロック信号“c"の
立上がりに同期したPWMパルス（基準PWMパルス）“d1"
発生するものである。
遅延回路DLYは、７個のＤ型フリップフロップDFF2〜D
FF8で構成され、基準PWMパルス“d1"を順次遅延するこ
とにより得られる遅延PWMパルス“d2"〜“d8"を作成す
るものである。Ｄ型フリップフロップDFF2〜DFF8の各ク
ロック端子には基準クロック信号“c"が入力され、基準
クロック信号“c"の立上がりに同期して各遅延PWMパル
ス“d2"〜“d8"が出力される。
FF8で構成され、基準PWMパルス“d1"を順次遅延するこ
とにより得られる遅延PWMパルス“d2"〜“d8"を作成す
るものである。Ｄ型フリップフロップDFF2〜DFF8の各ク
ロック端子には基準クロック信号“c"が入力され、基準
クロック信号“c"の立上がりに同期して各遅延PWMパル
ス“d2"〜“d8"が出力される。
ローパスフィルタLPF1〜LPF8は、基準PWMパルス“d1"
および遅延PWMパルス“d2"〜“d8"の低周波成分を通過
させるものである。
および遅延PWMパルス“d2"〜“d8"の低周波成分を通過
させるものである。
アナログ加算回路ADDは、ローパスフィルタLPF1〜LPF
8の出力をアナログ的に加算するものである。
8の出力をアナログ的に加算するものである。
ローパスフィルタLPF0は、アナログ加算回路ADDから
の加算出力の低周波成分を通過させ、最終的なアナログ
信号“f"を出力するものである。
の加算出力の低周波成分を通過させ、最終的なアナログ
信号“f"を出力するものである。
データ送出回路DSDは、パルス発生回路PLGに対してデ
ジタルデータ“a"を送出するものである。
ジタルデータ“a"を送出するものである。
つぎに、第２図に示したタイムチャートを参照して、
第１図に示した実施例の動作について説明する。
第１図に示した実施例の動作について説明する。
データ送出回路DSDからパルス発生回路PLGに、PWMパ
ルスを発生させるためのデジタルデータ“a"が送出され
る。このデジタルデータ“a"には、基準PWMパルス“d1"
のパルス幅（基準クロック信号“c"の１〜８クロック分
に相当）を選定するためのデータが含まれている。パル
ス発生回路PLGには、クロック信号発生回路CLGから基準
クロック信号“c"が供給され、この基準クロック信号
“c"の立上がりに同期して基準PWMパルス“d1"が出力さ
れる。基準PWMパルス“d1"は、Ｄ型フリップフロップDF
F2〜DFF8により順次遅延され、Ｄ型フリップフロップDF
F2〜DFF8からは遅延PWMパルス“d2"〜“d8"が出力され
る。この遅延PWMパルス“d2"〜“d8"は、基準PWMパルス
“d1"をそれぞれ１〜７クロック遅延させたものであ
る。基準PWMパルス“d1"および各遅延PWMパルス“d2"〜
“d8"は、ローパスフィルタLPF1〜LPF8により高周波成
分が除去される。ローパスフィルタLPF1〜LPF8の各出力
は、アナログ加算回路ADDによりアナログ的に加算され
る。アナログ加算回路ADDからの加算出力は、ローパス
フィルタLPF0により高周波成分が除去され、ローパスフ
ィルタLPF0からは最終的なアナログ信号“f"が出力され
る。
ルスを発生させるためのデジタルデータ“a"が送出され
る。このデジタルデータ“a"には、基準PWMパルス“d1"
のパルス幅（基準クロック信号“c"の１〜８クロック分
に相当）を選定するためのデータが含まれている。パル
ス発生回路PLGには、クロック信号発生回路CLGから基準
クロック信号“c"が供給され、この基準クロック信号
“c"の立上がりに同期して基準PWMパルス“d1"が出力さ
れる。基準PWMパルス“d1"は、Ｄ型フリップフロップDF
F2〜DFF8により順次遅延され、Ｄ型フリップフロップDF
F2〜DFF8からは遅延PWMパルス“d2"〜“d8"が出力され
る。この遅延PWMパルス“d2"〜“d8"は、基準PWMパルス
“d1"をそれぞれ１〜７クロック遅延させたものであ
る。基準PWMパルス“d1"および各遅延PWMパルス“d2"〜
“d8"は、ローパスフィルタLPF1〜LPF8により高周波成
分が除去される。ローパスフィルタLPF1〜LPF8の各出力
は、アナログ加算回路ADDによりアナログ的に加算され
る。アナログ加算回路ADDからの加算出力は、ローパス
フィルタLPF0により高周波成分が除去され、ローパスフ
ィルタLPF0からは最終的なアナログ信号“f"が出力され
る。
ところで、第２図を見ると、ほとんどのPWMパルス
（基準PWMパルス“d1"および遅延PWMパルス“d2"〜“d
8"）の立ち上がりおよび立ち下がりが、他のPWMパルス
の立ち下がりおよび立ち上がりに一致していることがわ
かる。これらの立ち上がりおよび立ち下がりは、すべて
基準クロック信号“c"の立上がりに同期している。した
がって、基準クロック信号にジッタが生じていても、こ
れらの立ち上がりおよび立ち下がりは、つねに時間軸方
向において一致することになる。そして、これらのPWM
パルス“d1"〜“d8"はローパスフィルタLPF1〜LPF8を通
った後、アナログ加算回路ADDで加算されるわけであ
る。したがって、ほとんどのPWMパルス“d1"〜“d8"の
時間軸方向における誤差は、各PWMパルス“d1"〜“d8"
同志で互いに打ち消し合うことになる。第２図に示した
範囲内では、丸で囲んだ部分のみが打ち消されずに残る
だけである。このように、ジッタによって生じる誤差が
確率的に大幅に低減され、最終的に得られるアナログ信
号“f"は極めて精度の高いものとなる。
（基準PWMパルス“d1"および遅延PWMパルス“d2"〜“d
8"）の立ち上がりおよび立ち下がりが、他のPWMパルス
の立ち下がりおよび立ち上がりに一致していることがわ
かる。これらの立ち上がりおよび立ち下がりは、すべて
基準クロック信号“c"の立上がりに同期している。した
がって、基準クロック信号にジッタが生じていても、こ
れらの立ち上がりおよび立ち下がりは、つねに時間軸方
向において一致することになる。そして、これらのPWM
パルス“d1"〜“d8"はローパスフィルタLPF1〜LPF8を通
った後、アナログ加算回路ADDで加算されるわけであ
る。したがって、ほとんどのPWMパルス“d1"〜“d8"の
時間軸方向における誤差は、各PWMパルス“d1"〜“d8"
同志で互いに打ち消し合うことになる。第２図に示した
範囲内では、丸で囲んだ部分のみが打ち消されずに残る
だけである。このように、ジッタによって生じる誤差が
確率的に大幅に低減され、最終的に得られるアナログ信
号“f"は極めて精度の高いものとなる。
上記実施例では、ローパスフィルタをアナログ加算回
路ADDの入力側および出力側の双方に設けたが、いずれ
か一方を省略してもよい。
路ADDの入力側および出力側の双方に設けたが、いずれ
か一方を省略してもよい。
上記実施例では、基準PWMパルス“d1"および遅延PWM
パルス“d2"〜“d8"両者をアナログ的に加算したが、遅
延PWMパルス“d2"〜“d8"のみをアナログ的に加算して
もよい。
パルス“d2"〜“d8"両者をアナログ的に加算したが、遅
延PWMパルス“d2"〜“d8"のみをアナログ的に加算して
もよい。
上記実施例では、基準パルスとしてPWMパルスを用い
たが、これ以外にもPDMパルス等クロック信号の時間軸
方向の誤差がそのままアナログ信号の誤差に反映するも
のであれば、本発明の適用が可能である。
たが、これ以外にもPDMパルス等クロック信号の時間軸
方向の誤差がそのままアナログ信号の誤差に反映するも
のであれば、本発明の適用が可能である。
なお、本発明におけるD/A変換回路は、いわゆるオー
バーサンプリング方式D/Aコンバータの最終出力部に用
いることができる。
バーサンプリング方式D/Aコンバータの最終出力部に用
いることができる。
［効果］ 本発明におけるD/A変換回路では、基準クロック信号
のジッタの影響を確率的に大幅に低減することができ
る。したがって、基準クロック信号の時間軸方向の精度
が悪い場合でも、精度よくD/A変換を行うことができ
る。
のジッタの影響を確率的に大幅に低減することができ
る。したがって、基準クロック信号の時間軸方向の精度
が悪い場合でも、精度よくD/A変換を行うことができ
る。
第１図は実施例の回路構成を示したブロック図、第２図
は第１図の動作を説明したしたタイムチャートである。 PLG……パルス発生回路 DLY……遅延回路 ADD……アナログ加算回路 LPE0〜LPF8……ローパスフィルタ
は第１図の動作を説明したしたタイムチャートである。 PLG……パルス発生回路 DLY……遅延回路 ADD……アナログ加算回路 LPE0〜LPF8……ローパスフィルタ
フロントページの続き (56)参考文献 特開 昭63−246928（ＪＰ，Ａ) 特開 昭60−223227（ＪＰ，Ａ) 特開 昭61−208310（ＪＰ，Ａ) 特開 昭63−253728（ＪＰ，Ａ) 特開 平１−212122（ＪＰ，Ａ) 特開 昭56−160140（ＪＰ，Ａ) 特公 昭41−170（ＪＰ，Ｂ１)
Claims (2)
- 【請求項１】入力されるデジタルデータに応じてパルス
変調された基準パルスを基準クロックパルスを動作クロ
ックとして当該基準クロックに同期して発生するパルス
発生回路と、 上記基準クロックパルスを共通の動作クロックとした複
数の遅延部を直列に接続してあり、先頭の上記遅延部か
ら入力される上記基準パルスを上記基準クロックに同期
して順次遅延し、上記遅延部同士の複数の接続点から遅
延時間の異なった複数の遅延パルスを出力する遅延回路
と、 上記複数の遅延パルスをアナログ的に加算する加算回路
と、 上記加算回路の入力側および／または出力側に設けられ
たローパスフィルタと からなるD/A変換回路 - 【請求項２】入力されるデジタルデータに応じてパルス
変調された基準パルスを基準クロックパルスを動作クロ
ックとして当該基準クロックに同期して発生するパルス
発生回路と、 上記基準クロックパルスを共通の動作クロックとした複
数の遅延部を直列に接続してあり、先頭の上記遅延部か
ら入力される上記基準パルスを上記基準クロックに同期
して順次遅延し、上記遅延部同士の複数の接続点から遅
延時間の異なった複数のパルスを出力する遅延回路と、 上記基準パルス及び上記複数の遅延パルスをアナログ的
に加算する加算回路と、 上記加算回路の入力側および／または出力側に設けられ
たローパスフィルタと からなるD/A変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29483490A JP2969375B2 (ja) | 1990-10-31 | 1990-10-31 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29483490A JP2969375B2 (ja) | 1990-10-31 | 1990-10-31 | Ｄ／ａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167819A JPH04167819A (ja) | 1992-06-15 |
| JP2969375B2 true JP2969375B2 (ja) | 1999-11-02 |
Family
ID=17812860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29483490A Expired - Fee Related JP2969375B2 (ja) | 1990-10-31 | 1990-10-31 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969375B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5788292B2 (ja) * | 2011-10-28 | 2015-09-30 | ルネサスエレクトロニクス株式会社 | デルタシグマ変調器および半導体装置 |
-
1990
- 1990-10-31 JP JP29483490A patent/JP2969375B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04167819A (ja) | 1992-06-15 |
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