JP3003198B2 - パルス幅変調装置 - Google Patents
パルス幅変調装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パルス幅変調装置に関し、特に、例えばデ
ジタル入力信号をアナログ化して出力する際に用いられ
るパルス幅変調装置に関する。
ジタル入力信号をアナログ化して出力する際に用いられ
るパルス幅変調装置に関する。
本発明は、デジタル入力信号をアナログ化して出力す
る際に用いられるパルス幅変調装置において、前縁変調
方式のパルス幅変調器と、後縁変調方式のパルス幅変調
器とを用い、デジタル入力信号を一方のパルス幅変調器
に送ると共に、ワードクロック周期分だけ遅延して他方
のパルス幅変調器に送り、これらのパルス幅変調器から
の各出力信号を加算して出力することにより、変調クロ
ック周波数を高めることなく、高精度、高分解能のパル
ス幅変調を可能とするものである。
る際に用いられるパルス幅変調装置において、前縁変調
方式のパルス幅変調器と、後縁変調方式のパルス幅変調
器とを用い、デジタル入力信号を一方のパルス幅変調器
に送ると共に、ワードクロック周期分だけ遅延して他方
のパルス幅変調器に送り、これらのパルス幅変調器から
の各出力信号を加算して出力することにより、変調クロ
ック周波数を高めることなく、高精度、高分解能のパル
ス幅変調を可能とするものである。
近年において、オーディオ機器等で用いられる高精度
のD/A変換方式として、オーバーサンプリング型１ビッ
トD/A変換方式が注目されている。この方式D/A変換装置
の基本構成を第４図に示す。
のD/A変換方式として、オーバーサンプリング型１ビッ
トD/A変換方式が注目されている。この方式D/A変換装置
の基本構成を第４図に示す。
この第４図において、入力端子21に供給されたデジタ
ル信号は、オーバーサンプリング処理を行うデジタルフ
ィルタ22において適当な倍率の周波数でオーバーサンプ
リングされた後、ノイズシェーピング回路23に送られて
いる。このノイズシェーピング回路23では、入力デジタ
ル信号を数ビット（現状では１〜５ビット）程度に再量
子化する際のノイズ（量子化誤差）をフィードバックす
ることで、ノイズを可聴帯域外の高域側にシフトして低
域側が抑圧されたノイズスペクトル分布を得ている。ノ
イズシェーピング回路23から出力された数ビットのデー
タは、１ビットD/A変換器24で１ビット波形に変換さ
れ、出力端子25から取り出される。出力端子25からの１
ビット波形出力信号は、ローパスフィルタ（LPF）26に
送られてサンプリング周波数成分が除去され、連続的な
アナログ波形信号となって出力端子27から取り出される
ようになっている。
ル信号は、オーバーサンプリング処理を行うデジタルフ
ィルタ22において適当な倍率の周波数でオーバーサンプ
リングされた後、ノイズシェーピング回路23に送られて
いる。このノイズシェーピング回路23では、入力デジタ
ル信号を数ビット（現状では１〜５ビット）程度に再量
子化する際のノイズ（量子化誤差）をフィードバックす
ることで、ノイズを可聴帯域外の高域側にシフトして低
域側が抑圧されたノイズスペクトル分布を得ている。ノ
イズシェーピング回路23から出力された数ビットのデー
タは、１ビットD/A変換器24で１ビット波形に変換さ
れ、出力端子25から取り出される。出力端子25からの１
ビット波形出力信号は、ローパスフィルタ（LPF）26に
送られてサンプリング周波数成分が除去され、連続的な
アナログ波形信号となって出力端子27から取り出される
ようになっている。
このような１ビットD/A変換方式における１ビットD/A
変換器24としては、例えばパルス幅変調装置が用いられ
る。このパルス幅変調出力波形の一例を第５図に示す。
この場合、変調波形の中心位置が変化すると歪んだアナ
ログ信号となってしまうため、中心位置が変化しない対
称波形が出力されるような、いわゆる対称変調方式を採
用している。このようなパルス幅変調を１ビットD/A変
換として用いれば、グリッチ、ゼロクロス歪みを原理上
発生しないという利点があるが、分解能を上げようとす
ると変調クロック（マスタクロック）が上昇し、例えば
LSIの最高動作周波数を越えてしまったり、不要輻射が
増大する等の欠点が生ずる虞れがある。例えば第５図Ａ
に例示したパルス幅変調出力波形のように１サンプル
（１ワード）当たり８ステップの分解能を得るために
は、サンプルクロック（ワードクロック）周期TSを16分
割した、第５図Ｂに示すような周期TM1（すなわちTM1＝
TS/16）のマスタクロック（変調クロック）が必要とな
る。一般にｎステップの分解能を得ようとすると、ワー
ドクロック周波数の2n倍の周波数の変調クロックが必要
となる。
変換器24としては、例えばパルス幅変調装置が用いられ
る。このパルス幅変調出力波形の一例を第５図に示す。
この場合、変調波形の中心位置が変化すると歪んだアナ
ログ信号となってしまうため、中心位置が変化しない対
称波形が出力されるような、いわゆる対称変調方式を採
用している。このようなパルス幅変調を１ビットD/A変
換として用いれば、グリッチ、ゼロクロス歪みを原理上
発生しないという利点があるが、分解能を上げようとす
ると変調クロック（マスタクロック）が上昇し、例えば
LSIの最高動作周波数を越えてしまったり、不要輻射が
増大する等の欠点が生ずる虞れがある。例えば第５図Ａ
に例示したパルス幅変調出力波形のように１サンプル
（１ワード）当たり８ステップの分解能を得るために
は、サンプルクロック（ワードクロック）周期TSを16分
割した、第５図Ｂに示すような周期TM1（すなわちTM1＝
TS/16）のマスタクロック（変調クロック）が必要とな
る。一般にｎステップの分解能を得ようとすると、ワー
ドクロック周波数の2n倍の周波数の変調クロックが必要
となる。
この問題を解決するために、例えば第６図に示すよう
なパルス幅変調装置が提案されている。
なパルス幅変調装置が提案されている。
この第６図において、入力端子31に供給される信号
は、例えば第４図のノイズシェーピング回路23から出力
されたデジタル信号であり、このデジタル入力信号が、
切換スイッチ32でワード毎に切り換えられて、各パルス
幅変調器33、34に交互に送られている。これらのパルス
幅変調器33、34は、いずれも上記第５図Ｂのマスタクロ
ック（変調クロック）の半分の周波数のマスタクロック
で動作するものであり、パルス幅変調器33からの出力波
形は第７図Ａのように、またパルス幅変調器34からの出
力波形は第７図Ｂのようになっている。第７図Ｃは、こ
れらのパルス幅変調器33、34の変調クロックとなるマス
タクロックを示しており、周期TM2はサンプルクロック
（ワードクロック）周期TSの1/8（TM2＝TS/8）となって
いる。このように、各パルス幅変調器33、34にて交互に
それぞれ対称変調して出力し、各変調出力を加算器35で
加算して出力端子36より取り出すことにより、マスタク
ロック（変調クロック）を従来（第５図Ｂ）の1/2の周
波数に低減できる。
は、例えば第４図のノイズシェーピング回路23から出力
されたデジタル信号であり、このデジタル入力信号が、
切換スイッチ32でワード毎に切り換えられて、各パルス
幅変調器33、34に交互に送られている。これらのパルス
幅変調器33、34は、いずれも上記第５図Ｂのマスタクロ
ック（変調クロック）の半分の周波数のマスタクロック
で動作するものであり、パルス幅変調器33からの出力波
形は第７図Ａのように、またパルス幅変調器34からの出
力波形は第７図Ｂのようになっている。第７図Ｃは、こ
れらのパルス幅変調器33、34の変調クロックとなるマス
タクロックを示しており、周期TM2はサンプルクロック
（ワードクロック）周期TSの1/8（TM2＝TS/8）となって
いる。このように、各パルス幅変調器33、34にて交互に
それぞれ対称変調して出力し、各変調出力を加算器35で
加算して出力端子36より取り出すことにより、マスタク
ロック（変調クロック）を従来（第５図Ｂ）の1/2の周
波数に低減できる。
ところで、この第６図に示すようなパルス幅変調装置
において、各パルス幅変調器33、34は、１サンプル（１
ワード）置き、すなわち２サンプル（２ワード）周期で
交互に入力データを変換していることから、変換ゲイン
にばらつきがあると、変換特性が劣化してしまうという
欠点がある。例えば、IC等の内部に形成される抵抗値の
ばらつきが１％以内であったとしても、パルス幅変調器
33と34との間のばらつきは最大２％にも達してしまう。
において、各パルス幅変調器33、34は、１サンプル（１
ワード）置き、すなわち２サンプル（２ワード）周期で
交互に入力データを変換していることから、変換ゲイン
にばらつきがあると、変換特性が劣化してしまうという
欠点がある。例えば、IC等の内部に形成される抵抗値の
ばらつきが１％以内であったとしても、パルス幅変調器
33と34との間のばらつきは最大２％にも達してしまう。
具体的には、例えば64倍オーバサンプリングした後に
３次ノイズシェーピングを施して得られた７値のデジタ
ルデータを、上記第６図に示すようなパルス幅変調装置
にてパルス幅変調する場合を規定しており、このパルス
幅変調された出力波形をFFT（高速フーリエ変換）解析
した結果を、上記ばらつきの有無に応じて第８図及び第
９図に示している。すなわち、第８図は上記各パルス幅
変調器33、34間のばらつきが無い場合を、また第９図は
各パルス幅変調器33、34間のばらつきが２％の場合をそ
れぞれ示しており、第８図の例では、可聴周波数帯域
（約20kHz以下）で約120dB以上ものダイナミックレンジ
が得られているのに対して、第９図の２％ばらつき有り
の例では、約70dBにまで劣化している。
３次ノイズシェーピングを施して得られた７値のデジタ
ルデータを、上記第６図に示すようなパルス幅変調装置
にてパルス幅変調する場合を規定しており、このパルス
幅変調された出力波形をFFT（高速フーリエ変換）解析
した結果を、上記ばらつきの有無に応じて第８図及び第
９図に示している。すなわち、第８図は上記各パルス幅
変調器33、34間のばらつきが無い場合を、また第９図は
各パルス幅変調器33、34間のばらつきが２％の場合をそ
れぞれ示しており、第８図の例では、可聴周波数帯域
（約20kHz以下）で約120dB以上ものダイナミックレンジ
が得られているのに対して、第９図の２％ばらつき有り
の例では、約70dBにまで劣化している。
本発明はこのような点に鑑みてなされたものであり、
パルス幅変調器の変調クロック周波数を高めることなく
高分解能を実現でき、複数のパルス幅変調器を用いる際
の各変調器のばらつきによる特性劣化を防止し得るよう
なパルス幅変調装置の提供を目的とする。
パルス幅変調器の変調クロック周波数を高めることなく
高分解能を実現でき、複数のパルス幅変調器を用いる際
の各変調器のばらつきによる特性劣化を防止し得るよう
なパルス幅変調装置の提供を目的とする。
本発明に係るパルス幅変調装置は、デジタル入力信号
をパルス幅変調して出力するパルス幅変調装置におい
て、入力されるデジタル信号を前縁変調する第１のパル
ス幅変調手段と、上記入力されるデジタル信号をワード
クロック周期分だけ遅延する遅延手段と、上記遅延手段
にて遅延されたデジタル信号を後縁変調する第２のパル
ス幅変調手段と、上記第１及び第２のパルス幅変調手段
からの各出力信号を加算する加算手段とを有して成るこ
とにより、上述の課題を解決する。
をパルス幅変調して出力するパルス幅変調装置におい
て、入力されるデジタル信号を前縁変調する第１のパル
ス幅変調手段と、上記入力されるデジタル信号をワード
クロック周期分だけ遅延する遅延手段と、上記遅延手段
にて遅延されたデジタル信号を後縁変調する第２のパル
ス幅変調手段と、上記第１及び第２のパルス幅変調手段
からの各出力信号を加算する加算手段とを有して成るこ
とにより、上述の課題を解決する。
また、本発明に係るパルス幅変調装置は、デジタル入
力信号をパルス幅変調して出力するパルス幅変調装置に
おいて、入力されるデジタル信号を後縁変調する第１の
パルス幅変調手段と、上記入力されるデジタル信号をワ
ードクロック周期分だけ遅延する遅延手段と、上記遅延
手段にて遅延されたデジタル信号を前縁変調する第２の
パルス幅変調手段と、上記第１及び第２のパルス幅変調
手段からの各出力信号を加算する加算手段とを有して成
ることにより、上述の課題を解決する。
力信号をパルス幅変調して出力するパルス幅変調装置に
おいて、入力されるデジタル信号を後縁変調する第１の
パルス幅変調手段と、上記入力されるデジタル信号をワ
ードクロック周期分だけ遅延する遅延手段と、上記遅延
手段にて遅延されたデジタル信号を前縁変調する第２の
パルス幅変調手段と、上記第１及び第２のパルス幅変調
手段からの各出力信号を加算する加算手段とを有して成
ることにより、上述の課題を解決する。
デジタル入力信号と、該デジタル入力信号をワードク
ロック周期分だけ遅延した信号との、一方を前縁変調
し、他方を後縁変調した後、これらを加算することで、
１ワードのデジタル入力信号が２ワードクロック周期分
の変調波形に変換されると共に、この変調波形の前半は
上記前縁変調成分として、また変調波形の後半は上記後
縁変調成分としてそれぞれ得られるため、各変調器毎の
ばらつきは１つの変調波形内に同時に含まれることとな
り、全体的な変換特性の劣化を防止できる。
ロック周期分だけ遅延した信号との、一方を前縁変調
し、他方を後縁変調した後、これらを加算することで、
１ワードのデジタル入力信号が２ワードクロック周期分
の変調波形に変換されると共に、この変調波形の前半は
上記前縁変調成分として、また変調波形の後半は上記後
縁変調成分としてそれぞれ得られるため、各変調器毎の
ばらつきは１つの変調波形内に同時に含まれることとな
り、全体的な変換特性の劣化を防止できる。
第１図は本発明に係るパルス幅変調装置の一実施例を
示すブロック回路図である。
示すブロック回路図である。
この第１図に示すパルス幅変調装置において、入力端
子11に供給される信号は、例えば前記第４図のノイズシ
ェーピング回路23から出力されたデジタル信号であり、
そのデータ値がサンプル（ワード）クロック周期TS毎に
更新されるようになっている。ここで、このパルス幅変
調装置は２個のパルス幅変調器12、13を有しており、一
方のパルス幅変調器12は供給されたデジタル信号を前縁
変調し、他方のパルス幅変調器13は供給されたデジタル
信号を後縁変調する。ここで上記前縁変調とは、例えば
第２図Ａに示すように、変調出力パルス波形の前縁が入
力データ値に応じて変化するような変調のことであり、
変調出力パルス波形の後縁はサンプルデータ境界位置等
に固定されている。これに対して上記後縁変調とは、第
２図Ｂに示すように、変調出力パルス波形の前縁がサン
プルデータ境界位置等に固定され、後縁が入力データ値
に応じて変化するような変調のことである。
子11に供給される信号は、例えば前記第４図のノイズシ
ェーピング回路23から出力されたデジタル信号であり、
そのデータ値がサンプル（ワード）クロック周期TS毎に
更新されるようになっている。ここで、このパルス幅変
調装置は２個のパルス幅変調器12、13を有しており、一
方のパルス幅変調器12は供給されたデジタル信号を前縁
変調し、他方のパルス幅変調器13は供給されたデジタル
信号を後縁変調する。ここで上記前縁変調とは、例えば
第２図Ａに示すように、変調出力パルス波形の前縁が入
力データ値に応じて変化するような変調のことであり、
変調出力パルス波形の後縁はサンプルデータ境界位置等
に固定されている。これに対して上記後縁変調とは、第
２図Ｂに示すように、変調出力パルス波形の前縁がサン
プルデータ境界位置等に固定され、後縁が入力データ値
に応じて変化するような変調のことである。
入力端子11からの上記デジタル入力信号は、パルス幅
変調器12、13のいずれか一方、例えば上記前縁変調方式
のパルス幅変調器12に供給されると共に、ワードクロッ
ク周期TS分だけの遅延時間τ（τ＝TS）を有する遅延回
路14を介して他方、例えば上記後縁変調方式のパルス幅
変調器13に供給されている。これらのパルス幅変調器1
2、13からの出力信号は、加算器15で加算され、出力端
子16を介して取り出されるようになっている。
変調器12、13のいずれか一方、例えば上記前縁変調方式
のパルス幅変調器12に供給されると共に、ワードクロッ
ク周期TS分だけの遅延時間τ（τ＝TS）を有する遅延回
路14を介して他方、例えば上記後縁変調方式のパルス幅
変調器13に供給されている。これらのパルス幅変調器1
2、13からの出力信号は、加算器15で加算され、出力端
子16を介して取り出されるようになっている。
各パルス幅変調器12、13は、１個のパルス幅変調器を
用いる場合に必要とされる変調クロック（マスタクロッ
ク）周波数の1/2の周波数の変調クロックで動作させて
いる。すなわち、第２図Ｃに示すマスタクロック（変調
クロック）の周期TM2については、前記第５図に示した
マスタクロックの周期TM1の２倍とすることで同じ分解
能を得ることができ、変調クロック周波数を1/2に低減
できることになる。従て上記ワードクロック周期TS毎に
デジタルデータが順次入力されると、パルス幅変調器12
からは、第２図Ａに示すように、前縁変調されたパルス
列P1a、P2a、P3a、P4a、…が出力され、パルス幅変調器
13からは、第２図Ｂに示すように、後縁変調されたパル
ス列P1b、P2b、P3b、P4b、…が上記前縁変調パルス列に
対して１周期TS分だけ遅延されて出力される。
用いる場合に必要とされる変調クロック（マスタクロッ
ク）周波数の1/2の周波数の変調クロックで動作させて
いる。すなわち、第２図Ｃに示すマスタクロック（変調
クロック）の周期TM2については、前記第５図に示した
マスタクロックの周期TM1の２倍とすることで同じ分解
能を得ることができ、変調クロック周波数を1/2に低減
できることになる。従て上記ワードクロック周期TS毎に
デジタルデータが順次入力されると、パルス幅変調器12
からは、第２図Ａに示すように、前縁変調されたパルス
列P1a、P2a、P3a、P4a、…が出力され、パルス幅変調器
13からは、第２図Ｂに示すように、後縁変調されたパル
ス列P1b、P2b、P3b、P4b、…が上記前縁変調パルス列に
対して１周期TS分だけ遅延されて出力される。
ところで、前縁変調されたパルスP1aは、前記第７図
の変調出力波形ＡのパルスP1の前半部分に相当し、後縁
変調されたパルスP1bは同パルスP1の後半部分に相当す
ることから、これらのパルスP1aとP1bとを加算すれば、
第７図の変調出力波形ＡのパルスP1が得られることにな
る。また、前縁変調出力パルスP2aと後縁変調出力パル
スP2bとで、前記第７図の変調出力波形ＢのパルスP2が
得られ、以下同様にして、前縁変調パルス列P3a、P4a、
…と後縁変調パルス列P3b、P4b、…とで、前記第７図の
変調出力パルス列P3、P4、…が得られる。従って、第１
図の回路は、前記第６図の回路と同様の出力が得られる
ことになり、従来（第５図）の半分のマスタクロック
（変調クロック）周波数で、高精度のパルス幅変調が行
え、不要輻射を低減する効果も得られる。
の変調出力波形ＡのパルスP1の前半部分に相当し、後縁
変調されたパルスP1bは同パルスP1の後半部分に相当す
ることから、これらのパルスP1aとP1bとを加算すれば、
第７図の変調出力波形ＡのパルスP1が得られることにな
る。また、前縁変調出力パルスP2aと後縁変調出力パル
スP2bとで、前記第７図の変調出力波形ＢのパルスP2が
得られ、以下同様にして、前縁変調パルス列P3a、P4a、
…と後縁変調パルス列P3b、P4b、…とで、前記第７図の
変調出力パルス列P3、P4、…が得られる。従って、第１
図の回路は、前記第６図の回路と同様の出力が得られる
ことになり、従来（第５図）の半分のマスタクロック
（変調クロック）周波数で、高精度のパルス幅変調が行
え、不要輻射を低減する効果も得られる。
さらに、各パルス幅変調器12、13は、それぞれが入力
されたデジタルデータの全てを変換しているため、各パ
ルス幅変調器12、13の間で変換ゲインがばらついても、
装置全体の変換特性の劣化は殆ど生じない。ここで、第
３図は、前述した第８図や第９図の例と同様に、例えば
64倍オーバサンプリングした後に３次ノイズシェーピン
グを施して得られた７値のデジタルデータを、それぞれ
のパルス幅変調器12、13間で２％のばらつきがある第１
図の装置によりパルス幅変調して、得られた出力波形に
ついてのFFT（高速フーリエ変換）解析の結果を示して
いる。この第３図によれば、上記２％のばらつきがある
にもかかわらず、前記第８図のばらつき無しの場合と略
々同様に、可聴周波数帯域（約20kHz以下）で約120dB以
上ものダイナミックレンジが得られていることが明らか
である。
されたデジタルデータの全てを変換しているため、各パ
ルス幅変調器12、13の間で変換ゲインがばらついても、
装置全体の変換特性の劣化は殆ど生じない。ここで、第
３図は、前述した第８図や第９図の例と同様に、例えば
64倍オーバサンプリングした後に３次ノイズシェーピン
グを施して得られた７値のデジタルデータを、それぞれ
のパルス幅変調器12、13間で２％のばらつきがある第１
図の装置によりパルス幅変調して、得られた出力波形に
ついてのFFT（高速フーリエ変換）解析の結果を示して
いる。この第３図によれば、上記２％のばらつきがある
にもかかわらず、前記第８図のばらつき無しの場合と略
々同様に、可聴周波数帯域（約20kHz以下）で約120dB以
上ものダイナミックレンジが得られていることが明らか
である。
なお、本発明は上記実施例のみに限定されるものでは
なく、例えば、遅延回路14を前縁変換方式のパルス幅変
調器12の前段に挿入接続し、後縁変調方式のパルス幅変
調器13には入力端子11からのデジタル入力信号を直接供
給するようにしてもよい。また、遅延回路14は、パルス
幅変調器12あるいは13の後段側に挿入接続するようにし
てもよい。
なく、例えば、遅延回路14を前縁変換方式のパルス幅変
調器12の前段に挿入接続し、後縁変調方式のパルス幅変
調器13には入力端子11からのデジタル入力信号を直接供
給するようにしてもよい。また、遅延回路14は、パルス
幅変調器12あるいは13の後段側に挿入接続するようにし
てもよい。
以上説明したことからも明らかなように、本発明に係
るD/A変換装置によれば、前縁変調方式のパルス幅変調
器と、後縁変調方式のパルス幅変調器とを用い、デジタ
ル入力信号を一方のパルス幅変調器に送ると共に、ワー
ドクロック周期分だけ遅延して他方のパルス幅変調器に
送り、これらのパルス幅変調器からの各出力信号を加算
して出力することにより、分解能を劣化させることなく
変調クロック周波数を半分に低減すると共に、各パルス
幅変調器の変換ゲインにばらつきがある場合でも全体的
な変換特性の劣化を抑制している。これによって、回路
動作速度上の制限範囲内で、あるいは不要輻射を低減し
ながら、分解能の高いパルス幅変調を有効に実現でき
る。
るD/A変換装置によれば、前縁変調方式のパルス幅変調
器と、後縁変調方式のパルス幅変調器とを用い、デジタ
ル入力信号を一方のパルス幅変調器に送ると共に、ワー
ドクロック周期分だけ遅延して他方のパルス幅変調器に
送り、これらのパルス幅変調器からの各出力信号を加算
して出力することにより、分解能を劣化させることなく
変調クロック周波数を半分に低減すると共に、各パルス
幅変調器の変換ゲインにばらつきがある場合でも全体的
な変換特性の劣化を抑制している。これによって、回路
動作速度上の制限範囲内で、あるいは不要輻射を低減し
ながら、分解能の高いパルス幅変調を有効に実現でき
る。
【図面の簡単な説明】 第１図は本発明に係るパルス幅変調装置の一実施例を示
すブロック回路図、第２図は該実施例の動作を説明する
ための波形図、第３図は該実施例の変換特性を説明する
ための周波数特性図、第４図はオーバーサンプリング型
１ビットD/A変換装置の概略構成を示すブロック回路
図、第５図は従来のパルス幅変調装置の変調出力波形を
示す波形図、第６図は２個のパルス幅変調器を用いて成
る従来のパルス幅変調装置を示すブロック回路図、第７
図は第６図の装置の動作を説明するための波形図、第８
図及び第９図は第６図の装置の変換特性を説明するため
の周波数特性図である。 11……入力端子 12……前縁変調方式のパルス幅変調器 13……後縁変調方式のパルス幅変調器 14……遅延回路 15……加算器 16……出力端子
すブロック回路図、第２図は該実施例の動作を説明する
ための波形図、第３図は該実施例の変換特性を説明する
ための周波数特性図、第４図はオーバーサンプリング型
１ビットD/A変換装置の概略構成を示すブロック回路
図、第５図は従来のパルス幅変調装置の変調出力波形を
示す波形図、第６図は２個のパルス幅変調器を用いて成
る従来のパルス幅変調装置を示すブロック回路図、第７
図は第６図の装置の動作を説明するための波形図、第８
図及び第９図は第６図の装置の変換特性を説明するため
の周波数特性図である。 11……入力端子 12……前縁変調方式のパルス幅変調器 13……後縁変調方式のパルス幅変調器 14……遅延回路 15……加算器 16……出力端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−47928（ＪＰ，Ａ) 特開 平２−168728（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (2)
- 【請求項１】デジタル入力信号をパルス幅変調して出力
するパルス幅変調装置において、 入力されるデジタル信号を前縁変調する第１のパルス幅
変調手段と、 上記入力されるデジタル信号をワードクロック周期分だ
け遅延する遅延手段と、 上記遅延手段にて遅延されたデジタル信号を後縁変調す
る第２のパルス幅変調手段と、 上記第１及び第２のパルス幅変調手段からの各出力信号
を加算する加算手段と を有して成るパルス幅変調装置。 - 【請求項２】デジタル入力信号をパルス幅変調して出力
するパルス幅変調装置において、 入力されるデジタル信号を後縁変調する第１のパルス幅
変調手段と、 上記入力されるデジタル信号をワードクロック周期分だ
け遅延する遅延手段と、 上記遅延手段にて遅延されたデジタル信号を前縁変調す
る第２のパルス幅変調手段と、 上記第１及び第２のパルス幅変調手段からの各出力信号
を加算する加算手段と を有して成るパルス幅変調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285811A JP3003198B2 (ja) | 1990-10-25 | 1990-10-25 | パルス幅変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285811A JP3003198B2 (ja) | 1990-10-25 | 1990-10-25 | パルス幅変調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04160821A JPH04160821A (ja) | 1992-06-04 |
| JP3003198B2 true JP3003198B2 (ja) | 2000-01-24 |
Family
ID=17696395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285811A Expired - Lifetime JP3003198B2 (ja) | 1990-10-25 | 1990-10-25 | パルス幅変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003198B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050046718A (ko) | 1995-08-11 | 2005-05-18 | 제논 인바이런멘탈 인코포레이티드 | 수직한 중공사 멤브레인 다발 및 섬유 표면을 깨끗하게유지시키는 방법 |
| US6727832B1 (en) * | 2002-11-27 | 2004-04-27 | Cirrus Logic, Inc. | Data converters with digitally filtered pulse width modulation output stages and methods and systems using the same |
-
1990
- 1990-10-25 JP JP2285811A patent/JP3003198B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH04160821A (ja) | 1992-06-04 |
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| JPH0481279B2 (ja) |
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