JPH1075177A - ディジタルフィルタ装置及び信号処理方法 - Google Patents
ディジタルフィルタ装置及び信号処理方法Info
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- JPH1075177A JPH1075177A JP23105596A JP23105596A JPH1075177A JP H1075177 A JPH1075177 A JP H1075177A JP 23105596 A JP23105596 A JP 23105596A JP 23105596 A JP23105596 A JP 23105596A JP H1075177 A JPH1075177 A JP H1075177A
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- analog
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Abstract
(57)【要約】
【課題】 ΣΔ変調された高速１ビット・オーディオ信
号は高域に量子化ノイズが集中しており、DA変換時には
アナログローパスフィルターによってその高域ノイズを
除去しなければならないが、アナログローパスフィルタ
ーだけでは十分に除去しきれず、結果オーディオ帯域の
SN比が十分とれない場合がある。 【解決手段】 Ｄラッチ３は、シグマデルタ（ΣΔ）変
調器２からの１ビット入力信号を遅延する。シフトレジ
スタ４は、ΣΔ変調器２からの１ビット入力信号とＤラ
ッチ３からの遅延１ビット信号とを上記１ビット入力信
号のレートの２倍のレートで交互にシリアルに配列して
出力する。アナログＬＰＦ７は、シフトレジスタ４から
の１ビット出力信号をアナログ信号に変換する。
号は高域に量子化ノイズが集中しており、DA変換時には
アナログローパスフィルターによってその高域ノイズを
除去しなければならないが、アナログローパスフィルタ
ーだけでは十分に除去しきれず、結果オーディオ帯域の
SN比が十分とれない場合がある。 【解決手段】 Ｄラッチ３は、シグマデルタ（ΣΔ）変
調器２からの１ビット入力信号を遅延する。シフトレジ
スタ４は、ΣΔ変調器２からの１ビット入力信号とＤラ
ッチ３からの遅延１ビット信号とを上記１ビット入力信
号のレートの２倍のレートで交互にシリアルに配列して
出力する。アナログＬＰＦ７は、シフトレジスタ４から
の１ビット出力信号をアナログ信号に変換する。
Description
【０００１】
【発明の属する技術分野】本発明は、シグマデルタ変調
により得られた高速１ビットオーディオ信号を伝送記録
する系において、そのディジタル信号をアナログ信号に
変換する際に用いられるディジタルフィルタ装置及び信
号処理方法に関する。
により得られた高速１ビットオーディオ信号を伝送記録
する系において、そのディジタル信号をアナログ信号に
変換する際に用いられるディジタルフィルタ装置及び信
号処理方法に関する。
【０００２】
【従来の技術】シグマデルタ（ΣΔ）変調された高速１
ビット・オーディオ信号は、従来のデジタルオーディオ
に使われてきた、例えばサンプリング周波数44.1kHz、
データ語長１６ビットというディジタルデータに比べ
て、例えばサンプリング周波数が44.1kHzの６４倍でデ
ータ語長が１ビットというように、非常に高いサンプリ
ング周波数と短いデータ語長といった形をしており、広
い伝送可能周波数帯域を特長にしている。また、ΣΔ変
調により１ビット信号であっても、６４倍というオーバ
ーサンプリング周波数に対して低域であるオーディオ帯
域において、高いダイナミックレンジをも確保できる。
この特徴を生かして高音質のレコーダーやデータ伝送に
応用することができる。
ビット・オーディオ信号は、従来のデジタルオーディオ
に使われてきた、例えばサンプリング周波数44.1kHz、
データ語長１６ビットというディジタルデータに比べ
て、例えばサンプリング周波数が44.1kHzの６４倍でデ
ータ語長が１ビットというように、非常に高いサンプリ
ング周波数と短いデータ語長といった形をしており、広
い伝送可能周波数帯域を特長にしている。また、ΣΔ変
調により１ビット信号であっても、６４倍というオーバ
ーサンプリング周波数に対して低域であるオーディオ帯
域において、高いダイナミックレンジをも確保できる。
この特徴を生かして高音質のレコーダーやデータ伝送に
応用することができる。
【０００３】ΣΔ変調回路自体はとりわけ新しい技術で
はなく、回路構成がIC化に適していて、また比較的簡単
にAD変換の精度を得ることができることから従来からAD
コンバータの内部などではよく用いられている回路であ
る。
はなく、回路構成がIC化に適していて、また比較的簡単
にAD変換の精度を得ることができることから従来からAD
コンバータの内部などではよく用いられている回路であ
る。
【０００４】ΣΔ変調された信号は、簡単なアナログロ
ーパスフィルターを通すことによって、アナログオーデ
ィオ信号に戻すことができる。
ーパスフィルターを通すことによって、アナログオーデ
ィオ信号に戻すことができる。
【０００５】
【発明が解決しようとする課題】ところで、このΣΔ変
調された高速１ビット・オーディオ信号は高域に量子化
ノイズが集中しており、DA変換時にはアナログローパス
フィルターによってその高域ノイズを除去しなければな
らないが、アナログローパスフィルターだけでは十分に
除去しきれず、結果オーディオ帯域のSN比が十分とれな
い場合がある。
調された高速１ビット・オーディオ信号は高域に量子化
ノイズが集中しており、DA変換時にはアナログローパス
フィルターによってその高域ノイズを除去しなければな
らないが、アナログローパスフィルターだけでは十分に
除去しきれず、結果オーディオ帯域のSN比が十分とれな
い場合がある。
【０００６】アナログローパスフィルターの段数を多く
すれば高域に集中している上記量子化ノイズを除去でき
るが、段数の増加によりコストアップをまねく。
すれば高域に集中している上記量子化ノイズを除去でき
るが、段数の増加によりコストアップをまねく。
【０００７】ここで、ディジタルフィルタにより高域の
上記量子化ノイズを除去することも考えられる。確か
に、従来のPCMオーディオではデジタルフィルタで高域
ノイズを除去し、より高いサンプリングレートで再生し
ていたが、ΣΔ変調された高速１ビット・オーディオ信
号の場合は、デジタルフィルタを使用するとマルチビッ
トの信号になってしまい、系のシンプルさがなくなり、
ふたたび1bitにもどさなければならない。また、1bit信
号に戻す際には再量子化歪みが発生し音質劣化を引き起
こす原因となる。
上記量子化ノイズを除去することも考えられる。確か
に、従来のPCMオーディオではデジタルフィルタで高域
ノイズを除去し、より高いサンプリングレートで再生し
ていたが、ΣΔ変調された高速１ビット・オーディオ信
号の場合は、デジタルフィルタを使用するとマルチビッ
トの信号になってしまい、系のシンプルさがなくなり、
ふたたび1bitにもどさなければならない。また、1bit信
号に戻す際には再量子化歪みが発生し音質劣化を引き起
こす原因となる。
【０００８】本発明は、上記実情に鑑みてなされたもの
であり、シグマデルタ変調された１ビット信号を再量子
化歪みなく、１ビット信号を扱う系内でフィルタリング
できるディタルフィルタ装置及び信号処理方法の提供を
目的とする。
であり、シグマデルタ変調された１ビット信号を再量子
化歪みなく、１ビット信号を扱う系内でフィルタリング
できるディタルフィルタ装置及び信号処理方法の提供を
目的とする。
【０００９】
【課題を解決するための手段】本発明に係るディジタル
フィルタ装置は、上記課題を解決するために、シグマデ
ルタ変調された１ビット入力信号と、この１ビット入力
信号を遅延した遅延１ビット信号とを上記１ビット入力
信号のレートの複数倍のレートで交互にシリアルに配列
して出力する。
フィルタ装置は、上記課題を解決するために、シグマデ
ルタ変調された１ビット入力信号と、この１ビット入力
信号を遅延した遅延１ビット信号とを上記１ビット入力
信号のレートの複数倍のレートで交互にシリアルに配列
して出力する。
【００１０】また、本発明に係る信号処理方法は、上記
課題を解決するために、シグマデルタ変調された１ビッ
ト入力信号と、この１ビット入力信号を遅延させたＮ個
の遅延１ビット信号とを上記１ビット入力信号のＮ＋１
倍のレートで交互にシリアルに配列して出力する。
課題を解決するために、シグマデルタ変調された１ビッ
ト入力信号と、この１ビット入力信号を遅延させたＮ個
の遅延１ビット信号とを上記１ビット入力信号のＮ＋１
倍のレートで交互にシリアルに配列して出力する。
【００１１】
【発明の実施の形態】以下、本発明に係るディジタルフ
ィルタ装置及び信号処理方法の実施例について図面を参
照しながら説明する。
ィルタ装置及び信号処理方法の実施例について図面を参
照しながら説明する。
【００１２】この実施例は、図１に示すように、シグマ
デルタ（ΣΔ）変調器２からの１ビット入力信号を遅延
する遅延手段となるＤラッチ３と、ΣΔ変調器２からの
１ビット入力信号とＤラッチ３からの遅延１ビット信号
とを上記１ビット入力信号のレートの２倍のレートで交
互にシリアルに配列して出力するシリアル変換手段とな
るシフトレジスタ４と、シフトレジスタ４からの１ビッ
ト出力信号をアナログ信号に変換するアナログＬＰＦ７
とを備えてなるディジタル／アナログ変換装置である。
ここで、Ｄラッチ３とシフトレジスタ４は、ディジタル
フィルタ装置５を構成している。
デルタ（ΣΔ）変調器２からの１ビット入力信号を遅延
する遅延手段となるＤラッチ３と、ΣΔ変調器２からの
１ビット入力信号とＤラッチ３からの遅延１ビット信号
とを上記１ビット入力信号のレートの２倍のレートで交
互にシリアルに配列して出力するシリアル変換手段とな
るシフトレジスタ４と、シフトレジスタ４からの１ビッ
ト出力信号をアナログ信号に変換するアナログＬＰＦ７
とを備えてなるディジタル／アナログ変換装置である。
ここで、Ｄラッチ３とシフトレジスタ４は、ディジタル
フィルタ装置５を構成している。
【００１３】ΣΔ変調器２は、図２に示すような構成で
ある。ここで、ΣΔ変調器２は、例えばコンパクトディ
スクに対するディジタルデータの記録再生時に用いられ
ているサンプリング周波数（ＦS＝４４．１ＫＨｚ）の
例えば６４倍の６４ＦSを使って上記アナログオーディ
オ信号を１ビット信号に変調する。入力端子１から入力
されるアナログオーディオ信号は、加算器１０を介して
積分器１１に供給される。この積分器１１からの積分値
は１ビット量子化器１２に供給され、上記アナログオー
ディオ信号の中点電位と比較されて１サンプル期間毎に
１ビット量子化処理される。この１ビット量子化処理に
より生成された１ビットオーディオ信号は、１サンプル
遅延器１３に供給されて１サンプル期間分遅延される。
この遅延信号が加算器１０に供給されて、上記アナログ
オーディオ信号に加算される。そして、加算器１０の出
力が積分器１１、１ビット量子化器１２を介して出力端
子１４から１ビット信号として、ディジタルフィルタ装
置５を構成する上記Ｄラッチ３及び上記シフトレジスタ
４に供給される。
ある。ここで、ΣΔ変調器２は、例えばコンパクトディ
スクに対するディジタルデータの記録再生時に用いられ
ているサンプリング周波数（ＦS＝４４．１ＫＨｚ）の
例えば６４倍の６４ＦSを使って上記アナログオーディ
オ信号を１ビット信号に変調する。入力端子１から入力
されるアナログオーディオ信号は、加算器１０を介して
積分器１１に供給される。この積分器１１からの積分値
は１ビット量子化器１２に供給され、上記アナログオー
ディオ信号の中点電位と比較されて１サンプル期間毎に
１ビット量子化処理される。この１ビット量子化処理に
より生成された１ビットオーディオ信号は、１サンプル
遅延器１３に供給されて１サンプル期間分遅延される。
この遅延信号が加算器１０に供給されて、上記アナログ
オーディオ信号に加算される。そして、加算器１０の出
力が積分器１１、１ビット量子化器１２を介して出力端
子１４から１ビット信号として、ディジタルフィルタ装
置５を構成する上記Ｄラッチ３及び上記シフトレジスタ
４に供給される。
【００１４】ディジタルフィルタ装置５は、ΣΔ変調器
２からの１ビット入力信号と該１ビット入力信号を１ビ
ットだけ遅延させた遅延１ビット信号とを、交互に配列
して出力する。これは、２タップの櫛状フィルタを構成
したのと同じになる。
２からの１ビット入力信号と該１ビット入力信号を１ビ
ットだけ遅延させた遅延１ビット信号とを、交互に配列
して出力する。これは、２タップの櫛状フィルタを構成
したのと同じになる。
【００１５】２タップの櫛状フィルタは、一般的に、図
３に示すように構成される。入力、出力ともアナログ信
号でもディジタル信号でもかまわないが、ここでは、ア
ナログ入出力信号として説明する。入力端子１６から供
給される入力信号は、遅延器１７及び加算器１８に供給
される。遅延器１７は、上記入力信号をΔｔsecだけ遅
延した遅延信号を加算器１８に入力する。加算器１８
は、上記入力信号と上記遅延信号とを加算して加算信号
を出力端子１９から出力する。
３に示すように構成される。入力、出力ともアナログ信
号でもディジタル信号でもかまわないが、ここでは、ア
ナログ入出力信号として説明する。入力端子１６から供
給される入力信号は、遅延器１７及び加算器１８に供給
される。遅延器１７は、上記入力信号をΔｔsecだけ遅
延した遅延信号を加算器１８に入力する。加算器１８
は、上記入力信号と上記遅延信号とを加算して加算信号
を出力端子１９から出力する。
【００１６】ここで、加算器１８からの加算出力は、図
４に示すようなインパルスレスポンスを示す。図４から
はΔｔsecだけ離れた二つのインパルス応答が見られ
る。これを周波数分析すると、図５に示すように、１／
２Δｔ（Ｈｚ）を始点に、１／Δｔ（Ｈｚ）毎の周波数
間隔で振幅が０になるような、まるで櫛のような周波数
特性（comb filter）が得られる。このような櫛状フィ
ルタは、フラットの周波数特性の低域成分を通過させる
ので一種のローパスフィルタである。
４に示すようなインパルスレスポンスを示す。図４から
はΔｔsecだけ離れた二つのインパルス応答が見られ
る。これを周波数分析すると、図５に示すように、１／
２Δｔ（Ｈｚ）を始点に、１／Δｔ（Ｈｚ）毎の周波数
間隔で振幅が０になるような、まるで櫛のような周波数
特性（comb filter）が得られる。このような櫛状フィ
ルタは、フラットの周波数特性の低域成分を通過させる
ので一種のローパスフィルタである。
【００１７】したがって、図１に示したディジタルフィ
ルタ装置５で上記加算出力を２倍のビットレートで再生
すると、もとの信号と１サンプルだけ遅延させた信号を
ミックスして再生するのと同等になる。しかも、信号系
は１ビットのままであり、ビットレートを倍にしただけ
である。
ルタ装置５で上記加算出力を２倍のビットレートで再生
すると、もとの信号と１サンプルだけ遅延させた信号を
ミックスして再生するのと同等になる。しかも、信号系
は１ビットのままであり、ビットレートを倍にしただけ
である。
【００１８】そして、ディジタルフィルタ装置５からの
１ビット出力信号をアナログＬＰＦ７に通すと出力端子
８からは高域成分での量子化ノイズが低減されたアナロ
グ信号を得ることができる。
１ビット出力信号をアナログＬＰＦ７に通すと出力端子
８からは高域成分での量子化ノイズが低減されたアナロ
グ信号を得ることができる。
【００１９】次に、他の実施例について説明する。この
他の実施例は、図６に示すように、遅延手段となる遅延
部２３を３つのＤラッチ２４，２５及び２６で構成し、
３つの遅延出力をΣΔ変調器２２からの入力１ビット信
号にシフトレジスタ２８で加算して４つの１ビット信号
を順番にシリアルに配列し、６４ＦSの４倍の２５６ＦS
というビットクロックレートでアナログＬＰＦ３１に供
給してアナログ信号に変換している。ここで、遅延部２
３とシフトレジスタ２８はディジタルフィルタ装置を構
成している。
他の実施例は、図６に示すように、遅延手段となる遅延
部２３を３つのＤラッチ２４，２５及び２６で構成し、
３つの遅延出力をΣΔ変調器２２からの入力１ビット信
号にシフトレジスタ２８で加算して４つの１ビット信号
を順番にシリアルに配列し、６４ＦSの４倍の２５６ＦS
というビットクロックレートでアナログＬＰＦ３１に供
給してアナログ信号に変換している。ここで、遅延部２
３とシフトレジスタ２８はディジタルフィルタ装置を構
成している。
【００２０】以下、この図６に示すディジタル／アナロ
グ変換装置の動作を図７を参照しながら説明する。先
ず、入力端子２１からのアナログ信号は、上記図２と同
様の構成のΣΔ変調器２２により６４ＦS／１ビット信
号とされる。この１ビット入力信号は、遅延部２３を構
成する３つのＤラッチ２４，２５，及び２６に６４ＦS
のビットクロックレートで入力されると共にシフトレジ
スタ２８にデータ入力端子Ｈを介して入力される。
グ変換装置の動作を図７を参照しながら説明する。先
ず、入力端子２１からのアナログ信号は、上記図２と同
様の構成のΣΔ変調器２２により６４ＦS／１ビット信
号とされる。この１ビット入力信号は、遅延部２３を構
成する３つのＤラッチ２４，２５，及び２６に６４ＦS
のビットクロックレートで入力されると共にシフトレジ
スタ２８にデータ入力端子Ｈを介して入力される。
【００２１】Ｄラッチ２４は、クロック入力端子２７か
らの６４ＦSクロックの１クロック分上記１ビット入力
信号を遅延し、この遅延１ビット信号をシフトレジスタ
のデータ入力端子Ｇに入力する。Ｄラッチ２５は、上記
６４ＦSクロックの１クロック分Ｄラッチ２４からの１
ビット信号を遅延し、この遅延１ビット信号をシフトレ
ジスタのデータ入力端子Ｆに入力する。Ｄラッチ２６
は、上記６４ＦSクロックの１クロック分Ｄラッチ２５
からの１ビット信号を遅延し、この遅延１ビット信号を
シフトレジスタのデータ入力端子Ｅに入力する。
らの６４ＦSクロックの１クロック分上記１ビット入力
信号を遅延し、この遅延１ビット信号をシフトレジスタ
のデータ入力端子Ｇに入力する。Ｄラッチ２５は、上記
６４ＦSクロックの１クロック分Ｄラッチ２４からの１
ビット信号を遅延し、この遅延１ビット信号をシフトレ
ジスタのデータ入力端子Ｆに入力する。Ｄラッチ２６
は、上記６４ＦSクロックの１クロック分Ｄラッチ２５
からの１ビット信号を遅延し、この遅延１ビット信号を
シフトレジスタのデータ入力端子Ｅに入力する。
【００２２】シフトレジスタ２８の各データ入力端子
Ｈ，Ｇ，Ｆ及びＥに並列に入力される上記各１ビット信
号は、シリアル／ロード端子２９からのロードパルスに
従って取り込まれ、クロック入力端子３０から供給され
る入力の４倍の２５６ＦSクロックのレートで出力され
る。この結果得られる１ビット出力信号は、ΣΔ変調器
２２が出力した上記入力１ビット信号に対して、２５６
ＦSビットクロック分１個，２個，３個と遅延させられ
た１ビット信号を加算することと等価となる。これは、
４タップのディジタル１ビット櫛状ローパスフィルタを
構成するのと同じである。
Ｈ，Ｇ，Ｆ及びＥに並列に入力される上記各１ビット信
号は、シリアル／ロード端子２９からのロードパルスに
従って取り込まれ、クロック入力端子３０から供給され
る入力の４倍の２５６ＦSクロックのレートで出力され
る。この結果得られる１ビット出力信号は、ΣΔ変調器
２２が出力した上記入力１ビット信号に対して、２５６
ＦSビットクロック分１個，２個，３個と遅延させられ
た１ビット信号を加算することと等価となる。これは、
４タップのディジタル１ビット櫛状ローパスフィルタを
構成するのと同じである。
【００２３】したがって、シフトレジスタ２８からの１
ビット出力信号をアナログＬＰＦ３１に通すと出力端子
３２からは高域成分での量子化ノイズが低減されたアナ
ログ信号を得ることができる。
ビット出力信号をアナログＬＰＦ３１に通すと出力端子
３２からは高域成分での量子化ノイズが低減されたアナ
ログ信号を得ることができる。
【００２４】図８にはΣΔ変調器２２からの入力１ビッ
ト信号の周波数特性を示し、図９には図６に示したディ
ジタル／アナログ変換装置からのアナログ信号の周波数
特性を示す。低域に変化は見られないが、高域で約１０
ｄＢ以上量子化ノイズを低減できているのが分かる。
ト信号の周波数特性を示し、図９には図６に示したディ
ジタル／アナログ変換装置からのアナログ信号の周波数
特性を示す。低域に変化は見られないが、高域で約１０
ｄＢ以上量子化ノイズを低減できているのが分かる。
【００２５】なお、上記実施例、及び他の実施例では、
２個の１ビット信号、及び４個の１ビット信号を用い、
２倍、及び４倍のレートで出力しているが、Ｎ個の遅延
器を備えた遅延手段によりＮ＋１個の１ビット信号を用
い、Ｎ＋１倍のレートで出力してもよい。
２個の１ビット信号、及び４個の１ビット信号を用い、
２倍、及び４倍のレートで出力しているが、Ｎ個の遅延
器を備えた遅延手段によりＮ＋１個の１ビット信号を用
い、Ｎ＋１倍のレートで出力してもよい。
【００２６】
【発明の効果】本発明に係るディジタルフィルタ装置
は、シグマデルタ変調された１ビット入力信号と、この
１ビット入力信号を遅延した遅延１ビット信号とを上記
１ビット入力信号のレートの複数倍のレートで交互にシ
リアルに配列して出力するので、上記１ビット信号を再
量子化歪みなくフィルタリングできる。
は、シグマデルタ変調された１ビット入力信号と、この
１ビット入力信号を遅延した遅延１ビット信号とを上記
１ビット入力信号のレートの複数倍のレートで交互にシ
リアルに配列して出力するので、上記１ビット信号を再
量子化歪みなくフィルタリングできる。
【００２７】また、本発明に係る信号処理方法は、上記
課題を解決するために、シグマデルタ変調された１ビッ
ト入力信号と、この１ビット入力信号を遅延させたＮ個
の遅延１ビット信号とを上記１ビット入力信号のＮ＋１
倍のレートで交互にシリアルに配列して出力するので、
上記１ビット信号を再量子化歪みなくフィルタリングで
き、高品質のアナログ信号を得ることができる。
課題を解決するために、シグマデルタ変調された１ビッ
ト入力信号と、この１ビット入力信号を遅延させたＮ個
の遅延１ビット信号とを上記１ビット入力信号のＮ＋１
倍のレートで交互にシリアルに配列して出力するので、
上記１ビット信号を再量子化歪みなくフィルタリングで
き、高品質のアナログ信号を得ることができる。
【図１】本発明に係るディジタルフィルタ装置及び信号
処理方法の実施例となるディジタル／アナログ変換装置
のブロック図である。
処理方法の実施例となるディジタル／アナログ変換装置
のブロック図である。
【図２】上記ディジタル／アナログ変換装置で用いてい
るΣΔ変調器のブロック図である。
るΣΔ変調器のブロック図である。
【図３】一般的な２タップの櫛状フィルタを示すブロッ
ク図である。
ク図である。
【図４】上記図３に示した櫛状フィルタの出力信号のイ
ンパルスレスポンスを示す特性図である。
ンパルスレスポンスを示す特性図である。
【図５】上記図３に示した櫛状フィルタの周波数特性図
である。
である。
【図６】本発明に係るディジタルフィルタ装置及び信号
処理方法の他の実施例となるディジタル／アナログ変換
装置のブロック図である。
処理方法の他の実施例となるディジタル／アナログ変換
装置のブロック図である。
【図７】上記図６に示したディジタル／アナログ変換装
置の動作を説明するためのタイミングチャートである。
置の動作を説明するためのタイミングチャートである。
【図８】上記図６に示したディジタル／アナログ変換装
置に用いたΣΔ変調器の出力した１ビット信号の周波数
特性図である。
置に用いたΣΔ変調器の出力した１ビット信号の周波数
特性図である。
【図９】上記図６に示したディジタル／アナログ変換装
置の出力信号の周波数特性図である。
置の出力信号の周波数特性図である。
２ シグマデルタ変調器、３ Ｄラッチ、４ シフトレ
ジスタ、５ ディジタルフィルタ装置、７ アナログロ
ーパスフィルタ
ジスタ、５ ディジタルフィルタ装置、７ アナログロ
ーパスフィルタ
Claims (3)
- 【請求項１】 シグマデルタ変調された１ビット入力信
号を遅延する遅延手段と、 上記１ビット入力信号と上記遅延手段からの遅延１ビッ
ト信号とを上記１ビット入力信号のレートの複数倍のレ
ートで交互にシリアルに配列して出力するシリアル変換
手段とを備えることを特徴とするディジタルフィルタ装
置。 - 【請求項２】 上記遅延手段はＮ個の遅延器を備えてな
り、上記シリアル変換手段は上記１ビット入力信号のＮ
＋１倍のレートで上記１ビット入力信号と上記Ｎ個の遅
延１ビット入力信号とをシリアルに配列して出力するこ
とを特徴とする請求項１記載のディジタルフィルタ装
置。 - 【請求項３】 シグマデルタ変調された１ビット入力信
号と、この１ビット入力信号を遅延させたＮ個の遅延１
ビット信号とを上記１ビット入力信号のＮ＋１倍のレー
トで交互にシリアルに配列して出力することを特徴とす
る信号処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23105596A JPH1075177A (ja) | 1996-08-30 | 1996-08-30 | ディジタルフィルタ装置及び信号処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23105596A JPH1075177A (ja) | 1996-08-30 | 1996-08-30 | ディジタルフィルタ装置及び信号処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1075177A true JPH1075177A (ja) | 1998-03-17 |
Family
ID=16917589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23105596A Withdrawn JPH1075177A (ja) | 1996-08-30 | 1996-08-30 | ディジタルフィルタ装置及び信号処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1075177A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1996-08-30 JP JP23105596A patent/JPH1075177A/ja not_active Withdrawn
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