KR20060039914A - 신호 처리를 위한 장치 및 방법 - Google Patents

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마틴 맬린손
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이에스에스 테크놀로지, 인크.
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Abstract

본 발명은 신호 처리기 및 이 신호 처리기를 이용하는 방법에 관한 것이다. 일 양상에서, 본 발명은 신호 처리기에 관한 것으로서, 이 신호 처리기는 클럭 속도를 갖는 펄스폭 변조기 및 이 펄스폭 변조기의 출력을 수신하도록 된 디지털 필터를 포함하고, 여기서 상기 디지털 필터는 왜곡을 억제하기 위해 상기 출력을 클럭 속도로 샘플링한다. 다른 양상에서, 본 발명은 제 1 해상도를 갖는 제 1 펄스 코드 변조 신호를 제 1 해상도 보다 작은 제 2 해상도를 갖는 제 2 펄스 코드 변조 신호로 변조하는 단계를 포함한다. 이 양상은 또한 상기 제 2 펄스 코드 변조 신호를, 클럭 속도를 갖는 시간상으로 복수의 펄스들을 포함하는 제 3 신호로 변조하는 단계, 및 상기 제 3 신호의 왜곡을 억제하기 위해 상기 시간상으로 복수의 펄스들을 디지털 영역에서 필터링하는 단계를 더 포함한다.
신호 처리기, 펄스폭 변조기, 펄스 코드 변조, 신호 왜곡

Description

신호 처리를 위한 장치 및 방법{DEVICE AND METHOD FOR SIGNAL PROCESSING}
본 발명은 신호 처리 기술에 관한 것으로, 특히 예를 들어, 디지털 오디오 신호들과 같은 디지털 신호들을 처리하기 위한 장치 및 방법에 관한 것이다.
문서화된 바와 같이, 디지털-대-아날로그 변환기는 아날로그 전력 증폭기에 의한 증폭을 위해 디지털화 신호들을 처리하도록 사용될 수 있다. 예를 들어, Erik Bresch 및 Wayne T. Padgett의 "새로운 피드백 전략을 유도하는 디지털 오디오 전력 증폭기의 TMS320C67-기반 설계(TMS320C67-Based Design Of A Digital Audio Power Amplifier Introducing Novel Feedback Strategy)"(http://www.ti.com/sc/docs /general/dsp/fest99/poster/hbreschpadgett.pdf)는 오디오 신호들과 관련하여 이용되는 그와 같은 증폭 기술을 설명한다. 도 1은 Bresch 및 Padgett에 의해 설명된 클래스-D 타입 오디오 전력 증폭기의 기본 구조를 도시한다.
컴팩트 디스크(CD) 플레이어들과 같은 어떤 디지털 오디오 신호 소스들이 펄스 코드 변조된 디지털화 오디오 신호들을 제공한다. 그와 같은 디지털화 오디오 신호들은 16 비트 해상도 및 44.1 kHz 샘플링 주파수를 가질 수 있다. 그러나, 상기 오디오 신호는 특정 애플리케이션에서 유용하도록 변조되거나 증폭되어야 할 수 있다.
복수의 기술들은 디지털 데이터 스트림이 아날로그 신호로서 나타나게 한다. 그와 같은 일 기술은 시그마-델타 변조기의 이용을 포함하며, 또 다른 기술은 펄스폭 변조기의 이용을 포함한다.
이들 2가지 기술들의 각각은 특정 애플리케이션들의 어떤 장점들 및 단점들을 갖는다. 예를 들어, 시그마-델타 변조기로부터의 출력은 잡음 량이 비교적 낮고 총 고조파 왜곡(THD) 량이 어떤 오디오 장비 애플리케이션들에 대해 알맞도록(약 0.001% 정도) 높은 정도의 정확성을 가질 수 있다. James Candy 및 Gabor Temes에 의해 문서화된 "델타-시그마 데이터 컨버터들의 오버샘플링(OverSampling Delta-Sigma Data Converters)"(ISBN 0-87942-285-8)에서, 어떤 시그마-델타 변조기들에 이용되는 일 종래기술은 16-비트 오디오 데이터의 스트림을 더 높은 클럭 속도의 4-비트 데이터의 스트림으로 변환하는 것이다. 또한 문서화된 바와 같이, 그와 같은 4-비트로의 양자화와 관련된 잡음이 "형상화(shaped)"될 수 있어 비교적 높은 주파수들로 나타난다. 그러나, 그와 같은 기술(적어도 어떤 오디오 장비 애플리케이션들에 대해)의 일 단점은 시그마-델타 변조기로부터의 디지털 출력이 데이터 스트림에 존재하는 가변 주파수들로 인하여 아날로그 전압으로 용이하게 변환되지 않을 수 있다는 것이다.
펄스폭 변조기는 클래스-D 타입 오디오 전력 증폭기를 구동할 수 있으며 비교적 용이하게 아날로그 전압으로 변환될 수 있는 낮고 제어된 주파수를 갖는 출력을 생성할 수 있다. 또한, 어떤 펄스폭 변조 기술들은 어떤 시그마-델타 변조 기술 들보다 적은 에러를 유도할 수 있다.
어떤 개발자들은 시그마-델타 변조 기술의 양의 왜곡 및 잡음 성능 특성들을 가질 뿐 아니라, 펄스폭 변조 기술의 낮은 주파수 및 예측가능한 출력 특성들을 갖는 신호를 생성하려 하였다. 예를 들어, Bresch 및 Padgett은 그와 같은 일 시도를 "새로운 피드백 전략을 도입하는 디지털 오디오 전력 증폭기의 TMS320C67-기반 설계(TMS320C67-Based Design of a Digital Audio Power Amplifier Introducing Novel Feedback Strategy)"에서 문서화하였다. 또한, 오디오 주파수 대역(즉, 20 Hz 내지 20 kHz)의 75 db에 근접한 신호 대 잡음비를 발생시키는 펄스폭 변조기와 시그마-델타 타입 변조기를 조합하려는 시도가 K.P. Sozaski, R. Strzelecki 및 Z. Fedyczak에 의해 "클래스-D 오디오 전력 증폭기에 대한 디지털 제어 회로"로 문서화되었다. 그러나, 그와 같은 성능은 어떤 환경들이나 특정 사용자들에 대해 불충분하거나 허용가능하지 않을 수 있다.
펄스폭 변조기는 (오디오 주파수 대역의 높은 고조파 용량(content)에 의해 야기되는 것으로 생각되는) 왜곡을 오디오 신호와 같은 신호에 유도할 수 있음을 인지하여, 어떤 개발자들은 (1) 시그마-델타-대-펄스-폭-변조기 회로를 이용하여 아날로그 출력을 생성하고, 그 후에 (2) 폐루프 시스템에서 상기 아날로그 출력을 피드백하여 에러 신호를 생성함으로써 상기 왜곡을 감소시키려 하였다. Delano에 의한 미국 특허 No. 6,515,604는 에러 신호를 생성하는 그와 같은 시스템을 논의한다. Bresch 및 Padgett는 이러한 타입의 또 다른 시스템을 "새로운 피드백 전략을 유도하는 디지털 오디오 전력 증폭기의 TMS320C67-기반 설계(TMS320C67-Based Design of a Digital Audio Power Amplifier Introducing Novel Feedback Strategy)"에서 논의한다.
그러나, 어떤 애플리케이션들이나 사용자들에 대해, 디지털 영역의 왜곡에 대해 정정하는 것이 바람직할 수 있다. 또한, 적어도 특정 오디오 장비 애플리케이션들이 시그마-델타 변조기와 유사한 높은 정도의 잡음 형상화를 가능하게 하는 신호 처리기를 갖는 것이 바람직할 수 있다. 그와 같은 신호 처리기의 추가의 유리한 특성들은 큰 신호 진폭들이 특정 주파수 범위(예를 들어, 오디오 주파수 범위)에서 생성될 수 있는 변조 깊이뿐 아니라, 간단한 디지털 대 아날로그 컨버터가 예를 들어, 간단한 디지털 구동기에 접속된 RC 네트워크를 이용하여 형성될 수 있도록 주어진 기간 동안 비교적 작은 그리고 고정수의 값들의 이용을 둘 다 포함할 수 있다. 그와 같은 신호 처리기의 또 다른 바람직한 특성은 어떤 클래스-D 타입 오디오 전력 증폭기들에 사용되는 타입의 스위치들(예를 들어, MOSFET들)을 구동하도록 이용될 수 있는 낮은 출력 주파수일 수 있다.
일 양상에서, 본 발명은 클럭 속도를 갖는 펄스폭 변조기를 갖는 신호 처리기를 특징으로 한다. 상기 양상의 신호 처리기는 또한, 상기 펄스폭 변조기의 출력을 수신하도록 된 디지털 필터를 포함하며, 여기서 상기 출력은 왜곡을 포함하며, 상기 디지털 필터는 상기 왜곡을 억제하기 위해 상기 출력을 클럭 속도로 샘플링한다.
또 하나의 양상에서, 본 발명은 펄스폭 변조 후에 존재하는 디지털 신호의 왜곡을 억제하는 디지털 회로를 특징으로 하며, 여기서 상기 펄스폭 변조는 클럭 속도로 발생하며, 여기서 상기 디지털 회로는 상기 왜곡을 갖는 신호를 수신하고 상기 신호를 클럭 속도로 샘플링하도록 된 디지털 필터를 포함한다.
또 다른 양상에서, 본 발명은 왜곡이 있는 출력을 갖는 펄스폭 변조기를 포함하는 디지털 신호 처리 회로를 특징으로 하며, 상기 회로는 상기 출력을 샘플링하고 상기 왜곡을 디지털 영역에서 억제하는 수단을 더 포함한다.
또 다른 양상에서, 본 발명은 디지털 입력 신호를 변조하기 위한 신호 처리기를 특징으로 한다. 본 양상의 처리기는 인코더 스테이지와 결합된 필터 및 상기 인코더 스테이지로부터의 업스트림을 구비한, 전송 경로를 갖는 폐루프 디지털 회로를 포함하며, 여기서 상기 인코더 스테이지는 1차 시그마-델타 타입 변조기와 펄스폭 변조기를 갖는다. 그와 같은 양상에서, 상기 시그마-델타 타입 변조기는 주기를 갖는 오버샘플링 신호 및 레벨들의 총 수를 생성하고, 상기 펄스폭 변조기는 상기 주기 동안 M배의 클럭 속도로 동작하며, 여기서 M은 상기 오버샘플링 신호의 레벨들의 총 수이며, 여기서 상기 전송 경로는 출력 및 왜곡을 생성한다. 또한, 그와 같은 양상에서, 상기 처리기는 왜곡을 억제하기 위해 디지털 영역의 출력을 샘플링하는 저역 통과 단일 극성 IIR 필터를 갖는 피드백 경로를 더 포함한다.
또 다른 양상에서, 본 발명은 출력을 갖는 펄스폭 변조 회로와 결합된 오버샘플링 회로를 포함하는 신호 처리기를 특징으로 한다. 상기 양상에서, 상기 신호 처리기는 또한, 디지털 영역에서 상기 출력을 샘플링하는 디지털 필터를 갖는 피드백 경로를 포함한다.
또 다른 양상에서, 본 발명은 펄스 코드 변조 디지털 신호를 수신하고, 왜곡을 갖는 펄스폭 변조 디지털 신호를 생성하도록 된 집적 회로 칩을 특징으로 하며, 여기서 상기 왜곡은 상기 펄스폭 변조 디지털 신호의 클럭 속도로 동작하는 디지털 필터에 의해 억제된다.
또 다른 양상에서, 본 발명은 제 1 해상도를 갖는 제 1 펄스 코드 변조 신호를 제 2 해상도를 갖는 제 2 펄스 코드 변조 신호로 변조하는 단계를 포함하며, 여기서 상기 제 2 해상도는 상기 제 1 해상도보다 작은 것을 특징으로 하는 방법을 제공한다. 이 양상에서, 상기 방법은 또한 상기 제 2 펄스 코드 변조 신호를, 클럭 속도로 생성되는 시간상으로 복수의 펄스들을 갖는 제 3 신호로 변조하는 단계를 포함하며, 상기 제 3 신호의 왜곡을 억제하기 위해 상기 시간상으로 복수의 펄스들을 디지털 영역에서 필터링하는 단계를 더 포함한다.
또 다른 양상에서, 본 발명은 제 1 해상도를 갖는 제 1 펄스 코드 변조 신호를 제 2 해상도를 갖는 제 2 펄스 코드 변조 신호로 변조하는 수단을 포함하며, 여기서 상기 제 2 해상도는 상기 제 1 해상도보다 작은 것을 특징으로 하는 장치를 제공한다. 그와 같은 양상에서, 상기 장치는 상기 제 2 펄스 코드 변조 신호를 클럭 속도를 갖는 시간상으로 복수의 펄스들을 갖는 제 3 신호로 변조하는 수단뿐 아니라, 상기 제 3 신호의 왜곡을 억제하기 위해 시간상으로 복수의 펄스들을 디지털 영역에서 필터링하는 수단을 더 포함한다.
본 발명의 전술한 특징들 및 다른 양상들은 첨부한 도면들과 관련하여 이하 에 설명된다.
도 1은 Bresch 및 Padgett에 의해 문서화된, 클래스-D 오디오 증폭기의 종래 구조의 블록도를 도시한다.
도 2는 본 발명에 따른 신호 처리기(200)의 일 실시예의 블록도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 디지털 전력 증폭 시스템(300)의 블록도를 도시한다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 디지털 신호를 변조하고 증폭하는 방법의 블록도를 도시한다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 간략화된 집적 회로 칩들(501, 510)을 도시한다.
도 6은 본 발명의 일 실시예에 따른 휴대용 오디오 플레이어(600)를 도시한다.
도 7a 내지 7d는 본 발명의 일 실시예를 나타내는 Verilog 모듈들의 컴퓨터 코드 리스팅을 도시한다.
도 8은 본 발명의 일 실시예의 컴퓨터 모델에 대한 주파수 응답 플롯을 도시한다.
도 9는 본 발명의 다른 실시예의 주파수 응답 플롯을 도시한다.
도 10은 도 9에 도시된 플롯을 발생하는데 사용되는 실시예의 FPGA 구현을 사용하여 측정된 주파수 응답 플롯을 도시한다.
도면들은 예시적인 것이며, 첨부된 청구항들의 전체 범주를 제한하는 것으로 간주되지 않음을 이해해야 한다.
본 발명의 실시예들에 일치하는 장치들, 시스템들 및 방법들의 다양한 실시예들은 도면들을 참조하여 설명될 것이다.
본 발명의 일 실시예에서, 신호 처리기(200)는 디지털 와이드-비트(wide-bit) 입력 신호를 수신하며, 입력 신호(205)의 펄스 폭 변조 과정에 의해 출력 신호(235)로 도입될 수 있는 모든 에러를 보정하기 위해 전체적으로 디지털 영역에 있는 피드백을 사용한다. 본 발명의 다양한 실시예들은 예를 들어, 광 디스크 재생기(예를 들어, 디지털 다용도 디스크(DVD) 재생기)에 사용하기 위한 (1) 집적 회로 칩(501)과, 여기서 칩(501)은 적어도 두개의 신호 처리기들(200-1,200-2)(즉, 하나는 왼쪽 채널 출력을 위한 것이며, 다른 것은 오른쪽 채널 출력을 위한 것)을 포함하며, 서라운드 사운드 오디오 전력 증폭기에 사용하기 위한 (2) 집적 회로 칩(551)과, 여기서 칩(551)은 8개의 신호 처리기들(200-1 내지 200-8)(즉, 하나는 각 8개의 출력 채널들을 위한 것임)을 포함하며, 헤드폰들을 가질 수 있는 (3) 휴대용 전자 재생기(600)와, 여기서 적어도 하나의 신호 처리기(200)는 예를 들어, 헤드폰 증폭기와 같은 디지털 전력 증폭 시스템(300)과 관련하여 사용되며, 산업 자동 시스템에 사용될 수 있는 (4) 범용 디지털-대-아날로그 컨버터(예를 들어, 16비트 디지털-대-아날로그 컨버터)와, 그리고 원격통신 장비에 사용하기 위한 (5) 집적 회로 칩(예를 들어, 이동 또는 셀룰러 폰)을 포함할 수 있다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예는 전체적으로 디지털 영역에 서 펄스 폭 변조된 출력 신호(235)를 샘플링함으로써 왜곡을 평가 및 보정하는 디지털 필터(240)를 구현하는 폐루프 신호 처리기(200)를 특징으로 한다. 특히, 도 2는 본 발명의 일 실시예에 따라 폐루프 신호 처리기(200)의 블록도를 도시한다. 본 실시예에서, 디지털 입력 신호(205)는 적분기 단계(220)와 엔코더 단계(230)를 포함하는 포워드 경로를 통해 송신되며, 실시예의 제어 회로를 폐쇄하는, 전체적으로 디지털 피드백 경로에 의해 증가한다. 디지털 입력 신호는 예를 들어, 44.1 kHz 주파수에서 16-비트 펄스 코드 변조 신호가 될 수 있다. 도 2에 도시된 실시예의 디지털 필터(240)는 엔코더 단계(230)에 의해 생성된 왜곡(보다 구체적으로는, 펄스 폭 변조기(234) 결합에 오버샘플링 필터(232)를 갖는 실시예의 변환 기술에 의해 생성된 왜곡)의 캡쳐를 도와주는데, 이는 실시예의 디지털 필터(240)가 펄스 폭 변조 신호(235)의 서브-간격들 각각을 샘플하며, 펄스 폭 변조된 디지털 신호(235) 데이터스트림을 평탄화하기 위해 저역 통과 필터를 사용하기 때문이다).
일 실시예의 필터 단계(220)는 하나의 디지털 적분기(즉, 원점 극점을 갖는 단일 극성 필터)가 될 수 있다. 이러한 실시예에서, 필터 단계(220)는 디지털 입력 신호(205)와 필터링된 신호(236) 간의 모든 차이를 수신하여 축적한다. 결과적으로, 이러한 필터 단계(220)는 이 차이를 정확하게 또는 대략 영(zero)으로 보정하는 것을 도와준다(즉, 에러를 영으로 보정한다). 따라서, 일 실시예에서, 필터 단계의 전달 함수는 적분기-H(s)=1/s 가 될 수 있다. 필터 출력 신호(225)는 엔코더 단계(230)로 송신된다. 다른 실시예에서, 필터 단계(220)는 2차 요소가 될 수 있다.
일 실시예의 엔코더 단계(230)는 필터 출력 신호(본 실시예에서, 펄스 코드 변조 신호 형태일 수 있음)를 펄스 폭 변조 신호(235)로 변조할 수 있다. 도 2에 도시된 실시예의 엔코더 단계(230)는 오버샘플링 필터(232)와 펄스 폭 변조기(234)를 포함한다. 이러한 실시예의 오버샘플링 필터(232)는 예를 들어, 1차 시그마-델타 타입 변조기가 될 수 있다. 하나의 예시적 실시예에서, 오버샘플링 필터(232)는 44.1kHz의 16비트 출력 신호(225)를 1.411 MHz의 4비트 오버샘플링된 신호(227)(즉, 또한 "32x" 오버샘플링으로 불리는 32*44.1kHz)로 변조할 수 있다. 다른 실시예들에서, 오버샘플링 필터(232)는 와이드-비트 신호(예를 들어, 12-24 비트들)를 단지 수 비트들(예를 들어, 2-6 비트들)의 신호로 변조할 수 있다. 이러한 실시예의 오버샘플링 필터(232)는 예를 들어, 상보 금속 산화물 반도체(CMOS) 공정으로 구현될 수 있다.
일 실시예의 시그마-델타 변조기(232)는 작은 수의 비트들에 대한 각 샘플에서의 진폭을 나타낼 수 있는 반면에, 펄스 폭 변조기(234)는 짧은 양의 시간에 대한 각 사이클에서의 진폭을 나타낼 수 있다. 시그마-델타 변조기(232)는 정확한 시간들에서 4 비트들을 발생함으로써 일정한 잡음 특성을 갖는 신호를 매우 정확하게 나타낼 수 있다. 하지만, 각 주기에서 펄스 폭들을 발생하기 위해 중간 시그마-델타 변조기를 사용하는 펄스 폭 변조기에 의해 발생된, 증가되지 않은 출력 신호는 일정 순간들에서 만족스럽지 못하거나 바람직하지 않을 수 있는데, 이는 출력 신호가 상당한 량의 왜곡을 포함할 수 있기 때문이다. 이러한 왜곡은 적어도 부분적으로는 정확한 시간에서 시그마-델타 변조기로부터 샘플을 렌더링(rendering) 하는 데에 있어서 펄스 폭 변조기의 무능함에 의해 초래되는 것으로 간주된다.
수학적으로는, 일 실시예의 시그마-델타 변조기(232)로부터의 비트 출력을 이를 생성한 클럭의 정확한 시간에서 양호한 샘플이 되는 것으로서 고려하는 것이 필요하다. 하지만, 펄스 폭 변조기(234)가 정확할 수 있지만은, 이 정확한 타이밍을 유지할 수 없을 수 있다. 예를 들어, 펄스 폭 변조기(234)의 출력이 주기의 제 1 분기에 대해 하이(high)인 경우에, 1/4의 신호 레벨이 나타난다. 만일 펄스 폭 변조기(234)의 출력이 주기의 최종 분기에 대해 하이인 경우에, 신호 레벨은 또한 1/4로서 나타난다. 비록 펄스 폭 변조기(234)의 상태들 모두가 동일 신호 레벨(즉, 1/4의 신호 레벨)을 나타내지만은, 이들은 다른 시간들에서의 신호 레벨을 나타낸다. 일 실시예에서, 정확한 시간에서 시그마-델타 샘플을 렌더링함에 있어서 이러한 펄스 폭 변조기(234)의 무능함은 적어도 부분적으로는 일정 시그마-델타-대-펄스-폭-변조기 엔코딩 과정들에 의해 도입된 왜곡의 원인으로서 간주된다.
도 2에 도시된 실시예의 펄스 폭 변조기(234)는 펄스 코드 변조된 디지털 신호로부터의 오버샘플링된 신호(227)(예를 들어, 4비트 신호)를 펄스 폭 변조된 디지털 신호(235)와 같은 비교적 작은 범위의 시간 값들로 변환한다. 예를 들어, 만일 4비트 데이터의 스트림이 펄스 폭 변조기(234)를 제어하는데 사용되어, 4비트 샘플이 값 "5"를 나타내는 경우에, 펄스 폭 변조기(234)의 출력은 주기의 5/16에 대해 하이 상태가 될 것이다(일반적으로, 만일 4비트 데이터가 값 "N"을 엔코딩하는 데에 이용되는 경우, 펄스 폭 변조기(234)의 출력은 주기의 N/16에 대해 하이 상태가 될 것이다). 이러한 실시예에서, 펄스 폭 변조기(234)는 오버샘플링된 신호 (227) 주기의 16배의 클럭 속도로 동작할 수 있다. 펄스 폭 변조기(234)에 대한 이러한 클럭 속도는 오버샘플링 필터(232)의 속도의 M 배이다(여기서 M=16이며, 오버샘플링된 신호(227) 레벨의 개수이다). 적어도 일 실시예에서, 이러한 클럭 속도는 적합한 가변의 펄스 폭 출력 신호를 생성할 수 있게 한다.
도 2에 도시된 신호 처리 회로(200)는 또한 피드백 경로를 포함한다. 도 2에 도시된 바와 같이, 펄스 폭 변조 신호(235)는 합산점(210)에서 디지털 입력 신호(205)와 결합하기 이전에(이 경우에서, 감산하기 이전에) 디지털 필터(240)로 공급된다. 이러한 방식으로, 필터 단계(220)에 공급된 에러 신호는 디지털 입력 신호(205)와 필터링된 신호(236)와의 차이가 된다. 도 2에 도시된 실시예의 디지털 필터(240)는 펄스 폭 변조기(234)의 클럭 속도에서 동작하며, 따라서 이 출력 시간에서 가능한 양자화들과 동일한 속도로 펄스 폭 변조된 출력 신호(235)를 샘플링할 수 있다.
예를 들어, 일 실시예의 펄스 폭 변조기(234)가 16 MHz의 클럭 속도에서 실행하는 경우에, 이는 또한 16 클럭 사이클에 대해 4비트 량을 처리할 수 있다. 이를 위해, 이 펄스 폭 변조기(234)에는 1 MHz의 클럭 속도에서 4비트 량이 제공되는 것으로 기대할 것이며, 이후에 후속 16 클럭 사이클에 대해(즉, 펄스 폭 변조기(234)가 후속 샘플을 처리하기 이전의 후속 마이크로초에 대해), 펄스 폭 변조기(234)는 펄스 폭 변조된 디지털 신호(235)를 발생한다. 만일 디지털 필터(240)가 수신되는 시간에서 펄스 폭 변조된 양자화와 동일한 속도(본 실시예에서, 16 MHz 속도)에서 동작하는 경우에, 디지털 필터(240)는 펄스 폭 변조된 출력 신호(235)에 서 존재하는 모든 부분의 수학적 정보를 샘플링할 수 있다. 특히, 디지털 필터(240)는 펄스 폭 변조된 출력 신호(235)의 시간에서 모든 가능한 위치들의 샘플을 수신할 것이며, 이에 따라 디지털 필터(240)가 에러 없이 펄스 폭 변조된 출력 신호(235)를 측정하게 할 것이다. 이러한 실시예의 디지털 필터(240)가 자신의 클럭 속도보다 빠르게 발생하는 것을 식별할 수 없지만은, 펄스 폭 변조기(234)가 또한 이 동일한 클럭 속도보다 빠르게 변할 수 없기에 어떠한 정보도 분실되지 않는다. 이러한 방식으로, 일 실시예의 디지털 필터(240)는 펄스 폭 변조된 출력 신호(235)의 모든 비트들을 캡쳐할 수 있다.
일 실시예의 디지털 필터(240)는 또한 출력 신호(235)를 출력 신호(235)의 와이드-비트(예를 들어, 16비트) 표현으로 재합성하여 필터링된 신호(236)를 생성하게 되는데, 이 필터링된 신호는 디지털 입력 신호(205)와 동일한 비트 폭과 클럭 속도의 펄스 코드 변조 신호가다. 이 필터링된 신호(236)는 이후에 에러 신호를 형성하기 위해 디지털 입력 신호(205)로부터 감산될 수 있다. 일 실시예에서, 디지털 필터(240)는 출력 신호(235)를 재합성하여 와이드-비트 필터링된 신호(236)를 형성하도록 디지털 필터 설계를 사용한다. 이 디지털 필터(240)는 적분기 또는 예를 들어, 단순한 IIR 단일 극성 필터(예를 들어, y(n)=y(n-1)+a(x(n)-y(n-1)), 여기서 "a"는 1/(2^9)와 같은 스케일링 인자가 됨)와 같은 반복적인 평균화기가 될 수 있다.
도 2에 도시된 실시예가 폐루프 피드백 경로를 포함하기는 하지만, 예를 들어, 피드-포워드 경로 또는 다른 개방 루프 회로를 사용하는 등가 실시예들이 또한 구현될 수 있음을 이해해야 한다.
도 2에서 도시된 폐루프 응답은, 엔코더 단계(230)로부터의 왜곡이 억제되며, 복수의 유리한 성능 특성들이 구현될 수 있는 것이다. 예를 들어, 본 발명의 일 실시예는 오디오 주파수 대역에서 -1 db까지의 변조 깊이를 나타낼 수 있다.
부가적으로, 본 발명의 실시예는 펄스 폭 변조 과정에서 에러들을 억제할 수 있으며, 이에 따라 THD는 일정 오디오 장비 응용들에서 대략 90-100 db로 감소한다. 도 2에 도시된 실시예는 오버샘플링 필터(232)로부터의 잡음을 억제할 수 있다. 특히, 필터 스테이지(220)가 적분기이고, 오버샘플링 필터(232)는 1차 시그마-델타 변조기(first order sigma-delta modulator)이고 그리고 상기 디지털 필터(240)는 1차 필터인 실시예에서, 시그마-델타 변조기(232)에 의해 삽입된 개루프 잡음(open loop noise)은 1차로 형상 지어진다(즉, 잡음은 10당 20db로 감소한다). 그러나, 이러한 실시예의 폐루프 응답은 2만큼 더 큰 차수(즉, 필터 스테이지(220) 소자로부터의 1치와 디지털 필터(240) 소자로부터 1차)에 의해 상기 잡음을 억제한다. 이러한 방식으로, 상기 실시예는 오버샘플링 필터(232)로부터의 잡음을 3차 이상으로 억제한다.
도 3은 본 발명의 실시예에 따른 디지털 전력 증폭 시스템의 블록 다이어그램이다. 도 3에 도시된 실시예는 신호 처리기(200)(예를 들면, 도 2에 도시된 바와 같은), 2진 전력 증폭기(320) 및 복조 필터(demodulation filter)(330)를 포함한다. 이 실시예에서, 디지털 입력 신호(205)는 신호 처리기(200)를 통해 펄스 폭 변조 신호(235)를 얻도록 전송된다. 도시된 실시예에서 구형파(rectangular wave) 형 태인 상기 펄스 폭 변조 신호(235)는 후속으로 2진 전력 증폭기(320)에 보내지고, 여기서 상기 디지털 신호(235)는 증폭되어 증폭된 구형파 출력(325)을 생성한다. 일 실시예에서, 상기 2진 전력 증폭기(320)는 예를 들면 MOSFET들을 포함하는 Class-D 유형의 스위칭 전력 증폭기이다. 그러나, 본 발명의 다른 실시예들의 2진 전력 증폭기(320)는 임의의 다양한 스위치 구성 및 전력 레벨을 포함할 수 있다.
도 3에 도시된 실시예에서, 상기 증폭된 구형파 출력(325)은 복조 필터(330)에 의해 필터링되어 증폭된 아날로그 출력 신호(335)를 생성하며, 이 증폭된 아날로그 출력 신호는 하나 이상의 스피커로 전송되기에 적합하다. 일 실시예에서, 복조 필터(330)는 단순 RC 필터이다.
도 4a 및 4b는 본 발명의 실시예에 따른 디지털 신호를 변조하고 증폭하는 방법의 블록 다이어그램을 도시한다. 이러한 실시예에서, 디지털 입력 신호(205)는 예를 들면 CD 또는 DVD 판독기로부터 수신된다(단계 405). 그 다음, 상기 입력 신호(205)는 예를 들면 1차 시그마-델타 변조기를 사용하여 오버샘플링된다(단계 410). 이러한 실시예에서, 이러한 오버샘플링은 와이드 비트 신호)(예를 들어, 16비트)를 내로우-비트 신호(narrow-bit signal)(예를 들어, 4비트)로 변환하며, 이는 고속 샘플링에서 제공된다.
도 4a의 단계(415)는 제 2 변조 스테이지를 도시한다. 도 4a 및 4b에 도시된 실시예에서, 상기 제 2 변조 스테이지는 작은 범위의 크기 값(예를 들어, 오버샘플링된 펄스 코드 변조 신호(227))을 작은 범위의 시간 값(예를 들어, 펄스 폭 변조 신호)로 변환하며, 이는 특정 클럭 속도에서 제공된다. 그 다음, 시간 펄스가 제공 되었던 클럭 속도와 동일한 클럭 속도에서 상기 시간 펄스가 디지털 영역에서 측정된다. 도 4a의 단계(420)는 이 단계를 도시하며, 특히 펄스 폭 변조 디지털 신호(235)를 적분하거나 순환적으로 평균하고 그리고 예를 들면 44.1kHz에서 16비트 펄스 코드 변조 신호로 변환함으로써 상기 펄스 폭 변조 디지털 신호(235)를 필터링하는 기술을 도시한다. 일 실시예에서, 상기 펄스 폭 변조 디지털 신호(235)는 상기 펄스 폭 변조 신호(235)가 만들어진 클럭 속도와 동일한 클럭 속도에서 디지털 필터(240)에 의해 샘플링된다.
도 4a에 도시된 바와 같이, 상기 디지털 입력 신호(205)는 예를 들면 음의 필터 신호(236)인 디지털 피드백 신호와 함께 결합된다(단계 425). 단계(430)는 상기 필터 신호(236)와 디지털 입력 신호(205) 사이의 모든 오차(error)를 점차 수정하기 위한 필터링 기술(예를 들어, 적분 또는 순환적 평균 처리)을 도시한다.
그 다음에, 도 4b에 도시된 실시예의 단계(435)에 나타난 바와 같이, 정정된 디지털 출력 신호(235)는 증폭될 수 있다. 일 실시예의 단계(440)는 상기 증폭된 디지털 펄스폭 변조 출력 신호(235)를 아날로그 신호로 변환하는 저역 통과 필터 프로세스이다. 상기 필터 프로세스는 상기 직사각형파 아래의 면적을 필수적으로 적분하여 아날로그 출력을 생성함으로써 디지털 아날로그 변환을 달성한다.
도 5a는 본 발명의 일 실시예의 간략화된 집적 회로 칩(501)을 도시한다. 도 5a에 도시된 실시예에서, 상기 집적 회로 칩(501)은 2개의 출력 채널들의 각각에 대해 2개의 신호 처리기들(200-1, 200-2)을 포함한다. 그와 같은 칩(501)은 또한 마스터 클럭(510), 하나 이상의 입력 버퍼들(520) 및 하나 이상의 출력 버퍼들 (530-1, 530-2)을 포함할 수 있다.
도 5b에 도시된 실시예는 8개의 신호 처리기들(200-1 내지 200-8)을 포함하는 집적 회로 칩(551)이며, 상기 처리기들은 8개의 출력 채널들을 생성하기 위해 서라운드 사운드 시스템에서 사용될 수 있다. 상기 칩(551)은 또한, 마스터 클럭(560), 하나 이상의 입력 버퍼들(570) 및 하나 이상의 출력 버퍼들(580)을 구비할 수 있다.
어떤 오디오 장비 애플리케이션들의 출력 주파수는 350 kHz 내지 800 kHz의 범위에 있도록 예측된다. DVD 플레이어의 샘플링 주파수가 약 48 kHz이면, 본 발명의 임의의 실시예들의 집적 회로 칩들(501, 551)의 샘플링 주파수는 12.288 MHz(즉, 48 kHz*256)일 수 있다. 집적 회로 칩들(501, 551)의 임의의 실시예들에 대한 마스터 클럭들(510, 560)은 약 768 kHz의 주파수들을 갖는 출력들을 생성하기 위해 12.288 MHz에서 동작할 수 있다. 그와 같은 실시예들에서, 상기 신호 처리기들(200-1 내지 200-N)의 상기 펄스폭 변조기(234) 및 디지털 필터들(240)은 12.288 MHz에서 동작할 수 있다.
도 6은 본 발명의 일 실시예에 따른 휴대용 오디오 플레이어(600)를 도시한다. 상기 휴대용 플레이어(600)는 디지털 전력 증폭 시스템(300), 하나 이상의 디지털 오디오 신호 소스들 및 헤드폰 잭(610) 또는 스피커(612-1)와 같은 하나 이상의 출력 장치들을 포함할 수 있다. 본 발명의 임의의 실시예들에 따르면, 상기 디지털 오디오 신호 소스는 디지털 수신기(602)(예를 들어, 무선 신호 수신기), 광 디스크 판독기(604)(예를 들어, CD 판독기)와 같은 메모리 매체 판독기 또는 디지 털 오디오 파일(606)(예를 들어, MPEG 파일)의 저장을 위한 메모리 장치를 포함할 수 있다.
도 7a ~ 도 7d는 본 발명의 일 실시예를 구현하는 어떤 베릴로그(Verilog) 모듈들에 대한 컴퓨터 코드 리스팅을 도시한다. 상기 모듈들에서, "Clk"는 오디오 데이터율의 배수로 실행할 수 있는 클럭 신호이다. "Clken"은 하이로 고정되어 모든 클럭을 인에이블할 수 있는 클럭 인에이블 신호이다. "Reset"은 비동기 리셋이며, 전형적으로 시스템 초기화 후에 낮은 레벨로 리턴할 것이다. "Phase"는 PWM 출력 비트를 생성하기 위해 상기 PWM 셀에서 사용된다. "In"은 입력 데이터, 전형적으로 16 비트-워드의 오디오 데이터이다. 상기 변수 "pwm"은 이들 모듈들에 의해 생성되는 펄스폭 변조 포맷의 출력 비트이다.
도 8은 본 발명의 일 실시예의 컴퓨터 모델에 의해 생성된 주파수 응답 플롯이다. 상기 모델링 실시예에서, 상기 필터 스테이지(220)는 적분기이고, 상기 오버샘플링 필터(232)는 16개 레벨들을 갖는 1차 시그마-델타 변조기이며, 상기 펄스폭 변조기(234)는 상기 오버샘플링 필터(232)의 클럭 속도의 16배인 클럭 속도로 실행한다. 상기 모델링 실시예의 신호 처리기(200)에 제공된 디지털 입력 신호(205)는 24비트 폭(이는 폭-비트 필터링 신호(236)와 같음)이다. 상기 모델링 실시예의 디지털 필터(240)는 27 MHz의 클럭 속도로 실행하는 1차 필터이다. 도 8에 도시된 바와 같이, 상기 모델링 실시예는 어떤 애플리케이션들 또는 사용자들, 예를 들어 어떤 오디오 장비 애플리케이션들에 대한 적절한 왜곡 및 잡음 특성들을 갖는다.
도 9는 본 발명의 또 하나의 실시예의 컴퓨터 모델에 의해 생성되는 주파수 응답 플롯이다. 제 2 모델링 실시예에서, 상기 필터 스테이지(220)는 2차 필터이고, 상기 오버샘플링 필터(232)는 32개 레벨들을 갖는 1차 시그마-델타 변조기이며, 상기 펄스폭 변조기(234)는 상기 오버샘플링 필터(232)의 클럭 속도의 32배인 클럭 속도로 실행한다. 상기 모델링 실시예의 신호 처리기(200)에 제공된 디지털 입력 신호(205)는 24 비트 폭(상기 폭-비트 필터링 신호(236)와 같음)이다. 상기 제 2 모델링 실시예의 디지털 필터(240)는 27 MHz의 클럭 속도로 실행하는 1차 필터이다. 도 9에 도시된 바와 같이, 상기 모델링 실시예는 필수적으로 왜곡을 생성하지 않으며 약 200 kHz까지의 매우 낮은 잡음을 생성한다.
도 10은 오디오 측정 시스템을 이용하여 측정되는 필드 프로그램가능 게이트 어레이(FPGA) 상에 구현되는 신호 처리기(200)에 의해 생성된 주파수 응답 플롯이다. 상기 신호 처리기(200)에서, 상기 필터 스테이지(220)는 2차 필터이고, 상기 오버샘플링 필터(232)는 32개 레벨들을 갖는 1차 시그마-델타 변조기이며, 상기 펄스폭 변조기(234)는 상기 오버샘플링 필터(232)의 클럭 속도의 32배인 클럭 속도로 실행한다. 상기 신호 처리기(200)에 제공된 디지털 입력 신호(205)는 24 비트 폭(상기 폭-비트 필터링 신호(236)와 같음)이다. 상기 신호 처리기(200)의 디지털 필터(240)는 27 MHz의 클럭 속도로 실행하는 1차 필터이다. 도 10에 도시된 바와 같이, 그와 같은 신호 처리기(200)(그의 출력은 RC 필터로 필터링됨)의 THD는 약 90 db이다.
예시적인 실시예들 및 예시적 방법들이 여기에 상세히 도시되고 설명되었지만, 명시적으로 도시되고 설명된 것과 동등할 수 있는 수많은 변동들 및 실시예들 이 존재할 수 있음을 당업자는 주목하고 이해해야 한다. 예를 들어, 본 발명의 범위는 모든 경우들에서 논의된 순서의 상술한 단계들의 실행으로 제한될 필요는 없다. 구체적으로 설명되지 않으면, 본 명세서에서 사용된 상기 용어 및 표현들은 제한사항이 아니다. 따라서, 본 발명은 특정의 예시되고 설명된 실시예 및 예시들(또는 이들을 설명하는데 사용된 용어들 또는 표현들)에 의해 제한되지 않으며, 보정된 청구범위들의 범위에 의해서만 제한된다.

Claims (80)

  1. 클럭 속도를 갖는 펄스 폭 변조기와; 그리고
    상기 펄스폭 변조기의 출력을 수신하는 디지털 필터를 포함하고,
    상기 출력은 왜곡을 포함하고, 상기 디지털 필터는 상기 왜곡을 억제하기 위해 상기 출력을 상기 클럭 속도로 샘플링하는 것을 특징으로 하는 신호 처리기.
  2. 제 1 항에 있어서,
    오버샘플링 변조기를 더 포함하는 것을 특징으로 하는 신호 처리기.
  3. 제 2 항에 있어서,
    상기 오버샘플링 변조기는 시그마-델타형 변조기를 포함하는 것을 특징으로 하는 신호 처리기.
  4. 제 3 항에 있어서,
    상기 오버샘플링 변조기는 상기 펄스폭 변조기의 상류에 있는 것을 특징으로 하는 신호 처리기.
  5. 제 4 항에 있어서,
    상기 오버샘플링 변조기는 주기 및 레벨들의 총수를 갖는 오버샘플링된 신호 를 발생시키고, 상기 클럭 속도는 상기 주기에 M을 곱한 것이며, 상기 M은 상기 오버샘플링된 신호에 있어서 상기 레벨들의 총수인 것을 특징으로 하는 신호 처리기.
  6. 제 5 항에 있어서,
    상기 시그마-델타형 변조기는 1차 시그마-델타형 변조기를 포함하는 것을 특징으로 하는 신호 처리기.
  7. 제 3 항에 있어서,
    상기 펄스폭 변조기의 상류의 필터를 더 포함하는 것을 특징으로 하는 신호 처리기.
  8. 제 1 항에 있어서,
    상기 디지털 필터는 IIR 필터를 포함하는 것을 특징으로 하는 신호 처리기.
  9. 제 8 항에 있어서,
    상기 IIR 필터는 단일 극성 필터를 포함하는 것을 특징으로 하는 신호 처리기.
  10. 제 1 항에 있어서,
    상기 디지털 필터는 저역 통과 필터를 포함하는 것을 특징으로 하는 신호 처 리기.
  11. 제 1 항에 있어서,
    상기 디지털 필터를 포함하는 피드백 경로를 더 포함하는 것을 특징으로 하는 신호 처리기.
  12. 제 1 항의 신호 처리기를 포함하는 집적 회로 칩 시스템.
  13. 제 12 항에 있어서,
    상기 시스템은 2 채널 출력을 제공하는 것을 특징으로 하는 집적 회로 칩 시스템.
  14. 제 12 항에 있어서,
    상기 시스템은 8 채널 출력을 제공하는 것을 특징으로 하는 집적 회로 칩 시스템.
  15. 제 1 항의 신호 처리기를 포함하는 휴대용 오디오 플레이어.
  16. 제 15 항에 있어서,
    디지털 오디오 신호 소스를 더 포함하는 것을 특징으로 하는 휴대용 오디오 플레이어.
  17. 제 10 항에 있어서,
    상기 디지털 오디오 신호 소스는 메모리 매체 판독기를 포함하는 것을 특징으로 하는 휴대용 오디오 플레이어.
  18. 제 17 항에 있어서,
    상기 메모리 매체 판독기는 광학 디스크 판독기를 포함하는 것을 특징으로 하는 휴대용 오디오 플레이어.
  19. 제 16 항에 있어서,
    상기 디지털 오디오 신호 소스는 디지털 오디오 파일을 저장하기 위한 메모리를 포함하는 것을 특징으로 하는 휴대용 오디오 플레이어.
  20. 제 16 항에 있어서,
    상기 디지털 오디오 신호 소스는 디지털 수신기를 포함하는 것을 특징으로 하는 휴대용 오디오 플레이어.
  21. 제 1 항의 신호 처리기를 포함하는 오디오 전력 증폭 시스템.
  22. 제 21 항에 있어서,
    RC형 복조 필터를 더 포함하는 것을 특징으로 하는 오디오 전력 증폭 시스템.
  23. 펄스 폭 변조 이후에 존재하는 디지털 신호의 왜곡을 억제하기 위한 디지털 회로로서,
    상기 펄스폭 변조는 클럭 속도로 일어나고, 상기 디지털 회로는, 상기 왜곡을 갖는 상기 신호를 수신하고 상기 왜곡을 억제하기 위해 상기 신호를 상기 클럭 속도로 샘플링하는 디지털 필터를 포함하는 것을 특징으로 하는 디지털 회로.
  24. 왜곡을 갖는 출력을 구비하는 펄스폭 변조기와; 그리고
    상기 출력을 샘플링하고 디지털 영역에 있어서 상기 왜곡을 억제하는 수단을 포함하는 것을 특징으로 하는 디지털 신호 처리 회로.
  25. 제 24 항에 있어서,
    오버샘플링 변조기를 더 포함하는 것을 특징으로 하는 디지털 신호 처리 회로.
  26. 제 25 항에 있어서,
    상기 오버샘플링 변조기는 시그마-델타형 변조기를 포함하는 것을 특징으로 하는 디지털 신호 처리 회로.
  27. 제 26 항에 있어서,
    상기 시그마-델타형 변조기는 1차 시그마-델타 변조기를 포함하는 것을 특징으로 하는 디지털 신호 처리 회로.
  28. 제 25 항에 있어서,
    상기 오버샘플링 변조기는 상기 펄스폭 변조기의 상류에 있는 것을 특징으로 하는 디지털 신호 처리 회로.
  29. 제 28 항에 있어서,
    상기 오버샘플링 변조기는 주기 및 레벨들의 총수를 갖는 오버샘플링된 신호를 발생시키고, 상기 펄스폭 변조기는 적어도 상기 주기에 M을 곱한 클럭 속도에서 동작하고, 상기 M은 상기 오버샘플링된 신호에 있어서 상기 레벨들의 총수인 것을 특징으로 하는 디지털 신호 처리 회로.
  30. 제 25 항에 있어서,
    상기 펄스폭 변조기의 상류의 필터를 더 포함하는 것을 특징으로 하는 디지털 신호 처리 회로.
  31. 제 24 항의 신호 처리기를 포함하는 집적 회로 칩 시스템.
  32. 제 31 항에 있어서,
    상기 시스템은 2 채널 출력을 제공하는 것을 특징으로 하는 집적 회로 칩 시스템.
  33. 제 31 항에 있어서,
    상기 시스템은 8 채널 출력을 제공하는 것을 특징으로 하는 집적 회로 칩 시스템.
  34. 제 24 항의 신호 처리기를 포함하는 오디오 전력 증폭 시스템.
  35. 제 34 항에 있어서,
    RC형 복조 필터를 더 포함하는 것을 특징으로 하는 오디오 전력 증폭 시스템.
  36. 제 24 항의 신호 처리기를 포함하는 휴대용 오디오 플레이어.
  37. 제 36 항에 있어서,
    디지털 오디오 신호 소스를 더 포함하는 것을 특징으로 하는 휴대용 오디오 플레이어.
  38. 제 37 항에 있어서,
    상기 디지털 오디오 신호 소스는 메모리 매체 판독기를 포함하는 것을 특징으로 하는 휴대용 오디오 플레이어.
  39. 제 38 항에 있어서,
    상기 메모리 매체 판독기는 광학 디스크 판독기를 포함하는 것을 특징으로 하는 휴대용 오디오 플레이어.
  40. 제 37 항에 있어서,
    상기 디지털 오디오 신호 소스는 디지털 오디오 파일을 저장하기 위한 메모리를 포함하는 것을 특징으로 하는 휴대용 오디오 플레이어.
  41. 제 37 항에 있어서,
    상기 디지털 오디오 신호 소스는 디지털 수신기를 포함하는 것을 특징으로 하는 휴대용 오디오 플레이어.
  42. 제 24 항에 있어서,
    상기 샘플링은 상기 펄스폭 변조기의 클럭 속도에서 일어나는 것을 특징으로 하는 디지털 신호 처리 회로.
  43. 폐루프 디지털 회로를 포함하는, 디지털 입력 신호를 변조하기 위한 신호 처리기로서,
    상기 폐루프 디지털 회로는:
    엔코더 스테이지와 결합되고 상기 엔코더 스테이지의 상류에 있는 제 1 필터 스테이지를 포함하는 포워드 경로와, 여기서 상기 엔코더 스테이지는 1차 시그마-델타형 변조기 및 펄스폭 변조기를 포함하고, 상기 시그마-델타형 변조기는 주기 및 레벨들의 총수를 갖는 오버샘플링된 신호를 발생시키고, 상기 펄스폭 변조기는 적어도 상기 주기에 M을 곱한 클럭 속도에서 동작하고, 상기 M은 상기 오버샘플링된 신호에 있어서 상기 레벨들의 총수이고, 상기 포워드 경로는 왜곡을 갖는 출력을 생성하며; 그리고
    상기 왜곡을 억제하기 위해 디지털 영역에서 상기 출력을 샘플링하는 디지털 필터를 포함하는 피드백 경로를 포함하는 것을 특징으로 하는 신호 처리기.
  44. 제 43 항에 있어서,
    상기 디지털 필터는 상기 출력을 상기 클럭 속도에서 샘플링하는 것을 특징으로 하는 신호 처리기.
  45. 제 43 항에 있어서,
    상기 신호 처리기는 오디오 주파수 대역에 있어서 최대 약 -1db의 변조 깊이를 나타내는 것을 특징으로 하는 신호 처리기.
  46. 제 43 항에 있어서,
    상기 신호 처리기는 총 고조파 왜곡을 약 90 내지 100db로 감소시키는 것을 특징으로 하는 신호 처리기.
  47. 출력을 갖는 디지털 펄스폭 변조 회로와 결합된 디지털 오버샘플링 회로와; 그리고
    상기 출력을 디지털 영역에서 샘플링하는 디지털 필터를 포함하는 피드백 경로를 포함하는 것을 특징으로 하는 신호 처리기.
  48. 펄스 코드 변조된 디지털 신호를 수신하여, 펄스폭 변조된 디지털 출력 신호를 생성하는 집적 회로 칩으로서,
    상기 출력 신호는 왜곡을 갖고, 상기 왜곡은 적어도 상기 펄스폭 변조된 디지털 신호의 클럭 속도에서 동작하는 디지털 필터에 의해 억제되는 것을 특징으로 하는 집적 회로 칩.
  49. 제 1 해상도를 갖는 제 1 펄스 코드 변조 신호를 제 2 해상도를 갖는 제 2 펄스 코드 변조 신호로 변조하는 단계와, 여기서 상기 제 2 해상도는 상기 제 1 해 상도 보다 작으며;
    상기 제 2 펄스 코드 변조 신호를, 클럭 속도를 갖는 시간상으로 복수의 펄스들을 갖는 제 3 신호로 변조하는 단계와; 그리고
    상기 제 3 신호의 왜곡을 억제하기 위해 상기 시간상으로 복수의 펄스들을 디지털 영역에서 필터링하는 단계를 포함하는 것을 특징으로 하는 방법.
  50. 제 49 항에 있어서,
    상기 제 1 해상도는 12 비트에서 24 비트까지인 것을 특징으로 하는 방법.
  51. 제 50 항에 있어서,
    상기 제 1 해상도는 16 비트인 것을 특징으로 하는 방법.
  52. 제 50 항에 있어서,
    상기 제 2 해상도는 2 비트에서 6비트까지인 것을 특징으로 하는 방법.
  53. 제 52 항에 있어서,
    상기 제 2 해상도는 4비트인 것을 특징으로 하는 방법.
  54. 제 49 항에 있어서,
    상기 제 1 펄스 코드 변조 신호를 변조하는 단계는 시그마-델타형 변조기를 이용하는 것을 포함하는 것을 특징으로 하는 방법.
  55. 제 54 항에 있어서,
    상기 시그마-델타형 변조기는 1차 시그마-델타형 변조기인 것을 특징으로 하는 방법.
  56. 제 49 항에 있어서,
    상기 제 2 펄스 코드 변조 신호를 변조하는 단계는 펄스폭 변조기를 이용하는 것을 포함하는 것을 특징으로 하는 방법.
  57. 제 49 항에 있어서,
    상기 필터링하는 단계는 디지털 필터를 이용하는 것을 포함하는 것을 특징으로 하는 방법.
  58. 제 57 항에 있어서,
    상기 디지털 필터는 IIR 필터를 포함하는 것을 특징으로 하는 방법.
  59. 제 58 항에 있어서,
    상기 IIR 필터는 단일 극성 필터를 포함하는 것을 특징으로 하는 방법.
  60. 제 57 항에 있어서,
    상기 디지털 필터는 저역 통과 필터를 포함하는 것을 특징으로 하는 방법.
  61. 제 49 항에 있어서,
    상기 필터링하는 단계는 상기 제 1 해상도를 갖는 피드백 신호를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  62. 제 49 항에 있어서,
    상기 시간상으로 복수의 펄스들은 실질적으로 시간상으로 펄스들의 작은 범위인 것을 특징으로 하는 방법.
  63. 제 49 항에 있어서,
    상기 제 1 펄스 코드 변조 신호를 변조하는 단계는 주기 및 레벨들의 총수를 갖는 오버샘플링된 신호를 발생시키는 것을 포함하고, 상기 제 2 펄스 코드 변조된 디지털 신호를 변조하는 단계는 적어도 상기 주기에 M을 곱한 클럭 속도에서 일어나며, 상기 M은 상기 오버샘플링된 신호에 있어서 상기 레벨들의 총수인 것을 특징으로 하는 방법.
  64. 제 49 항에 있어서,
    상기 필터링 단계는 상기 클럭 속도에서 샘플링하는 것을 포함하는 것을 특 징으로 하는 방법.
  65. 제 49 항에 있어서,
    상기 제 3 신호를 증폭시켜, 증폭된 출력을 생성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  66. 제 65 항에 있어서,
    상기 증폭된 출력으로부터 아날로그 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  67. 제 66 항에 있어서,
    상기 생성 단계는 RC 필터 회로를 이용하는 것을 포함하는 것을 특징으로 하는 방법.
  68. 제 1 해상도를 갖는 제 1 펄스 코드 변조 신호를 제 2 해상도를 갖는 제 2 펄스 코드 변조 신호로 변조하는 수단과, 여기서 상기 제 2 해상도는 상기 제 1 해상도보다 작으며;
    상기 제 2 펄스 코드 변조 신호를 클럭 속도를 갖는 시간상으로 복수의 펄스들을 갖는 제 3 신호로 변조하는 수단과; 그리고
    상기 제 3 신호의 왜곡을 억제하기 위해 상기 시간상으로 복수의 펄스들을 디지털 영역에서 필터링하는 수단을 포함하는 것을 특징으로 하는 장치.
  69. 제 7 항에 있어서,
    상기 필터는 적분기인 것을 특징으로 하는 신호 처리기.
  70. 제 12 항에 있어서,
    상기 시스템은 3 채널 출력을 제공하는 것을 특징으로 하는 집적 회로 칩 시스템.
  71. 제 12 항에 있어서,
    상기 시스템은 6 채널 출력을 제공하는 것을 특징으로 하는 집적 회로 칩 시스템.
  72. 제 20 항에 있어서,
    LC형 복조 필터를 더 포함하는 것을 특징으로 하는 휴대용 오디오 플레이어. ㅇ
  73. 제 30 항에 있어서,
    상기 필터는 적분기인 것을 특징으로 하는 디지털 신호 처리 회로.
  74. 제 32 항에 있어서,
    상기 시스템은 3 채널 출력을 제공하는 것을 특징으로 하는 집적 회로 칩 시스템.
  75. 제 32 항에 있어서,
    상기 시스템은 6 채널 출력을 제공하는 것을 특징으로 하는 집적 회로 칩 시스템.
  76. 제 34 항에 있어서,
    LC형 복조 필터를 더 포함하는 것을 특징으로 하는 오디오 전력 증폭 시스템.
  77. 제 43 항에 있어서,
    상기 신호 처리기는 오디오 주파수 대역에 있어서 최대 약 0db의 변조 깊이를 나타내는 것을 특징으로 하는 신호 처리기.
  78. 제 43 항에 있어서,
    상기 신호 처리기는 총 고조파 왜곡을 약 90 내지 140db로 감소시키는 것을 특징으로 하는 신호 처리기.
  79. 제 49 항에 있어서,
    상기 제 1 해상도는 12 비트에서 48 비트까지인 것을 특징으로 하는 방법.
  80. 제 66 항에 있어서,
    상기 생성 단계는 LC 필터 회로를 이용하는 것을 포함하는 것을 특징으로 하는 방법.
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