JP7213947B2 - デルタシグマ変調装置及び通信機器 - Google Patents

Description

本開示は、デルタシグマ変調装置及び通信機器に関する。

従来、入力信号を１ビットデジタル信号に変換するデルタシグマ変調装置が広く用いられている。デルタシグマ変調装置は、ノイズシェーピング特性により量子化誤差を高周波数領域に押し出すことができることが知られている。

デルタシグマ変調装置は、入力デジタル信号とフィードバック信号との差を算出する減算器と、算出された差を積分する積分器と、積分器により得られる積分値を量子化して１ビットの出力デジタル信号を順次出力する量子化器と、出力デジタル信号の今回の出力ビット値を遅延させてフィードバック信号として出力する遅延器とを備える（例えば、特許文献１参照）。

特開２０１５－１１９２４７号公報

第１の態様に係るデルタシグマ変調装置は、入力デジタル信号とフィードバック信号との差を算出する減算器と、前記差を積分する積分器と、前記積分器により得られる積分値を量子化して１ビットの出力デジタル信号を順次出力する量子化器と、前記出力デジタル信号をアナログ信号に変換する１ビットＤＡ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換器と、前記出力デジタル信号の今回の出力ビット値と、前記今回の出力ビット値よりも過去に得られた少なくとも１つの過去出力ビット値とに基づいて、前記フィードバック信号を生成するフィードバック部とを備える。

第２の態様に係る通信機器は、第１の態様に係るデルタシグマ変調装置を備える。

一実施形態に係るデルタシグマ変調装置の構成を示す図である。 一実施形態に係るデルタシグマ変調部が出力する出力デジタル信号及び１ビットＤＡ変換器が出力するアナログ信号の一例を示す図である。 一実施形態に係る係数導出器の動作の一例を示す図である。 一実施形態に係るフィードバック部の動作の一例を示す図である。 一実施形態に係るデルタシグマ変調装置を有する通信機器の送信部の構成例を示す図である。

デルタシグマ変調装置において、量子化器の出力側に、出力デジタル信号をアナログ信号に変換する１ビットＤＡ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換器が設けられることがある。ここで、出力デジタル信号のビットレートが上がると、１ビットＤＡ変換器の出力波形は前回出力したビット列による影響を受けて、本来出力するべき振幅に達せずに、出力波形がなまる場合がある。

しかしながら、一般的なデルタシグマ変調装置は、出力デジタル信号を一定振幅の理想的な矩形波として扱ってフィードバック信号を生成する。そのため、実際の出力波形とフィードバック信号波形との間に乖離が生じ、適切なデルタシグマ変調動作を行うことができない懸念がある。

そこで、本開示は、ビットレートが高い場合であっても性能改善したデルタシグマ変調動作を行うことを可能とする。

図面を参照して実施形態について説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

図１は、一実施形態に係るデルタシグマ変調装置１００の構成を示す図である。

図１に示すように、デルタシグマ変調装置１００は、デルタシグマ変調部１０と、１ビットＤＡ変換器２０とを有する。

デルタシグマ変調部１０は、クロック信号と同期したマルチビットの入力デジタル信号に対してデルタシグマ変調処理を行い、１ビットの出力デジタル信号を１ビットＤＡ変換器２０に順次出力する。デルタシグマ変調部１０は、高いクロック周波数で同期して（例えば、１０［Ｇｂｐｓ］以上）、高いビットレートの出力デジタル信号を出力しうる。

１ビットＤＡ変換器２０は、デルタシグマ変調部１０から出力された出力デジタル信号をアナログ信号に変換し、アナログ信号を出力する。例えば、１ビットＤＡ変換器２０は、出力デジタル信号の出力ビット値が“１”である場合、正の電源電圧（＋Ｖｃｃ）を出力する。一方、１ビットＤＡ変換器２０は、出力デジタル信号の出力ビット値が“－１”である場合、０［Ｖ］又は負の電源電圧（－Ｖｃｃ）を出力する。

デルタシグマ変調部１０は、減算器１と、積分器２と、量子化器３と、フィードバック部１５とを有する。

減算器１は、入力デジタル信号とフィードバック信号との差を算出し、算出した差を表す差信号を積分器２に出力する。例えば、減算器１は、入力デジタル信号からフィードバック信号を減算することにより差を算出する。ここで、フィードバック信号は、１クロック前の出力デジタル信号（出力ビット値）に相当する。

積分器２は、減算器１から出力された差信号を積分し、積分により得られた積分値を量子化器３に出力する。

量子化器３は、積分器２から出力された積分値を量子化して１ビットの出力デジタル信号を順次出力する。例えば、量子化器３は、積分器２から出力された積分値を基準値と比較し、積分値が基準値よりも大きければ“１”を、積分値が基準値以下であれば“－１”をそれぞれ出力する二値化器である。

フィードバック部１５は、量子化器３から出力された出力デジタル信号（今回の出力ビット値）と、今回の出力ビット値よりも過去に得られた少なくとも１つの過去出力ビット値とに基づいてフィードバック信号を生成する。フィードバック部１５は、生成したフィードバック信号を減算器１に出力する。

フィードバック部１５は、メモリ４と、係数導出器５と、遅延器６と、乗算器７とを有する。

メモリ４は、量子化器３から出力された出力デジタル信号（出力ビット値）を保持する。メモリ４は、量子化器３の今回の出力ビット値よりも過去に得られた少なくとも１つの過去出力ビット値を係数導出器５に出力する。例えば、メモリ４は、今回の出力ビット値の直前に得られた前回の出力ビット値と、今回の出力ビット値の前々回に得られた前々回の出力ビット値との計２ビットを係数導出器５に出力する。

係数導出器５は、量子化器３から出力された今回の出力ビット値と、メモリ４から出力された少なくとも１つの過去出力ビット値とに基づいて係数を導出する。係数導出器５は、導出した係数を乗算器７に出力する。係数は、例えば０から１までの範囲内の値であって、フィードバック信号を生成する際の重み付けに用いる重み係数である。係数導出器５の動作の詳細については後述する。

遅延器６は、量子化器３から出力された今回の出力ビット値を遅延させ、遅延させた出力ビット値を乗算器７に出力する。例えば、遅延器６は、量子化器３から出力された今回の出力ビット値を１クロック分だけ遅延させる。

乗算器７は、フィードバック信号生成器の一例である。乗算器７は、遅延器６から出力された出力ビット値に対して、係数導出器５から出力された係数を乗算し、乗算結果をフィードバック信号として出力する。言い換えると、乗算器７は、係数導出器５から出力された重み係数を用いて、遅延器６から出力された出力ビット値を重み付けして出力する。なお、この処理は乗算器７に限らず、テーブルを用いた方法でもよい。

図２は、デルタシグマ変調部１０（量子化器３）が出力する出力デジタル信号及び１ビットＤＡ変換器２０が出力するアナログ信号の一例を示す図である。

図２に示す例において、出力デジタル信号は、“－１”、“１”、“１”、“１”、“－１”、“１”、“－１”、“１”というように時系列に推移する。

１ビットＤＡ変換器２０は、出力デジタル信号の出力ビット値が“１”であれば正の電源電圧（＋Ｖｃｃ）を出力する。１ビットＤＡ変換器２０は、出力デジタル信号の出力ビット値が“－１”であれば０［Ｖ］又は負の電源電圧（－Ｖｃｃ）を出力する。

ここで、ビットレートが上がることによって、１ビットＤＡ変換器２０の出力は一定振幅を持った理想的な矩形波とはならず顕著に波形が歪む。具体的には、今回の出力ビット値に対応するアナログ信号は、今回の出力ビット値よりも前の出力ビット値のパターンの影響を受けて振幅が減少する。

図２に示す例において、時刻ｔ４から時刻ｔ８までの期間において、出力デジタル信号が“－１”、“１”、“－１”、“１”というように推移する。このような場合、１ビットＤＡ変換器２０の出力波形において、出力ビット値“１”に対応する振幅が電源電圧（＋Ｖｃｃ）まで上がりきらない。言い換えると、１ビットＤＡ変換器２０の出力波形が本来出力するべき振幅に達せずに、出力波形がなまる。

係数導出器５は、このような歪（振幅の変化）がフィードバック信号に反映されるように、出力デジタル信号の推移パターンに応じた係数を導出する。

例えば、先に出力した２ビットの影響により今回の出力ビット値に対応する振幅が定められる場合がある。この場合、係数導出器５は、先に出力した２ビットと、今回の出力ビット値との組み合わせによって係数を導出する。

図３は、係数導出器５の動作の一例を示す図である。但し、図３に示す動作例は一例であって、係数は実動作やシミュレーション等により任意に決定可能である。

図３に示すように、係数導出器５は、先に出力した２ビットと、今回の出力ビット値との組み合わせによって係数を定めるテーブルを有する。図３に示す例においては、今回の出力ビット値が“１”である場合であって、直前の出力ビット値が“－１”である場合、１未満の重み係数が設定される。これは、高ビットレート時に出力デジタル信号が“－１”から“１”へ推移するときに振幅が上がりきらないことを考慮したものである。

図４は、フィードバック部１５の動作の一例を示す図である。

図４に示すように、“１”、“－１”、“１”の順に出力ビット値が推移する場合、係数導出器５は、例えば係数として“０．９”を出力する。この場合、乗算器７は、今回の出力ビット値“１”に係数“０．９”を乗算する。これにより、乗算器７は、フィードバック信号を調整し、“０．９”をフィードバック信号として減算器１に出力する。

図５は、一実施形態に係るデルタシグマ変調装置１００を有する通信機器の送信部の構成例を示す図である。通信機器は、無線通信を有する機能を有する機器であればどのような機器であってもよい。デルタシグマ変調装置１００は、通信機器以外の機器に搭載されてもよい。

図５に示すように、一実施形態に係る通信機器の送信部は、キャリア変調部１１０と、デルタシグマ変調装置１００と、フィルタ１２０と、無線器１３０と、アンテナ１４０とを有する。

キャリア変調部１１０は、送信信号に対してキャリア変調を行い、キャリア変調後の送信信号をデルタシグマ変調装置１００に出力する。

デルタシグマ変調装置１００は、キャリア変調部１１０から出力された送信信号に対してデルタシグマ変調及び１ビットＤＡ変換を行う。これにより、デルタシグマ変調装置１００は、矩形波状のアナログ信号をフィルタ１２０に出力する。

フィルタ１２０は、ローパスフィルタ又はバンドパスフィルタである。フィルタ１２０は、デルタシグマ変調装置１００から出力された矩形波状のアナログ信号に対してフィルタ処理を行い、フィルタ処理後のアナログ信号を無線器１３０に出力する。

無線器１３０は、フィルタ１２０から出力されたアナログ信号をアップコンバート及び増幅し、無線信号をアンテナ１４０から出力する。

なお、上述した実施形態に係るデルタシグマ変調装置１００を半導体基板上に集積化し、デルタシグマ変調装置１００を半導体集積回路として構成してもよい。

以上、図面を参照して実施形態について詳しく説明したが、具体的な構成は上述のものに限られることはなく、要旨を逸脱しない範囲内において様々な設計変更等をすることが可能である。

本願は、日本国特許出願第２０１９－０３２４０４号（２０１９年２月２６日出願）の優先権を主張し、その内容の全てが本願明細書に組み込まれている。

Claims (5)

1. 入力デジタル信号とフィードバック信号との差を算出する減算器と、
   前記差を積分する積分器と、
   前記積分器により得られる積分値を量子化して１ビットの出力デジタル信号を順次出力する量子化器と、
   前記出力デジタル信号をアナログ信号に変換する１ビットＤＡ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換器と、
   前記出力デジタル信号の今回の出力ビット値と、前記今回の出力ビット値よりも過去に得られた少なくとも１つの過去出力ビット値とに基づいて、前記フィードバック信号を生成するフィードバック部と、を備え、
   前記フィードバック部は、
   前記今回の出力ビット値と前記少なくとも１つの過去出力ビット値とに基づいて係数を導出する係数導出器と、
   前記今回の出力ビット値を遅延させる遅延器と、
   前記遅延器により遅延された前記今回の出力ビット値に対して前記係数を適用して前記フィードバック信号を出力するフィードバック信号生成器と、を備え、
   前記係数導出器は、前記今回の出力ビット値と、前記今回の出力ビット値の直前に得られた前回の出力ビット値とが同じである場合、前記前回の出力ビット値の直前に得られた前々回の出力ビット値に関わらず、１を前記係数として導出する
   デルタシグマ変調装置。
2. 前記フィードバック部は、前記少なくとも１つの過去出力ビット値を保持するメモリを有し、前記今回の出力ビット値と前記メモリに保持される前記少なくとも１つの過去出力ビット値との組み合わせに基づいて前記フィードバック信号を調整する
   請求項１に記載のデルタシグマ変調装置。
3. 前記係数導出器は、前記今回の出力ビット値と、前記前回の出力ビット値と、が異なる場合、１未満の係数を導出する、請求項１又は２に記載のデルタシグマ変調装置。
4. 前記係数導出器は、前記今回の出力ビット値と、前記前回の出力ビット値とが異なる場合、前記今回の出力ビット値と、前記前回の出力ビット値と、さらに前記前々回の出力ビット値とに基づいて前記係数を導出する、請求項１乃至３のいずれか１項に記載のデルタシグマ変調装置。
5. 請求項１乃至４のいずれか１項に記載のデルタシグマ変調装置を備える
   通信機器。

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