WO2022102200A1 - ノイズ低減処理装置、音響システム、および、ノイズ低減処理装置の制御方法 - Google Patents

ノイズ低減処理装置、音響システム、および、ノイズ低減処理装置の制御方法 Download PDF

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dither
input
adder
delay
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PCT/JP2021/030757
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裕 高木
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ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation

Definitions

  • This technology relates to noise reduction processing equipment. More specifically, the present invention relates to a noise reduction processing apparatus using a delta sigma modulator, an acoustic system, and a control method of the noise reduction processing apparatus.
  • a delta-sigma modulator has been used in an analog-to-digital converter to process a signal such as an audio signal.
  • a delta-sigma modulator provided with a loop filter and a quantizer that adds a dither signal to the output of the loop filter to quantize it has been proposed (see, for example, Patent Document 1).
  • spurious noise can be reduced by adding dither signals.
  • spurious noise may not be sufficiently reduced when the number of bits of the dither signal is reduced for the purpose of reducing power consumption. For example, when the number of bits of the dither signal is set to 1, spurious noise may occur.
  • This technique was created in view of this situation, and aims to reduce spurious noise in a noise reduction processing device equipped with a loop filter and a quantizer.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is a difference calculation unit that obtains a difference between an input signal and a predetermined feedback signal and outputs it as an error signal, and the above-mentioned.
  • a delay signal adder that adds an error signal and a predetermined delay signal and outputs it as an integrated signal
  • an internal dither adder that adds the integrated signal and a predetermined internal dither signal and outputs it as a filter output signal
  • a noise reduction processing device including an in-filter delay unit that delays the filter output signal and outputs it as the delay signal, and a quantizer that quantizes the filter output signal and feeds it back as the feedback signal, and a control method thereof. Is. This has the effect of reducing spurious noise.
  • a dither signal generator that generates the internal dither signal and supplies it to the internal dither adder may be further provided. .. This has the effect of reducing the spurious noise of the differential signal.
  • a addition unit for adding a predetermined input type dither signal to the digital signal and supplying it as the input signal is further provided, and the dither signal generator has a single-ended signal as the input signal.
  • the input type dither signal may be generated and supplied to the addition unit. This has the effect of reducing the spurious noise of the single-ended signal.
  • the NTF dither adder that adds a predetermined NTF (Noise Transfer Function) dither signal to the filter output signal and outputs the dither signal to the quantizer is further provided, and the dither signal generator is provided.
  • NTF Noise Transfer Function
  • the differential signal includes a positive side signal and a negative side signal
  • the addition unit alternately selects the positive side signal and the negative side signal and outputs them as the input signal. May include a selector to do. This has the effect of reducing the circuit scale.
  • the differential signal includes a positive side signal and a negative side signal
  • the adder unit adds the input type dither signal to the positive side signal and supplies it to the positive side circuit.
  • a positive side adder and a negative side adder that adds the input type dither signal to the negative side signal and supplies it to the negative side circuit are provided, and the difference calculation unit, the delay signal adder, and the internal dither adder are provided.
  • the delay portion in the filter may be arranged in each of the positive side circuit and the negative side circuit. This has the effect that the positive and negative signals are processed in parallel.
  • the second aspect of the present technology is an analog digital converter that generates an input signal by analog-digital conversion, a difference calculation unit that obtains a difference between the input signal and a predetermined feedback signal and outputs it as an error signal.
  • a delay signal adder that adds the error signal and a predetermined delay signal and outputs it as an integrated signal
  • an internal dither adder that adds the integrated signal and a predetermined internal dither signal and outputs it as a filter output signal.
  • It is an acoustic system including an in-filter delay unit that delays the filter output signal and outputs it as the delay signal, and a quantizer that quantizes the filter output signal and feeds it back as the feedback signal. This has the effect of reducing spurious noise in the output signal from the acoustic system.
  • a pulse shaper that shapes the waveform of the filter output signal may be further provided. This has the effect of shaping the waveform.
  • a CIC Chip-Comb
  • THD Total Harmonic Distortion
  • N Noise
  • THD + N characteristic when the NTF dither signal is used in the 1st Embodiment of this technique. It is a figure which shows an example of the THD + N characteristic when the input type dither signal is used in the 1st Embodiment of this technique. It is a figure which shows an example of the THD + N characteristic when the number of quantized output bits is 3 bits in the 1st Embodiment of this technique. It is a figure which shows an example of the THD + N characteristic when the number of quantized output bits is 4 bits in the 1st Embodiment of this technique.
  • FIG. 1 is a block diagram showing a configuration example of an acoustic system 100 according to a first embodiment of the present technology.
  • the acoustic system 100 is a system for reproducing an audio signal, and is mounted on noise canceling headphones, an audio player, or the like.
  • the sound system 100 includes an ADC (Analog to Digital Converter) 110, a digital processing unit 120, and a noise reduction processing device 200. Further, the acoustic system 100 further includes a predetermined number of flip-flops 141, a DAC (Digital to Analog Converter) 150, an amplifier 160, and a speaker 170.
  • ADC Analog to Digital Converter
  • DAC Digital to Analog Converter
  • the ADC 110 converts an analog signal into a digital signal.
  • an analog signal for example, a voice converted into an electric signal is input.
  • the ADC 110 supplies a digital signal to the digital processing unit 120.
  • the reference sampling frequency in the analog-to-digital conversion is set to, for example, 44.1 kHz (kHz) or 48 kHz (kHz).
  • a PCM Pulse Code Modulation
  • the digital processing unit 120 performs predetermined signal processing on the digital signal from the ADC 110.
  • the digital processing unit 120 supplies the processed digital signal to the noise reduction processing device 200.
  • the crystal oscillator 130 supplies a predetermined clock signal to the noise reduction processing device 200 and the flip-flop 141.
  • the noise reduction processing device 200 and the flip-flop 141 operate in synchronization with this clock signal.
  • the noise reduction processing device 200 performs processing for reducing noise in a digital signal.
  • the noise reduction processing device 200 holds the processed digital signals in a predetermined number of flip-flops 141.
  • the DAC 150 converts digital signals from a predetermined number of flip-flops 141 into analog signals.
  • the DAC 150 supplies an analog signal to the amplifier 160.
  • the amplifier 160 amplifies the analog signal.
  • the amplifier 160 supplies the amplified analog signal to the speaker 170.
  • the speaker 170 converts an analog electric signal into voice.
  • FIG. 2 is a block diagram showing a configuration example of the noise reduction processing apparatus 200 according to the first embodiment of the present technology.
  • the noise reduction processing device 200 includes an input converter 210, an adder 220, a delta sigma modulator 230, a pulse shaper 250, a dither signal generator 260, a clock timing generator 270, and a register 280.
  • the dither signal generator 260 generates a noise signal of a uniform random number and inputs it to the adder 220 and the delta-sigma modulator 230.
  • the average noise power is defined by scaling from the standard uniform random number to be generated.
  • the method of inserting the noise signal into the delta-sigma modulator 230, the number of bits of the random number, the scale value of the amplitude, and the timing are determined according to the setting of the number of bits of the quantized output.
  • Each random number input to the adder 220 and the delta-sigma modulator 230 is exclusive.
  • the noise signal to the delta-sigma modulator 230 includes a signal input to the previous stage of the quantizer (not shown) inside the delta-sigma modulator 230 and a signal input to the tap (not shown) of the final stage of the loop filter inside the delta-sigma modulator 230. It is divided into.
  • the noise signal input to the addition unit 220 is hereinafter referred to as "input type dither signal IN_DITH".
  • the noise signal input to the front stage of the quantizer (not shown) is hereinafter referred to as “NTF dither signal NTFD”.
  • the noise signal input to the tap (not shown) at the final stage of the loop filter is hereinafter referred to as “this method dither signal DITH”.
  • the output level is defined in correlation with the configuration of the quantizer of the delta sigma modulator 230 and the maximum value 0 dBFS (Decibels Full Scale) of the input signal source. Other than that, it does not depend on other configurations such as the topology of the delta-sigma modulator 230 described later.
  • the input converter 210 converts the bit depth of a digital signal (PCM signal, etc.) and the like.
  • the input converter 210 supplies the converted digital signal to the addition unit 220.
  • the adder 220 adds the input type dither signal IN_DITH from the dither signal generator 260 to the digital signal from the input converter 210 and outputs it to the delta-sigma modulator 230.
  • the delta sigma modulator 230 performs delta sigma modulation on the signal from the adder 220.
  • the delta-sigma modulator 230 supplies the modulated signal to the pulse shaper 250. Further, the delta sigma modulator 230 operates at a sampling frequency that can secure a sufficient SN (Signal-to-Noise) ratio for the output signal passed by the noise transfer function (NTF: Noise Transfer Function) in the application.
  • NTF Noise Transfer Function
  • the STF (Signal Transfer Function) of the delta sigma modulator 230 is realized by two types. The first has a minimum delay characteristic near the linear phase and a flat frequency characteristic over the entire range. The second is an LPF type that can be linearly phase-approximated with respect to the pass band.
  • the first is that spurious noise can be suppressed, so it is actively used.
  • the second is used when it is desired to further attenuate the folded signal generated at a frequency that is an integral multiple of the sampling frequency of the input signal, which does not change with the average input power, rather than the attenuation due to the sample hold.
  • Such a folded signal is generated when, for example, the sampling frequency of the input signal is lower than the sampling frequency of the delta sigma modulator 230, such as 4FS (Full Scale).
  • the delta-sigma modulator 230 requires the input data to have a sampling frequency of 1/32 or more at the latest, which is the same as the sampling frequency of the delta-sigma modulator 230 at the fastest speed.
  • the sampling frequency is 128 fs, it is, for example, 4FS.
  • the signal band of the application is assumed to be about DC (Direct Current) -40 kHz (kHz).
  • the input converter 210 converts the number of channels of input data, which is a digital signal from the digital processing unit 120, as necessary, and supplies the data to the addition unit 220.
  • the input data the data obtained by AD-converting the microphone input by the sample hold circuit and the data input via S / PDIF (Sony Philips Digital InterFace) or I2S (Inter-IC Sound) are input.
  • the input data may be input as it is, but some processing has been performed, or fixed attenuation sampling data of less than 6 decibels (dB) is input in consideration of the distortion characteristics of the output. There is also.
  • the input converter 210 has a function of shifting the input data by 1 bit to select whether or not to perform -6 decibels (dB), and inverts the input data of one channel to output two channels of in-phase and reverse-phase data.
  • the input converter 210 has a function of outputting two channels of in-phase signals to operate with one input and one output instead of differential, and a function of reducing the power consumption of the delta sigma modulator 230 by half, and a two-channel input. It has a function to output 2 channels in the same phase.
  • the addition unit 220 adds the input type dither signal IN_DITH to the data and supplies it to the delta sigma modulator 230.
  • the pulse shaper 250 shapes the waveform of the signal from the delta sigma modulator 230 into a pulse waveform and outputs it to the flip-flop 141.
  • the clock timing generator 270 generates a timing signal in synchronization with the clock signal from the crystal oscillator 130, and is an input converter 210, an adder 220, a delta sigma modulator 230, a pulse shaper 250, and a dither signal generator. It is supplied to each of the 260.
  • the register 280 holds various set values used in the input converter 210, the adder 220, the delta-sigma modulator 230, the pulse shaper 250, and the dither signal generator 260.
  • FIG. 3 is a block diagram showing a configuration example of the addition unit 220 according to the first embodiment of the present technology.
  • the adder 220 includes an inverting amplifier 221 and adders 222 and 223. Further, the delta-sigma modulator 230 includes a positive circuit 231 and a negative circuit 232.
  • the inverting amplifier 221 inverts the input signal In_p from the input converter 210 and supplies the input signal In_n to the adder 223.
  • the adder 222 adds the input type dither signal IN_DITH to the input signal In_p and supplies it to the positive circuit 231.
  • the adder 222 is an example of the positive adder described in the claims.
  • the adder 223 adds the input type dither signal IN_DITH to the input signal In_n and supplies it to the negative circuit 232.
  • the adder 223 is an example of the negative adder described in the claims.
  • a differential signal or a single-ended signal is input to the delta-sigma modulator 230.
  • the amplifier 160 in the subsequent stage is an S / E digital amplifier that cannot take a differential configuration or an analog amplifier that cannot suppress the gain difference of the differential amplifier, a single-ended signal is input. Otherwise, a differential signal is input.
  • the quantizer in the delta sigma modulator 230 has a 1-bit output
  • the single-ended signal is not input
  • the differential signal is input
  • the input type dither signal is added in the range of the present invention.
  • this dither signal can be selected. In each case, the appropriate number and level of dither signal generation bits and generation frequency are uniquely determined.
  • the adder 220 can output one to the delta-sigma modulator 230 and generate data by sign inversion for the other.
  • DC is cut, so there is no problem even with one's complement.
  • one's complement it is easy to generate even after slate binarization.
  • FIG. 4 is a block diagram showing a configuration example of the delta sigma modulator 230 according to the first embodiment of the present technology.
  • the positive circuit 231 in the delta-sigma modulator 230 includes a loop filter 300, an adder 233, a quantizer 234, a delay section 235 and a delay section 236.
  • the configuration of the negative circuit 232 is the same as that of the positive circuit 231.
  • the loop filter 300 integrates the difference between the input signal In_p from the addition unit 220 and the feedback signals FD OUT1 and FD OUT2 from the quantizer 234 and the delay unit 236. Further, when the dither signal DITH of the present system is input, the loop filter 300 adds the dither signal DITH of the present system to the integrated signal.
  • the adder 233 adds the NTF dither signal NTFD to the filter output signal Fout from the loop filter 300.
  • the adder 233 supplies the added data to the quantizer 234.
  • the quantizer 234 quantizes the data from the adder 233 and supplies it to the delay units 235 and 236. Further, the output signal of the quantizer 234 is input to the loop filter 300 as a feedback signal FD OUT2 .
  • the delay unit 235 delays the output signal of the quantizer 234 by one clock and outputs it to the pulse shaper 250 as the output signal Out_p on the positive side.
  • the delay unit 236 delays the output signal of the quantizer 234 by one clock and supplies it to the loop filter 300 as a feedback signal FD OUT1 .
  • FIG. 5 is a diagram summarizing the types of the quantizer 234 in the first embodiment of the present technique.
  • the first is a type having the origin at the median of the class, and the second is a type in which the class is arranged symmetrically with the origin.
  • the first is referred to as "origin class median type" and the second is referred to as "origin symmetric class type”.
  • the threshold value is also given individually.
  • the class and class threshold are implemented in a formalized way.
  • the origin class median type having a defined class number of 2 N -1 (N is an integer) is referred to as a quantized class type A.
  • the origin symmetric class type with a defined class number of 2 N is defined as the quantization class type B.
  • a quantized class type C is defined as an origin symmetric class type with a defined class number of 2.
  • the median origin class type with a defined class number of 3 is defined as the quantized class type D.
  • the origin symmetric class type with a defined class number of 4 is defined as a quantized class type E.
  • FIG. 6 is a diagram showing the relationship between the quantized class of the quantized class type A, the class numerical range, and the median class in the first embodiment of the present technique.
  • FIG. 7 is a diagram showing the relationship between the quantized class of the quantized class type B, the class numerical range, and the median class in the first embodiment of the present technique.
  • FIG. 8 is a diagram showing the relationship between the quantized class of the quantized class type C, the class numerical range, and the median class in the first embodiment of the present technique.
  • FIG. 9 is a diagram showing the relationship between the quantized class of the quantized class type D, the class numerical range, and the median class in the first embodiment of the present technique.
  • FIG. 10 is a diagram showing the relationship between the quantized class of the quantized class type E, the class numerical range, and the median class in the first embodiment of the present technique.
  • the quantization class type C When the number of quantization output bits is 1, the quantization class type C is used. When the number of quantization output bits is 2, the quantization class type D or the quantization class type E is used. Quantization class type D is selected for the purpose of simplifying the implementation.
  • the quantization class type B is used.
  • Quantization class type A is also possible, but the THD + N characteristics at the time of large input are inferior to the quantization class type B.
  • the quantized class type A is used in the PWM output.
  • Quantization class type B is used for PDM output.
  • Type A is also possible, but the THD + N characteristics at the time of large input are inferior to type B.
  • the number of quantization bits is 3 or more, the THD + N characteristic at the time of large input is better in the quantization class type B than in the quantization class type A.
  • the device for generating a uniform random number in the dither signal generator 260 switches between the number of bits of the random number acquired at the same time and the change timing of the dither signal generated from the random number according to the insertion point of the selected dither.
  • the random number acquired by the dither signal generator 260 at the same time is 1 bit. At the time of 1 bit, the condition for suppressing spuriousness is satisfied, and the noise average power is the lowest.
  • the update timing of the uniform random number is the same as the sampling frequency of the delta-sigma modulator 230.
  • the random number acquired by the dither signal generator 260 at the same time is 2 bits.
  • the condition that satisfies the condition for suppressing spuriousness and the lowest noise average power is 2 bits, but even if the noise power is increased from 2 bits to 4 bits, the noise power increases by about 0.26 decibels (dB). It is also possible to share a 4-bit random number for an input type noise signal. Further, the update timing of the uniform random number is the same as the sampling frequency of the delta-sigma modulator 230.
  • the number of random number bits acquired by the dither signal generator 260 at the same time is 4 bits. There is no problem even if a long-period random number of 4 bits or more is shared with other systems. The spurious property is remarkable in 1 bit and 2 bits, and the spurious property cannot be completely removed from the quantization noise even in 3 bits, so that the random number is limited to 4 bits or more.
  • the update timing of the uniform random number is 2 ( ⁇ N ′) which is 1/16 or less of the sampling frequency of the delta-sigma modulator 230.
  • N' is an integer of 4 or more.
  • the upper limit of N' is determined by the bandwidth that does not wrap within the frequency band handled by the application, such as the audible band.
  • the random number generator in the dither signal generator 260 when multiple input signals are time-divided and multiplexed and the delta-sigma modulator 230 is operated at double speed or higher with respect to the sampling frequency of the delta-sigma modulator 230, the calculation thereof.
  • the dither signal input to the device is set in common.
  • the random number may be a uniform random number, and it is arbitrary whether it is independent or common for each channel of the input signal. Pseudo-random numbers with periodicity are set to long periods as long as the period does not cause problems in the application.
  • a series (24, 23, 22, 17) is shown by 24-bit LFSR.
  • the Fibonacci type and Galois type of LFSR are also determined only for the convenience of the mounting side.
  • FIG. 11 is an example of the Verilog code defined by the Fibonacci type.
  • the determinant A can be defined by the register state v n of the n (n is an integer) cycle and the register state v n + 1 of the n + 1 cycle. These states are uniquely determined by the implementation of the LFSR and are expressed, for example, by the following equation. In the above equation, T represents the transposed matrix.
  • the register state v n to the register state v after m cycles is based on the following equation and the like. It is sufficient to derive n + m , and the determinant required for the generation formula is Am.
  • the initial value is v_0, and is expressed by, for example, the following equation.
  • I jk is the identity matrix of j rows and k columns
  • Opq is a submatrix of the zero matrix of p rows and q columns.
  • the random number generation interval is determined by the dither signal generation method.
  • this dither signal or NTF dither signal is used, it is set at the same interval as the sampling period of delta-sigma modulation.
  • a frequency that satisfies the following two conditions is set. (1) It should be 1/16 or less of the sampling frequency of the delta-sigma modulator 230, for example, 2- N . (2) Must be at least the application frequency bandwidth. If the application is a baseband signal, such as audio, it should be at least twice the application frequency bandwidth. In the case of audio, since the audible band is in the range of DC-20 kHz (kHz), it is adjusted to a minimum of 40 kHz (kHz), usually the sampling frequency of the input signal (4 fs in the example), or the reference sampling frequency fs.
  • FIG. 12 is a diagram showing an example of a dither signal before scaling in the first embodiment of the present technique.
  • a indicates a 1-bit dither signal
  • b in the figure indicates a 2-bit dither signal
  • c indicates a 4-bit dither signal.
  • n (0) v2 [1]
  • n (1) v2 [2]
  • the generated random number bit string is treated as one sample data and the integer part is treated as a signed decimal with one bit. Then, as illustrated in FIG. 12, the dither signal generator 260 adds a fixed value of 1 bit to the LSB side to make a signal having an average value of 0.
  • the average noise power P is expressed by the following equation.
  • the minimum average power value is -3.01 dBFS.
  • the average power value increases as the number of bits of the dither signal increases by one bit. For example, when it is 2 bits, it becomes -2.04 dBFS, when it is 3 bits, it becomes -1.83 dBFS, when it is 4 bits, it becomes -1.78 dBFS, and when it is 5 bits, it becomes -1.78 dBFS.
  • the dither signal generator 260 scales the 2-value 1-bit dither signal of 0.5 and -0.5 generated by using the above-mentioned LFSR or the like.
  • FIG. 13 is a diagram showing an example of the relationship between the number of quantization bits and the scaling amount when the dither signal of this method is used in the first embodiment of the present technology.
  • FIG. 14 is a diagram showing an example of the frequency characteristics of the input signal when the dither signal of this method is 2 bits and 3 bits in the first embodiment of the present technology.
  • a is a diagram showing an example of the frequency characteristics of the input signal before modulation when the dither signal of this method is 2 bits.
  • FIG. B in the figure is a diagram showing an example of the frequency characteristics of the input signal before modulation when the dither signal of this method is 3 bits.
  • FIG. 15 is a diagram showing an example of the frequency characteristics of the input signal when the system dither signal is 4 bits and 5 bits in the first embodiment of the present technology.
  • a is a diagram showing an example of the frequency characteristics of the input signal when the dither signal of this method is 4 bits.
  • FIG. B in the figure is a diagram showing an example of the frequency characteristics of the input signal when the dither signal of this method is 5 bits.
  • FIG. 16 is a diagram showing an example of the frequency characteristics of the output signal when the dither signal of this method is 2 bits and 3 bits in the first embodiment of the present technology.
  • a is a diagram showing an example of the frequency characteristics of the output signal after modulation when the dither signal of this method is 2 bits.
  • FIG. B in the figure is a diagram showing an example of the frequency characteristics of the output signal after modulation when the dither signal of this method is 3 bits.
  • FIG. 17 is a diagram showing an example of the frequency characteristics of the output signal when the system dither signal in the first embodiment of the present technology is 4 bits and 5 bits.
  • a is a diagram showing an example of the frequency characteristics of the output signal when the dither signal of this method is 4 bits.
  • FIG. B in the figure is a diagram showing an example of the frequency characteristics of the output signal when the dither signal of this method is 5 bits.
  • the vertical axis of FIGS. 14 to 17 indicates the level of the input / output signal, and the horizontal axis indicates the frequency.
  • the quantization class type B is inferior in the strong input tolerance to the quantization class type E, and is almost the same as when the number of quantization bits of the input dither type is 1.
  • the NTF dither signal is used when the system after the pulse shaper 250 does not accept the differential signal and when the noise level is not satisfied by the dither signal of this method.
  • this corresponds to the case where the amplifier 160 is S / E and a PWM signal is used.
  • the NTF dither signal is used when the analog variation is large even if the differential signal is accepted, the noise level is not satisfied by the dither signal of this method, and the number of output bits of the quantizer is 2 bits or more.
  • the dither signal generator 260 scales a 2-bit random number to generate an NTF dither signal.
  • FIG. 18 is a diagram showing an example of the relationship between the number of quantization bits and the scaling amount when the NTF dither signal is used in the first embodiment of the present technique.
  • FIG. 19 is a diagram showing an example of the frequency characteristics of the output signal when the NTF dither signal is 1 bit and 2 bits in the first embodiment of the present technology.
  • a is a diagram showing an example of the frequency characteristics of the output signal when the NTF dither signal is 1 bit.
  • b is a diagram showing an example of the frequency characteristics of the output signal when the NTF dither signal is 2 bits.
  • FIG. 20 is a diagram showing an example of the frequency characteristics of the output signal when the NTF dither signal is 3 bits and 4 bits in the first embodiment of the present technology.
  • a is a diagram showing an example of the frequency characteristics of the output signal when the NTF dither signal is 3 bits.
  • b is a diagram showing an example of the frequency characteristics of the output signal when the NTF dither signal is 4 bits.
  • FIG. 21 is a diagram showing an example of the frequency characteristics of the output signal when the NTF dither signal is 5 bits in the first embodiment of the present technology.
  • the vertical axis of FIGS. 19 to 21 indicates the level of the output signal, and the horizontal axis indicates the frequency.
  • the following three conditions are excluded in the system operation because they have no utility value if the noise power of the dither signal is large. ..
  • the input dither signal is used when the quantizer output is 1 bit and the quantization class type C.
  • the dither signal generator 260 generates an input type dither signal by scaling a random number of 4 bits or more.
  • FIG. 22 is a diagram showing an example of the relationship between the number of quantization bits and the scaling amount when the input type dither signal is used in the first embodiment of the present technique.
  • FIG. 23 is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency in the first embodiment of the present technique is the same as the delta sigma modulation sampling frequency and is 1/2.
  • a is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency is the same as the delta-sigma modulation sampling frequency.
  • b is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency is 1/2 of the delta-sigma modulation sampling frequency.
  • FIG. 24 is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency in the first embodiment of the present technique is 1/4 or 1/8 of the delta sigma modulation sampling frequency.
  • a is a diagram showing an example of the frequency characteristics of an output signal whose random sampling frequency is 1/4 of the delta-sigma modulation sampling frequency.
  • b is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency is 1/8 of the delta-sigma modulation sampling frequency.
  • FIG. 25 is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency in the first embodiment of the present technique is 1/16 or 1/32 of the delta sigma modulation sampling frequency.
  • a is a diagram showing an example of the frequency characteristics of an output signal whose random number sampling frequency is 1/16 of the delta-sigma modulation sampling frequency.
  • b is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency is 1/32 of the delta-sigma modulation sampling frequency.
  • FIG. 26 is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency when the scale is changed in the first embodiment of the present technology is the same as the delta-sigma modulation sampling frequency and is 1/2. ..
  • a is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency is the same as the delta-sigma modulation sampling frequency.
  • b is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency is 1/2 of the delta-sigma modulation sampling frequency.
  • FIG. 27 is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency when the scale is changed in the first embodiment of the present technique is 1/4 or 1/8 of the delta sigma modulation sampling frequency.
  • a is a diagram showing an example of the frequency characteristics of an output signal whose random sampling frequency is 1/4 of the delta-sigma modulation sampling frequency.
  • b is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency is 1/8 of the delta-sigma modulation sampling frequency.
  • FIG. 28 is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency when the scale is changed in the first embodiment of the present technology is 1/16 or 1/32 of the delta-sigma modulation sampling frequency.
  • a is a diagram showing an example of the frequency characteristics of an output signal whose random number sampling frequency is 1/16 of the delta-sigma modulation sampling frequency.
  • b is a diagram showing an example of the frequency characteristics of the output signal when the random number sampling frequency is 1/32 of the delta-sigma modulation sampling frequency.
  • the vertical axis of FIGS. 23 to 28 indicates the level of the output signal, and the horizontal axis indicates the frequency.
  • the optimal scaling amount is 1/16, but since the variation in the analog part in the subsequent stage determines the final noise power, 1/32, 1/64, 1/128, etc.
  • the amount of scaling is variable.
  • the DC component ⁇ supplies half of the scaling value. Diffusion caused by spurious in the vicinity of 1 / 2Fs becomes gentle due to overlapping due to folding back. From FIGS. 23 to 25, the amount of DC is ⁇ 27 dBFS (1/32) when the noise signal scaling is 1/16. From FIGS. 26 to 28, ⁇ 39 dBFS (1/128) is appropriate when the noise signal scaling is 1/64.
  • the DC component ⁇ is determined and input under certain conditions at the time of inputting a minute signal. ..
  • the random number component ⁇ is set to 0.
  • a certain condition is when the frequency estimated from the following equation does not fall within the application band.
  • x indicates the average power of the input signal to the delta-sigma modulator 230.
  • FIG. 29 is a block diagram showing a configuration example of the loop filter 300 according to the first embodiment of the present technology.
  • the loop filter 300 includes a plurality of taps, buffer amplifiers 361, 363 and 365, and adders 362 and 364.
  • the number of tap stages is, for example, five, and for example, taps 310, 320, 330, 340 and 350 are provided.
  • the input signal In_p is supplied to the taps 320, 330 and 340 and 350 as they are.
  • the loop filter 300 functions as an LPF (Low-Pass Filter)
  • the buffer amplifier 361 does not output the input signal In_p.
  • the feedback signal FD out2 from the quantizer 234 is input to the tap 310, the adder 362, the tap 330 and the adder 364.
  • the buffer amplifier 363 multiplies the signal from the tap 330 by 1/256 and supplies the signal to the adder 362.
  • the adder 362 adds the signal from the buffer amplifier 363 and the feedback signal FD out2 and supplies the signal to the tap 320.
  • the buffer amplifier 365 multiplies the signal from the tap 350 by 1/256 and supplies the signal to the adder 364.
  • the adder 364 adds the signal from the buffer amplifier 365 and the feedback signal FD out2 and supplies the signal to the tap 340.
  • the tap 310 includes an adder 311 and an adder 312, a limiter 313 and a delay unit 314.
  • the tap 320 includes a buffer amplifier 321, an adder 322, an adder 323, a limiter 324, and a delay unit 325.
  • the tap 330 includes a buffer amplifier 331, an adder 332, an adder 333, a limiter 334, and a delay unit 335.
  • the adder 311 adds the input signal In_p from the adder 220 and the signal from the adder 312, and supplies the signal to the delay unit 314 via the limiter 313.
  • the adder 312 adds the signal from the delay unit 314 and the feedback signal FD out2 and supplies them to the adder 311.
  • the limiter 313 limits the signal level within the range of ⁇ 16 bits.
  • the delay unit 314 delays the signal from the adder 311 by one clock and supplies it to the adder 312 and the buffer amplifier 321.
  • the buffer amplifier 321 multiplies the signal from the delay unit 314 by 1/16 and supplies it to the adder 322.
  • the adder 322 adds the signal from the buffer amplifier 361, the signal from the buffer amplifier 321 and the signal from the adder 323, and supplies the signal to the delay unit 325 via the limiter 324.
  • the adder 323 adds the signal from the delay unit 325 and the signal from the adder 362 and supplies the signal to the adder 322.
  • the limiter 324 limits the signal level within the range of ⁇ 8 bits.
  • the delay unit 325 delays the signal from the adder 322 by one clock and supplies it to the adder 323 and the buffer amplifier 331.
  • the buffer amplifier 331 multiplies the signal from the delay unit 325 by 1/8 and supplies it to the adder 332.
  • the adder 332 adds the signal from the buffer amplifier 361, the signal from the buffer amplifier 331, and the signal from the adder 333, and supplies the signal to the delay unit 335 via the limiter 334.
  • the adder 333 adds the signal from the delay unit 335 and the feedback signal FD out2 and supplies the adder 332 to the adder 332.
  • the limiter 334 limits the signal level within the range of ⁇ 4 bits.
  • the delay unit 335 delays the signal from the adder 332 by one clock and supplies it to the adder 333, the buffer amplifier 363, and the tap 340.
  • FIG. 30 is a circuit diagram showing a configuration example of taps 340 and 350 in the subsequent stage in the first embodiment of the present technology.
  • the tap 340 includes a buffer amplifier 341, an adder 342, an adder 343, a limiter 344, and a delay unit 345.
  • the tap 350 includes a buffer amplifier 351, an adder 352, a limiter 353, an adder 354, an adder 355, and a delay unit 356.
  • the buffer amplifier 341 multiplies the signal from the tap 330 by 1/4 and supplies it to the adder 342.
  • the adder 342 adds the signal from the buffer amplifier 361, the signal from the buffer amplifier 341, and the signal from the adder 343, and supplies the signal to the delay unit 345 via the limiter 344.
  • the adder 343 adds the signal from the delay unit 345 and the signal from the adder 364 and supplies the signal to the adder 342.
  • the limiter 344 limits the signal level within the range of ⁇ 4 bits.
  • the delay unit 345 delays the signal from the adder 342 by one clock and supplies it to the adder 343 and the buffer amplifier 351.
  • the buffer amplifier 351 multiplies the signal from the delay unit 345 by 1/2 and supplies the signal to the adder 352.
  • the adder 352 adds the signal from the buffer amplifier 361, the signal from the buffer amplifier 351 and the signal from the adder 354, and supplies the signal to the adder 355.
  • the limiter 353 limits the signal level within the range of ⁇ 8 bits.
  • the adder 354 adds the signal from the delay unit 356 and the feedback signal FD out1 from the delay unit 236, and supplies the signal to the adder 352 via the limiter 353.
  • the adder 355 adds the dither signal DITH of this method and the signal from the adder 352, and supplies the filter output signal Fout to the delay unit 356 and the adder 233.
  • the delay unit 356 delays the signal from the adder 355 by one clock and supplies it to the adder 354 and the buffer amplifier 365.
  • the transfer function of the loop filter 300 illustrated in FIGS. 29 and 30 is expressed by the following equation.
  • the STF LL (z) of the equation 16 indicates an STF (Signal Transfer Function) at the time of low delay operation.
  • the STF LPF (z) in the equation 17 indicates the STF during the LPF operation.
  • the NTF (z) of the equation 18 indicates the NTF (Noise Transfer Function) of the quantization noise.
  • the DTF (z) of the formula 19 indicates the DTF (Dither Transfer Function) of this method.
  • Each frequency characteristic can be obtained by substituting e (j2 ⁇ f / Fs) for z when the sampling frequency of delta-sigma modulation is Fs.
  • FIG. 31 is a diagram summarizing the configuration of the delta-sigma modulator 230 according to the first embodiment of the present technique.
  • the tap 310 in the first stage obtains a difference (in other words, a quantization error) between the feedback signal FD out2 from the quantizer 234 and the input signal In_p, and outputs a signal corresponding to the difference to the tap in the subsequent stage.
  • the tap 310 is an example of the difference calculation unit described in the claims.
  • the adder 352 adds the signal from the tap 340 in the previous stage and the signal corresponding to the delay signal from the delay unit 356 and outputs the signal to the adder 355.
  • the output signal of the adder 352 is a signal integrated by the tap 350 or the like.
  • the adder 352 is an example of the delay signal adder described in the claims.
  • the adder 355 adds the signal from the adder 352 and the dither signal DITH of this method and outputs the filter output signal Fout to the adder 233 and the delay unit 356.
  • the dither signal of this method is an example of the internal dither signal described in the claims
  • the adder 355 is an example of the internal dither adder described in the claims.
  • the delay unit 356 delays the filter output signal Fout and supplies the delay signal to the adder 354.
  • the delay unit 356 is an example of the delay unit in the filter described in the claims.
  • the adder 233 adds the NTF dither signal NTFD to the filter output signal Fout and supplies it to the quantizer 234.
  • the adder 233 is an example of the NTF dither adder described in the claims.
  • the quantizer 234 quantizes the signal from the adder 233 and feeds it back to the tap 310 or the like as a feedback signal FD out2 .
  • the noise signal power can be suppressed by reducing the number of bits to the required number of bits.
  • the noise signal power is reduced by -1.0 decibel (dB) or more as compared with the case of using the 2-bit random number required for the NTF dither signal.
  • the filter arranged after the pulse shaper 250 can be designed according to the theory according to the input tolerance of the amplifier. Further, the acoustic system 100 can logically remove spurious noise generated by the quantizer 234. For this reason, even in the PDM signal of the RZ waveform that is particular about the linear time-invariant system, it is only necessary to consider spurious that is an integral multiple of the sampling frequency of delta-sigma modulation to remove spurious, and it is easy to design to maintain low delay. Become.
  • noise leaking into the audible band is suppressed in advance, as represented by an example of the transfer function of the formulas 16 to 19. Therefore, the influence of noise on the audible band due to the variation in the gain in the subsequent stage can be ignored.
  • the 1-bit quantizer 234 requires an input-type dither signal in order to obtain an ideal output from any input signal. As a result, noise input to the audible band is unavoidable, so the goal of suppressing gain variation in the subsequent stage becomes clear.
  • the NTF dither signal has the advantage that it can be used for all output amplifiers including S / E digital amplifiers.
  • this dither signal is premised on a differential input like an analog amplifier or a BTL (Balanced Transformer Less) connected digital amplifier.
  • the source of spurious is a quantizer that operates non-linearly, and as illustrated in Equations 10 to 15, the frequency at which spurious is generated is uniquely determined. However, the frequency changes depending on the intermodulation product of the input average power value and the input signal. Since the loop filter 300 operates linearly, frequency conversion is not performed.
  • the NTF dither signal that inputs the countermeasure signal immediately before the quantizer of the spurious generation source has the frequency characteristics of NTF. It doesn't become flat. If the dither signal is generated by a 1-bit random number, the generation of spurious cannot be suppressed. In this case, a 2-bit random number is indispensable.
  • the dither signal of this method inserted in the final stage in the loop filter 300 can be generated by a 1-bit random number. Therefore, the power required to generate random numbers is only 50%, and the originally unnecessary noise signal power input to the system can be reduced by 20% or more.
  • FIG. 32 is a graph showing the frequency amplitude characteristics of each transfer function of Equations 16 to 19.
  • FIG. 32 shows the frequency phase characteristics of STF.
  • the low-delay STF has a linear phase with a substantially flat amplitude characteristic over the entire range.
  • FIG. 33 is a diagram showing THD + N characteristics for each quantizer output type and dither method. It can be seen that the origin symmetric class type has better characteristics than the origin class median type.
  • the NTF dither is a characteristic at the time of S / E, and is a characteristic lower limit that can be guaranteed in a system having two or more quantizer output bits.
  • 34 to 36 are characteristic comparison diagrams of the dither signal of this method and the NTF dither signal of differential operation in this topology deterioration region where the average power of the input signal is -6 dBFS or more.
  • FIG. 34 is a diagram showing an example of THD + N characteristics when the dither signal of this method and the origin symmetry class type are used.
  • FIG. B in the figure is a diagram showing an example of THD + N characteristics when the dither signal of this method and the origin symmetric median type are used.
  • a in FIG. 35 is a diagram showing an example of THD + N characteristics when the NTF dither signal and the origin symmetry class type are used.
  • b is a diagram showing an example of THD + N characteristics when the NTF dither signal and the origin symmetric median type are used.
  • FIG. 36A is a diagram showing an example of THD + N characteristics when the input type dither signal and the origin symmetry class type are used.
  • b is a diagram showing an example of THD + N characteristics when the input type dither signal and the origin symmetric median type are used.
  • FIG. 37 is a diagram showing an example of THD + N characteristics when the number of quantization output bits is 3 bits in the first embodiment of the present technique.
  • a shows the characteristics when the origin symmetry class type is used
  • b in the figure shows the characteristics when the origin symmetry median type is used.
  • FIG. 38 is a diagram showing an example of the THD + N characteristic when the number of quantization output bits is 4 bits in the first embodiment of the present technique.
  • a shows the characteristics when the origin symmetry class type is used
  • b in the figure shows the characteristics when the origin symmetry median type is used.
  • FIG. 39 is a diagram showing an example of THD + N characteristics when the number of quantization output bits is 5 bits in the first embodiment of the present technique.
  • a shows the characteristics when the origin symmetry class type is used
  • b in the figure shows the characteristics when the origin symmetry median type is used.
  • the attenuator function of 6 decibels (dB) of the input converter 210 or the adjustment amount of the fixed attenuator of the signal power is also determined in the previous stage of the input converter 210.
  • the amount of adjustment varies depending on the topology of delta-sigma modulation.
  • the pulse shaper 250 outputs a PWM signal.
  • the clock timing generator 270 supplies a clock signal having a frequency of 2N , such as 16 times or 32 times the sampling frequency of delta-sigma modulation.
  • the pulse shaper 250 outputs to the amplifier 160 using only one output from the delta-sigma modulator 230 per input signal channel.
  • the pulse shaper 250 utilizes two outputs from the delta-sigma modulator 230 per input signal channel and outputs them to the two amplifiers.
  • the conversion method to the PWM signal is one-sided modulation or two-sided modulation, and the pulse shaper 250 converts the straight binary value of the delta-sigma modulator 230 into a pulse waveform and outputs it according to a known modulation method.
  • the pulse shaper 250 has a function of treating the output of the delta-sigma modulator 230 as an impulse train and generating a waveform for one impulse, and a function of providing a delay tap for a subsequent FIR (Finite Impulse Response) filter. ..
  • the delay tap in the FIR filter delays and outputs the pulse waveform according to the sampling frequency of the FIR filter required to define the target filter characteristics.
  • the frequency of the clock supplied to the pulse shaper 250 can correspond to the configuration of the delay tap as long as it has the accuracy to generate the pulse waveform.
  • the analog FIR filter realizes a characteristic that the quantization noise is attenuated to a level allowed by the DAC 150 and the amplifier 160 according to the number of quantizer output bits.
  • FIG. 40 is a diagram for explaining a configuration after the pulse shaper 250 that outputs a PDM signal.
  • the retiming circuit 140 in the figure corresponds to a circuit composed of a predetermined number of flip-flops 141.
  • An FIR filter is provided in the DAC 150. Inside the pulse shaper 250, a delayer synchronized with the clock corresponding to the tap of the FIR filter is configured. When the number of output bits of the quantizer (not shown) is large and attenuation by the FIR filter is not required, one output is set for each input, and the other outputs are fixed at 0.
  • a system with a pulse width that is the reciprocal of the sampling frequency of delta sig modulation is not a linear time-invariant system in principle because it is an NRZ waveform output by a flip flop.
  • FIG. 41 shows an LTI (Linear Time-Invariant) system in which the pulse waveforms "1" and "1" by the NRZ waveform in the upper stage become the waveform in the middle stage, and the actual output of the flip flop is the waveform in the lower stage. This indicates that the linearity is broken.
  • LTI Linear Time-Invariant
  • FIG. 42 shows that the RZ waveform maintains linearity.
  • a clock signal with a frequency eight times the sampling frequency of delta modulation is supplied to the pulse shaper 250, and the output of the RZ waveform with a pulse width of 7/8 is 20 ⁇ log 10 (7/8), which is -1.1.
  • the output is lost by the decibel (dB).
  • the LTI system can produce more approximate output.
  • spurious multiples of the sampling frequency of the delta-sigma modulation are greatly generated except for multiples of 8.
  • the suppression of spurious by sample hold is due to the reason that it is a frequency characteristic corresponding to the NRZ waveform.
  • the coefficient of the FIR filter and the sampling frequency of the FIR filter are determined in consideration of the frequency characteristics.
  • a filter in which the sampling frequency of the FIR filter is 8 times the sampling frequency of delta-sigma modulation and the coefficients of all 8 taps are the same is presented by the following equation.
  • the number of quantization output bits is 4 or more.
  • the quantization output is 3 bits, determine the power supply of the DAC 150 or amplifier 160 so that it operates with a signal whose quantization noise is attenuated by an analog RC filter, and set the sampling frequency of the delta sigma modulator 230 high. It can be dealt with by doing so.
  • This application example is an example and does not limit the operation of the pulse shaper 250, but the delay due to the FIR filter can be minimized.
  • the spurious is higher than the case where the NTF dither signal is added outside the loop filter 300. Noise can be suppressed.
  • Second Embodiment> In the first embodiment described above, the loop filter 300 and the like are arranged on the positive side and the negative side of the differential signal in the delta sigma modulator 230, respectively. However, as the number of stages of the filter is increased, the circuit scale is increased. May increase.
  • the noise reduction processing device 200 of the second embodiment is different from the first embodiment in that the circuit is shared between the positive side and the negative side.
  • FIG. 43 is a block diagram showing a configuration example of the addition unit 220 in the second embodiment of the present technology.
  • the adder 220 of this second embodiment includes flip-flops 224 to 226 and adders 222 and 223.
  • the flip-flop 224 holds the input signal In from the input converter 210 in synchronization with the clock signal.
  • the flip-flop 224 supplies the held signal to the adder 222.
  • the flip-flop 225 holds the input signal In in synchronization with the clock signal.
  • the flip-flop 225 supplies the held signal to the adder 223.
  • the flip-flop 226 holds a signal indicating an integer value intSRFs from the dither signal generator 260 as an input type dither signal IN_DITH in synchronization with the clock signal.
  • the flip-flop 226 supplies the held signal to the adders 222 and 223.
  • the adder 222 adds the signal from the flip-flop 224 and the signal from the flip-flop 226 and supplies the signal to the selector 227 as the input signal In_p on the positive side.
  • the adder 223 adds the signal from the flip-flop 225 and the signal from the flip-flop 226 and supplies the signal to the selector 227 as a negative input signal In_n.
  • An integer value intDSFs of "0" or “1” is input to the selector 227.
  • the integer values intDSFs are set, for example, by the clock timing generator 270.
  • the selector 227 selects the input signal In_p when the integer value intDSFs is “0” and outputs it to the delta-sigma modulator 230, and selects the input signal In_n when the integer value intDSFs is "1" to perform delta-sigma modulation. Output to the device 230.
  • FIG. 44 is a block diagram showing a configuration example of the delta sigma modulator 230 according to the second embodiment of the present technology.
  • the delta-sigma modulator 230 of this second embodiment includes a loop filter 300, an adder 233 and a quantizer 234, and flip-flops 241 to 246.
  • the delta-sigma modulator 230 of the second embodiment is different from the first embodiment in that the loop filter 300 and the like illustrated in the figure are shared by two channels of the positive side and the negative side.
  • the flip-flop 241 holds a signal indicating an integer value intDSFs as the dither signal DITH of this method in synchronization with the clock signal.
  • the flip-flop 241 supplies the held dither signal DITH of this method to the loop filter 300.
  • the flip-flop 242 holds a signal indicating an integer value intDSFs as an NTF dither signal NTFD in synchronization with the clock signal.
  • the flip-flop 242 supplies the held NTF dither signal NTFD to the adder 233.
  • the flip-flop 243 synchronizes with the clock signal when the integer value intDSFs is "1", and holds the signal from the quantizer 234 as the output signal Out_p on the positive side.
  • the flip-flop 243 supplies the held output signal Out_p to the pulse shaper 250.
  • the flip-flop 244 synchronizes with the clock signal when the integer value intDSFs is "1", and holds the signal from the flip-flop 245 as the negative output signal Out_n.
  • the flip-flop 244 supplies the held output signal Out_n to the pulse shaper 250.
  • the flip-flop 245 holds the signal from the quantizer 234 in synchronization with the clock signal and outputs it to the flip-flops 244 and 246.
  • the flip-flop 246 holds the signal from the flip-flop 245 in synchronization with the clock signal and outputs it to the loop filter 300 as a feedback signal FD out2 .
  • FIG. 45 is a block diagram showing a configuration example of the loop filter 300 according to the second embodiment of the present technology.
  • the tap 310 of this second embodiment differs from the first embodiment in that it includes flip-flops 315 and 316 instead of the delay portion 314.
  • the tap 320 of the second embodiment is different from the first embodiment in that the flip-flops 326 and 327 are provided instead of the delay portion 325.
  • the tap 330 of the second embodiment differs from the first embodiment in that it includes flip-flops 336 and 337 instead of the delay portion 335.
  • FIG. 46 is a circuit diagram showing a configuration example of a tap in the subsequent stage in the second embodiment of the present technology.
  • the tap 340 of the second embodiment differs from the first embodiment in that it includes flip-flops 346 and 347 instead of the delay portion 345.
  • the tap 350 of the second embodiment is different from the first embodiment in that the flip-flops 357 and 358 are provided instead of the delay portion 356.
  • the input converter 210 in the previous stage generates the same input data for both channels and gives it to the delta sigma modulator 230. Then, the holding value of the flip-flop of one output is fixed to "0". Also, the data on the output port is set to straight binary format. When the operation is performed with 2's complement, only the MSB (Most Significant Bit) is logically inverted.
  • the configurations exemplified in FIGS. 43 to 44 can be used for the following four uses.
  • the input signal is controlled by the input converter 210, and the output signal is controlled by the delta sigma modulator 230.
  • Each has its own restrictions on the dither method.
  • the first use is in the case where one signal x is converted by the following equation and input to the delta-sigma modulator 230, and the differential signals ⁇ Out_p, Out_n ⁇ ) are output respectively.
  • ⁇ In_p, In_n ⁇ ⁇ + X (+ IN_DITH), -X (+ IN_DITH) ⁇
  • the second use is in the case where one signal x is converted by the following equation, input to the delta-sigma modulator 230, and one signal is output as a fixed ⁇ OUT_P, 0 ⁇ .
  • ⁇ In_p, In_n ⁇ ⁇ + X (+ IN_DITH), + X (+ IN_DITH) ⁇
  • the second use is effective when using the NTF dither signal and when the random number component is set to 0 in the input type dither signal. Further, this setting is a setting when outputting the PWM signal of S / E.
  • the third use is when the differential signal is converted into ADC1 and ADC2 by the following equation, and one of them is selected as necessary to output one signal, or when two signals are output at the same time.
  • the third use is effective when the random number component is set to 0 in the input type dither signal.
  • the fourth use is in the case where one signal x is converted by the following equation and input to the delta-sigma modulator 230, and one signal is logically inverted and output as ⁇ Out_p, -Out_n ⁇ .
  • ⁇ In_p, In_n ⁇ ⁇ + X (+ IN_DITH), + X (+ IN_DITH) ⁇
  • the fourth use is effective when using the NTF dither signal and when the random number component is set to 0 in the input type dither signal.
  • the delta sigma modulator 230 sets the input signal of P + 1 bit to 0 dBFS.
  • the MSB is configured as a P + 1-bit signed integer portion and a 1-bit fixed decimal integer portion.
  • the input converter 210 outputs the output PCM signal from the P-bit PCM signal input to the delta-sigma modulator 230 in P + 1 bits.
  • the attenuation is 0 dB
  • the attenuation is 6 decibels (dB).
  • the configuration exemplified in FIGS. 43 to 44 is 2-channel multiplexing, but the number of channels to be multiplexed is determined by the ratio of the operating clock to the sampling frequency required for delta-sigma modulation, and the input is made so that the toggle amount is minimized.
  • the signal is converted by the converter 210.
  • the input converter 210 adds equally to the output signal when the signal for the input type dither signal is input.
  • the selector 227 in the addition unit 220 alternately selects the positive side input signal and the negative side input signal, so that the positive side and the negative side are selected.
  • the circuit can be shared with. As a result, the circuit scale can be reduced as compared with the case where the circuit is not shared.
  • the delta-sigma modulator 230 outputs a filter output signal to the flip-flop 141 via the pulse shaper 250.
  • the delta sigma modulator 230 can also output a signal to a CIC (Cascaded Integrator-Comb) filter.
  • the acoustic system of the third embodiment is different from the first embodiment in that the delta-sigma modulator 230 outputs a signal to the CIC filter.
  • FIG. 47 is a block diagram showing a configuration example of the acoustic system 100 according to the third embodiment of the present technology.
  • the acoustic system 100 of the third embodiment includes multi-bit ADCs 181 and 182, a noise reduction processing device 200, and a subsequent device 190.
  • the noise reduction processing device 200 is not provided with the pulse shaper 250.
  • the subsequent device 190 includes a CIC filter 191 and a crystal oscillator 192.
  • the multi-bit ADCs 181 and 182 supply input signals to the input converter 210.
  • the crystal oscillator 192 supplies a clock signal to the clock timing generator 270.
  • the delta-sigma modulator 230 supplies the filter output signal to the CIC filter 191.
  • the random number component ⁇ is set to 0 because the quantization noise is folded back by the decimation.
  • the pulse shaper 250 becomes unnecessary and is reduced as illustrated in the figure.
  • the delta-sigma modulator 230 supplies the filter output signal to the CIC filter 191, so that the pulse shaper 250 can be reduced.
  • the present technology can have the following configurations.
  • a difference calculation unit that obtains a difference between an input signal and a predetermined feedback signal and outputs it as an error signal.
  • a delay signal adder that adds the error signal and a predetermined delay signal and outputs it as an integrated signal.
  • An internal dither adder that adds the integrated signal and a predetermined internal dither signal and outputs it as a filter output signal.
  • a delay unit in the filter that delays the filter output signal and outputs it as the delay signal
  • a noise reduction processing device including a quantizer that quantizes the filter output signal and feeds it back as the feedback signal.
  • the noise reduction processing device wherein the dither signal generator generates either the NTF dither signal or the internal dither signal when the differential signal is input as the input signal.
  • the differential signal includes a positive side signal and a negative side signal.
  • the noise reduction processing device according to (3) or (4) above, wherein the addition unit includes a selector that alternately selects the positive side signal and the negative side signal and outputs the input signal.
  • the differential signal includes a positive side signal and a negative side signal.
  • the addition part is A positive adder that adds the input type dither signal to the positive signal and supplies it to the positive circuit.
  • a negative adder that adds the input type dither signal to the negative signal and supplies it to the negative circuit is provided.
  • the difference calculation unit, the delay signal adder, the internal dither adder, and the in-filter delay unit are described in the above (3) or (4), which are arranged in the positive side circuit and the negative side circuit, respectively.
  • Noise reduction processing device (7)
  • An analog-to-digital converter that generates an input signal by analog-to-digital conversion
  • a difference calculation unit that obtains the difference between the input signal and a predetermined feedback signal and outputs it as an error signal.
  • a delay signal adder that adds the error signal and a predetermined delay signal and outputs it as an integrated signal.
  • An internal dither adder that adds the integrated signal and a predetermined internal dither signal and outputs it as a filter output signal.
  • a delay unit in the filter that delays the filter output signal and outputs it as the delay signal An acoustic system including a quantizer that quantizes the filter output signal and feeds it back as the feedback signal.
  • a quantizer that quantizes the filter output signal and feeds it back as the feedback signal.
  • a pulse shaper that shapes the waveform of the filter output signal.
  • a delay signal addition procedure in which the error signal and a predetermined delay signal are added and output as an integrated signal, and An internal dither addition procedure that adds the integrated signal and a predetermined internal dither signal and outputs the filter output signal.
  • An in-filter delay procedure that delays the filter output signal and outputs it as the delay signal, and
  • a control method for a noise reduction processing apparatus comprising a quantization procedure for quantizing the filter output signal and feeding it back as the feedback signal.

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Abstract

ループフィルタおよび量子化器を設けたノイズ低減処理装置において、スプリアスノイズを低減する。　差分演算部は、入力信号と所定の帰還信号との差分を求めて誤差信号として出力する。遅延信号加算器は、誤差信号と所定の遅延信号とを加算して積算信号として出力する。内部ディザ加算器は、積算信号と所定の内部ディザ信号とを加算してフィルタ出力信号として出力する。フィルタ内遅延部は、フィルタ出力信号を遅延させて遅延信号として出力する。量子化器は、フィルタ出力信号を量子化して帰還信号として帰還させる。

Description

ノイズ低減処理装置、音響システム、および、ノイズ低減処理装置の制御方法
　本技術は、ノイズ低減処理装置に関する。詳しくは、デルタシグマ変調器を用いるノイズ低減処理装置、音響システム、および、ノイズ低減処理装置の制御方法に関する。
　従来より、アナログデジタル変換器において、音声信号などの信号を処理するために、デルタシグマ変調器が用いられている。例えば、ループフィルタと、そのループフィルタの出力にディザ信号を加算して量子化する量子化器とを設けたデルタシグマ変調器が提案されている（例えば、特許文献１参照。）。
特開２００２－３１４４２７号公報
　上述の従来技術では、ディザ信号の加算により、スプリアスノイズを低減することができる。しかしながら、消費電力を低減する目的で、ディザ信号のビット数を少なくした際にスプリアスノイズを十分に低減することができない場合がある。例えば、ディザ信号のビット数を１に設定した際に、スプリアスノイズが生じるおそれがある。
　本技術はこのような状況に鑑みて生み出されたものであり、ループフィルタおよび量子化器を設けたノイズ低減処理装置において、スプリアスノイズを低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力信号と所定の帰還信号との差分を求めて誤差信号として出力する差分演算部と、上記誤差信号と所定の遅延信号とを加算して積算信号として出力する遅延信号加算器と、上記積算信号と所定の内部ディザ信号とを加算してフィルタ出力信号として出力する内部ディザ加算器と、上記フィルタ出力信号を遅延させて上記遅延信号として出力するフィルタ内遅延部と、上記フィルタ出力信号を量子化して上記帰還信号として帰還させる量子化器とを具備するノイズ低減処理装置、および、その制御方法である。これにより、スプリアスノイズが低減されるという作用をもたらす。
　また、この第１の側面において、差動信号が上記入力信号として入力される場合には上記内部ディザ信号を生成して上記内部ディザ加算器に供給するディザ信号発生器をさらに具備してもよい。これにより、差動信号のスプリアスノイズが低減されるという作用をもたらす。
　また、この第１の側面において、デジタル信号に所定の入力型ディザ信号を加算して上記入力信号として供給する加算部をさらに具備し、上記ディザ信号発生器は、シングルエンド信号が上記入力信号として入力される場合には上記入力型ディザ信号を生成して上記加算部に供給してもよい。これにより、シングルエンド信号のスプリアスノイズが低減されるという作用をもたらす。
　また、この第１の側面において、上記フィルタ出力信号に所定のＮＴＦ（Noise Transfer Function）ディザ信号を加算して上記量子化器に出力するＮＴＦディザ加算器をさらに具備し、上記ディザ信号発生器は、差動信号が上記入力信号として入力される場合には上記ＮＴＦディザ信号および上記内部ディザ信号のいずれかを生成してもよい。これにより、ＮＴＦディザ信号によりスプリアスノイズが低減されるという作用をもたらす。
　また、この第１の側面において、上記差動信号は、正側信号および負側信号を含み、上記加算部は、上記正側信号および上記負側信号を交互に選択して上記入力信号として出力するセレクタを含んでもよい。これにより、回路規模が削減されるという作用をもたらす。
　また、この第１の側面において、上記差動信号は、正側信号および負側信号を含み、上記加算部は、上記正側信号に上記入力型ディザ信号を加算して正側回路へ供給する正側加算器と、上記負側信号に上記入力型ディザ信号を加算して負側回路へ供給する負側加算器とを備え、上記差分演算部、上記遅延信号加算器、上記内部ディザ加算器および上記フィルタ内遅延部は、上記正側回路および上記負側回路のそれぞれに配置されてもよい。これにより、正側信号および負側信号が並列に処理されるという作用をもたらす。
　また、本技術の第２の側面は、アナログデジタル変換により入力信号を生成するアナログデジタル変換器と、上記入力信号と所定の帰還信号との差分を求めて誤差信号として出力する差分演算部と、上記誤差信号と所定の遅延信号とを加算して積算信号として出力する遅延信号加算器と、上記積算信号と所定の内部ディザ信号とを加算してフィルタ出力信号として出力する内部ディザ加算器と、上記フィルタ出力信号を遅延させて上記遅延信号として出力するフィルタ内遅延部と、上記フィルタ出力信号を量子化して上記帰還信号として帰還させる量子化器とを具備する音響システムである。これにより、音響システムからの出力信号のスプリアスノイズが低減されるという作用をもたらす。
　また、この第２の側面において、上記フィルタ出力信号の波形を整形するパルス整形器をさらに具備してもよい。これにより、波形が整形されるという作用をもたらす。
　また、この第２の側面において、上記フィルタ出力信号が入力されるＣＩＣ（Cascaded Integrator-Comb）フィルタをさらに具備してもよい。これにより、パルス整形器が削減されるという作用をもたらす。
本技術の第１の実施の形態における音響システムの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるノイズ低減処理装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における加算部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるデルタシグマ変調器の一構成例を示すブロック図である。 本技術の第１の実施の形態における量子化器のタイプをまとめた図である。 本技術の第１の実施の形態における量子化階級タイプＡの量子化階級と階級数値範囲、階級中央値との関係を示す図である。 本技術の第１の実施の形態における量子化階級タイプＢの量子化階級と階級数値範囲、階級中央値との関係を示す図である。 本技術の第１の実施の形態における量子化階級タイプＣの量子化階級と階級数値範囲、階級中央値との関係を示す図である。 本技術の第１の実施の形態における量子化階級タイプＤの量子化階級と階級数値範囲、階級中央値との関係を示す図である。 本技術の第１の実施の形態における量子化階級タイプＥの量子化階級と階級数値範囲、階級中央値との関係を示す図である。 本技術の第１の実施の形態におけるＬＦＳＲ（Linear Feedback Shift Register）の実装例を示す図である。 本技術の第１の実施の形態におけるスケーリング前のディザ信号の一例を示す図である。 本技術の第１の実施の形態における本方式ディザ信号を用いる際の量子化ビット数とスケーリング量との関係の一例を示す図である。 本技術の第１の実施の形態における本方式ディザ信号が２ビット、３ビットの際の入力信号の周波数特性の一例を示す図である。 本技術の第１の実施の形態における本方式ディザ信号が４ビット、５ビットの際の入力信号の周波数特性の一例を示す図である。 本技術の第１の実施の形態における本方式ディザ信号が２ビット、３ビットの際の出力信号の周波数特性の一例を示す図である。 本技術の第１の実施の形態における本方式ディザ信号が４ビット、５ビットの際の出力信号の周波数特性の一例を示す図である。 本技術の第１の実施の形態におけるＮＴＦ（Noise Transfer Function）ディザ信号を用いる際の量子化ビット数とスケーリング量との関係の一例を示す図である。 本技術の第１の実施の形態におけるＮＴＦディザ信号が１ビット、２ビットの際の出力信号の周波数特性の一例を示す図である。 本技術の第１の実施の形態におけるＮＴＦディザ信号が３ビット、４ビットの際の出力信号の周波数特性の一例を示す図である。 本技術の第１の実施の形態におけるＮＴＦディザ信号が５ビットの際の出力信号の周波数特性の一例を示す図である。 本技術の第１の実施の形態における入力型ディザ信号を用いる際の量子化ビット数とスケーリング量との関係の一例を示す図である。 本技術の第１の実施の形態における乱数サンプリング周波数がデルタシグマ変調サンプリング周波数と同じ、１／２の場合の出力信号の周波数特性の一例を示す図である。 本技術の第１の実施の形態における乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／４、１／８の場合の出力信号の周波数特性の一例を示す図である。 本技術の第１の実施の形態における乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／１６、１／３２の場合の出力信号の周波数特性の一例を示す図である。 本技術の第１の実施の形態におけるスケールを変えた際の乱数サンプリング周波数がデルタシグマ変調サンプリング周波数と同じ、１／２の場合の出力信号の周波数特性の一例を示す図である。 本技術の第１の実施の形態におけるスケールを変えた際の乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／４、１／８の場合の出力信号の周波数特性の一例を示す図である。 本技術の第１の実施の形態におけるスケールを変えた際の乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／１６、１／３２の場合の出力信号の周波数特性の一例を示す図である。 本技術の第１の実施の形態におけるループフィルタの一構成例を示すブロック図である。 本技術の第１の実施の形態における後段のタップの一構成例を示す回路図である。 本技術の第１の実施の形態におけるデルタシグマ変調器の構成をまとめた図である。 本技術の第１の実施の形態における伝達関数周波数振幅特性を示す図である。 本技術の第１の実施の形態における伝達関数周波数位相特性を示す図である。 本技術の第１の実施の形態における本方式ディザ信号を用いる際のＴＨＤ（Total Harmonic Distortion）＋Ｎ（Noise）特性の一例を示す図である。 本技術の第１の実施の形態におけるＮＴＦディザ信号を用いる際のＴＨＤ＋Ｎ特性の一例を示す図である。 本技術の第１の実施の形態における入力型ディザ信号を用いる際のＴＨＤ＋Ｎ特性の一例を示す図である。 本技術の第１の実施の形態における量子化出力ビット数が３ビットの際のＴＨＤ＋Ｎ特性の一例を示す図である。 本技術の第１の実施の形態における量子化出力ビット数が４ビットの際のＴＨＤ＋Ｎ特性との一例を示す図である。 本技術の第１の実施の形態における量子化出力ビット数が５ビットの際のＴＨＤ＋Ｎ特性の一例を示す図である。 本技術の第１の実施の形態におけるパルス整形器以降の構成を説明するための図である。 本技術の第１の実施の形態におけるＮＲＺ（Non-Return-to-Zero）波形を用いる際のパルス波形の一例を示す図である。 本技術の第１の実施の形態におけるＲＺ（Return-to-Zero）波形を用いる際のパルス波形の一例を示す図である。 本技術の第２の実施の形態における加算部の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるデルタシグマ変調器の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるループフィルタの一構成例を示すブロック図である。 本技術の第２の実施の形態における後段のタップの一構成例を示す回路図である。 本技術の第３の実施の形態における音響システムの一構成例を示すブロック図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（ループフィルタの最終段にディザ信号を入力する例）
　２．第２の実施の形態（正側と負側とで共有されるループフィルタの最終段にディザ信号を入力する例）
　３．第３の実施の形態（ループフィルタの最終段にディザ信号を入力し、パルス整形器を削減した例）
　＜１．第１の実施の形態＞
　［音響システムの構成例］
　図１は、本技術の第１の実施の形態における音響システム１００の一構成例を示すブロック図である。この音響システム１００は、音声信号を再生するためのシステムであり、ノイズキャンセリングヘッドフォンやオーディオプレーヤーなどに搭載される。音響システム１００は、ＡＤＣ（Analog to Digital Converter）１１０およびデジタル処理部１２０と、ノイズ低減処理装置２００とを備える。また、音響システム１００は、所定数のフリップフロップ１４１と、ＤＡＣ（Digital to Analog Converter）１５０と、アンプ１６０と、スピーカ１７０とをさらに備える。
　ＡＤＣ１１０は、アナログ信号をデジタル信号に変換するものである。アナログ信号として、例えば、音声を電気信号に変換したものが入力される。このＡＤＣ１１０は、デジタル信号をデジタル処理部１２０に供給する。アナログデジタル変換における基準サンプリング周波数は、例えば、４４．１キロヘルツ（ｋＨｚ）や４８キロヘルツ（ｋＨｚ）に設定される。また、デジタル信号として、例えば、ＰＣＭ（Pulse Code Modulation）信号が生成される。
　デジタル処理部１２０は、ＡＤＣ１１０からのデジタル信号に対して、所定の信号処理を行うものである。このデジタル処理部１２０は、処理後のデジタル信号をノイズ低減処理装置２００に供給する。
　水晶発振器１３０は、ノイズ低減処理装置２００やフリップフロップ１４１に所定のクロック信号を供給するものである。このクロック信号に同期して、ノイズ低減処理装置２００およびフリップフロップ１４１が動作する。
　ノイズ低減処理装置２００は、デジタル信号のノイズを低減する処理を行うものである。このノイズ低減処理装置２００は、処理後のデジタル信号を所定数のフリップフロップ１４１に保持させる。
　ＤＡＣ１５０は、所定数のフリップフロップ１４１からのデジタル信号をアナログ信号に変換するものである。このＤＡＣ１５０は、アナログ信号をアンプ１６０に供給する。
　アンプ１６０は、アナログ信号を増幅するものである。このアンプ１６０は、増幅後のアナログ信号をスピーカ１７０に供給する。スピーカ１７０は、アナログの電気信号を音声に変換するものである。
　［ノイズ低減処理装置の構成例］
　図２は、本技術の第１の実施の形態におけるノイズ低減処理装置２００の一構成例を示すブロック図である。このノイズ低減処理装置２００は、入力変換器２１０、加算部２２０、デルタシグマ変調器２３０、パルス整形器２５０、ディザ信号発生器２６０、クロック・タイミング生成器２７０およびレジスタ２８０を備える。
　ディザ信号発生器２６０は、一様乱数の雑音信号を生成し、加算部２２０とデルタシグマ変調器２３０とに入力するものである。雑音平均電力は生成する基準の一様乱数からスケーリングで規定される。デルタシグマ変調器２３０への雑音信号の挿入方法と乱数のビット数と振幅のスケール値とタイミングとは、量子化出力のビット数の設定に応じて決定される。加算部２２０とデルタシグマ変調器２３０とへのそれぞれの乱数入力は排他的である。デルタシグマ変調器２３０への雑音信号は、その内部の量子化器（不図示）の前段へ入力される信号と、その内部のループフィルタの最終段のタップ（不図示）に入力される信号とに分けられる。
　加算部２２０に入力される雑音信号を、以下、「入力型ディザ信号ＩＮ＿ＤＩＴＨ」と称する。量子化器（不図示）の前段へ入力される雑音信号を、以下、「ＮＴＦディザ信号ＮＴＦＤ」と称する。ループフィルタの最終段のタップ（不図示）に入力される雑音信号を、以下、「本方式ディザ信号ＤＩＴＨ」と称する。
　ノイズ低減処理装置２００では、デルタシグマ変調器２３０の量子化器の構成と入力信号ソースの最大値０ｄＢＦＳ（Decibels Full Scale）と相関して出力レベルが規定される。それ以外は、後述するデルタシグマ変調器２３０のトポロジなどの他の構成に依存しない。
　入力変換器２１０は、デジタル信号（ＰＣＭ信号など）のビット深度などを変換するものである。この入力変換器２１０は、変換後のデジタル信号を加算部２２０に供給する。
　加算部２２０は、入力変換器２１０からのデジタル信号にディザ信号発生器２６０からの入力型ディザ信号ＩＮ＿ＤＩＴＨを加算し、デルタシグマ変調器２３０に出力するものである。
　デルタシグマ変調器２３０は、加算部２２０からの信号に対してデルタシグマ変調を行うものである。このデルタシグマ変調器２３０は、変調後の信号をパルス整形器２５０に供給する。また、デルタシグマ変調器２３０は、ノイズ伝達関数（ＮＴＦ：Noise Transfer Function）がアプリケーションで通過させる出力信号に対して十分なＳＮ（Signal-to-Noise）比を確保できるサンプリング周波数で動作する。
　ディザ信号発生器２６０は、デルタシグマ変調器２３０のトポロジに依存しないが、スプリアス発生を最大限に抑制できるため、ＰＤＭ（Pulse Density Modulation）出力のアプリケーションに最適なデルタシグマ変調器２３０のトポロジを例示する。デルタシグマ変調器２３０のＳＴＦ(Signal Transfer Function)は、２種類で実現される。１つ目は、直線位相近で最小遅延特性と全域でフラットな周波数特性とを持つものである。２つ目は、通過帯域に対して直線位相近似可能なＬＰＦ型である。
　１つ目は、スプリアス性雑音を抑制できるため、積極的に活用される。２つ目は、平均入力電力で変化しない、入力信号のサンプリング周波数の整数倍の周波数で発生する折り返し信号を、サンプル・ホールドによる減衰より、さらに減衰したい時に利用される。このような折り返し信号は、例えば、入力信号のサンプリング周波数が４ＦＳ（Full Scale）など、デルタシグマ変調器２３０のサンプリング周波数より低い時に発生する。
　例に挙げるデルタシグマ変調器２３０は、入力データのサンプリング周波数が最速でデルタシグマ変調器２３０のサンプリング周波数と同じ、遅くても１／３２以上を入力データに対して要求する。サンプリング周波数が１２８ｆｓの時は、例えば、４ＦＳとなる。アプリケーションの信号帯域はＤＣ（Direct Current）－４０キロヘルツ（ｋＨｚ）程度を想定している。
　入力変換器２１０は、デジタル処理部１２０からのデジタル信号である入力データのチャネル数などを必要に応じて変換し、加算部２２０に供給するものである。入力データとして、マイク入力をサンプルホールド回路によりＡＤ変換したデータや、Ｓ／ＰＤＩＦ（Sony Philips Digital InterFace）やＩ２Ｓ（Inter-IC Sound）経由で入力されたデータが入力される。入力データは、そのまま入力されることもあるが、何らかの処理が行われたもの、もしくは、出力の歪み特性を考慮して６デシベル（ｄＢ）未満の固定アッテネーションされたサンプリング・データが入力されることもある。入力変換器２１０は、入力データを１ビットシフトして－６デシベル（ｄＢ）するか否かを選択する機能や、１チャネルの入力データを反転して同相および逆相の２チャネルのデータを出力する機能を有する。また、入力変換器２１０は、差動ではなく１入力１出力で動作させるために同相の信号を２チャネル分出力してデルタシグマ変調器２３０の消費電力を半分に抑える機能や、２チャネル入力を同相で２チャネル出力する機能を有する。
　加算部２２０は、入力変換器２１０からのデータが１ビットの際に、そのデータに入力型ディザ信号ＩＮ＿ＤＩＴＨを加算し、デルタシグマ変調器２３０に供給するものである。
　パルス整形器２５０は、デルタシグマ変調器２３０からの信号の波形をパルス波形に整形し、フリップフロップ１４１に出力するものである。
　クロック・タイミング生成器２７０は、水晶発振器１３０からのクロック信号に同期して、タイミング信号を生成し、入力変換器２１０、加算部２２０、デルタシグマ変調器２３０、パルス整形器２５０やディザ信号発生器２６０のそれぞれに供給するものである。レジスタ２８０は、入力変換器２１０、加算部２２０、デルタシグマ変調器２３０、パルス整形器２５０やディザ信号発生器２６０で用いられる各種の設定値を保持する。
　［加算部２２０の構成例］
　図３は、本技術の第１の実施の形態における加算部２２０の一構成例を示すブロック図である。この加算部２２０は、反転増幅器２２１と、加算器２２２および２２３とを備える。また、デルタシグマ変調器２３０は、正側回路２３１および負側回路２３２を備える。
　反転増幅器２２１は、入力変換器２１０からの入力信号Ｉｎ＿ｐを反転させて、入力信号Ｉｎ＿ｎとして加算器２２３に供給するものである。
　加算器２２２は、入力信号Ｉｎ＿ｐに入力型ディザ信号ＩＮ＿ＤＩＴＨを加算し、正側回路２３１に供給するものである。なお、加算器２２２は、特許請求の範囲に記載の正側加算器の一例である。
　加算器２２３は、入力信号Ｉｎ＿ｎに入力型ディザ信号ＩＮ＿ＤＩＴＨを加算し、負側回路２３２に供給するものである。なお、加算器２２３は、特許請求の範囲に記載の負側加算器の一例である。
　同図に例示した構成により、差動信号またはシングルエンド信号がデルタシグマ変調器２３０に入力される。
　例えば、後段のアンプ１６０が、差動構成が取れないＳ／Ｅデジタルアンプや差動アンプのゲイン差が抑制できないアナログアンプである場合、シングルエンド信号が入力される。それ以外では、差動信号が入力される。
　また、デルタシグマ変調器２３０内の量子化器が１ビット出力の場合、本発明範囲では シングルエンド信号は入力されず、差動信号が入力され、入力型ディザ信号が加算される。
　量子化器の出力が２ビット以上の場合、本方式ディザ信号を選択することができる。それぞれの場合に応じて、適切なディザ信号の発生ビット数とレベル、発生周波数が一意に決定される。
　なお、シングルエンド信号で差動アンプにデータを供給する場合、加算部２２０は、片方をデルタシグマ変調器２３０へ出力し、もう片方について符号反転でデータを生成することもできる。オーディオ信号の場合ＤＣはカットされるため、１の補数でも問題は生じない。１の補数の場合、スレートバイナリ化した後でも生成が容易である。
　［デルタシグマ変調器の構成例］
　図４は、本技術の第１の実施の形態におけるデルタシグマ変調器２３０の一構成例を示すブロック図である。デルタシグマ変調器２３０内の正側回路２３１は、ループフィルタ３００、加算器２３３、量子化器２３４、遅延部２３５および遅延部２３６を備える。負側回路２３２の構成は、正側回路２３１と同様である。
　ループフィルタ３００は、加算部２２０からの入力信号Ｉｎ＿ｐと、量子化器２３４および遅延部２３６からの帰還信号ＦＤＯＵＴ１およびＦＤＯＵＴ２との差分を積算するものである。また、ループフィルタ３００は、本方式ディザ信号ＤＩＴＨが入力された場合、積算した信号に本方式ディザ信号ＤＩＴＨを加算する。
　加算器２３３は、ＮＴＦディザ信号ＮＴＦＤが入力された場合、ループフィルタ３００からのフィルタ出力信号Ｆｏｕｔに、そのＮＴＦディザ信号ＮＴＦＤを加算するものである。この加算器２３３は、加算したデータを量子化器２３４に供給する。
　量子化器２３４は、加算器２３３からのデータを量子化し、遅延部２３５および２３６に供給するものである。また、量子化器２３４の出力信号は、帰還信号ＦＤＯＵＴ２としてループフィルタ３００に入力される。
　遅延部２３５は、量子化器２３４の出力信号を１クロック分遅延させて、正側の出力信号Ｏｕｔ＿ｐとしてパルス整形器２５０に出力するものである。遅延部２３６は、量子化器２３４の出力信号を１クロック分遅延させて、帰還信号ＦＤＯＵＴ１としてループフィルタ３００に供給するものである。
　［量子化器の構成例］
　図５は、本技術の第１の実施の形態における量子化器２３４のタイプをまとめた図である。量子化器２３４の量子化時の階級設定には、大別して２種類ある。１つ目は、原点を階級の中央値に持つ種類であり、２つ目は、原点対称で階級を配置する種類である。１つ目を「原点階級中央値タイプ」と称し、２つ目を「原点対称階級タイプ」と称する。量子化器２３４の出力ビット数が１と２のときは、デルタシグマ変調器２３０内でフィードバックされる代表値が個別に与えられる。特に２の時は、閾値も個別に与えられる。３以上では、階級と階級閾値とは、定式化された方法で実施される。
　また、以下、原点階級中央値タイプで定義階級個数が２Ｎ－１（Ｎは、整数）のものを量子化階級タイプＡとする。原点対称階級タイプで定義階級個数が２Ｎのものを量子化階級タイプＢとする。原点対称階級タイプで定義階級個数が２のものを量子化階級タイプＣとする。原点階級中央値タイプで定義階級個数が３のものを量子化階級タイプＤとする。原点対称階級タイプで定義階級個数が４のものを量子化階級タイプＥとする。
　図６は、本技術の第１の実施の形態における量子化階級タイプＡの量子化階級と階級数値範囲、階級中央値との関係を示す図である。
　図７は、本技術の第１の実施の形態における量子化階級タイプＢの量子化階級と階級数値範囲、階級中央値との関係を示す図である。
　図８は、本技術の第１の実施の形態における量子化階級タイプＣの量子化階級と階級数値範囲、階級中央値との関係を示す図である。
　図９は、本技術の第１の実施の形態における量子化階級タイプＤの量子化階級と階級数値範囲、階級中央値との関係を示す図である。
　図１０は、本技術の第１の実施の形態における量子化階級タイプＥの量子化階級と階級数値範囲、階級中央値との関係を示す図である。
　量子化出力ビット数が１のとき、量子化階級タイプＣが用いられる。量子化出力ビット数が２のとき、量子化階級タイプＤもしくは、量子化階級タイプＥが用いられる。実装を単純にする目的では量子化階級タイプＤが選択される。
　また、量子化出力ビット数が３の時、量子化階級タイプＢが用いられる。量子化階級タイプＡでも可能であるが、大入力時のＴＨＤ＋Ｎ特性が量子化階級タイプタイプＢに劣る。
　量子化出力ビット数が４以上のとき、ＰＷＭ出力では量子化階級タイプＡが用いられる。ＰＤＭ出力では量子化階級タイプＢが用いられる。タイプＡも可能であるが、大入力時のＴＨＤ＋Ｎ特性がタイプＢに劣る。量子化ビット数が３以上では、大入力時のＴＨＤ＋Ｎ特性は、量子化階級タイプＢの方が量子化階級タイプＡより良好である。
　［ディザ信号発生器の構成例］
　ディザ信号発生器２６０内の一様乱数を生成する装置は、選択するディザの挿入箇所に応じて同時に取得する乱数のビット数と乱数から生成するディザ信号の変化タイミングを切り替える。
　本方式ディザ信号を生成する場合、ディザ信号発生器２６０が同時に取得する乱数は１ビットである。１ビットの際に、スプリアス性を抑える条件を満たし、最も雑音平均電力が低くなる。一様乱数の更新タイミングは、デルタシグマ変調器２３０のサンプリング周波数と同じである。
　ＮＴＦディザ信号を生成する場合、ディザ信号発生器２６０が同時に取得する乱数は２ビットである。スプリアス性を抑える条件を満たし、最も雑音平均電力が低くなる条件は、２ビットであるが、２ビットから４ビットに増加しても雑音電力は０．２６デシベル（ｄＢ）程度の増加のため、入力型ディザ信号用の４ビット乱数を共用することもできる。また、一様乱数の更新タイミングは、デルタシグマ変調器２３０のサンプリング周波数と同じである。
　入力型ディザ信号を生成する場合、ディザ信号発生器２６０が同時に取得する乱数ビット数は４ビットである。４ビット以上の長周期乱数を他のシステムと共用しても問題ない。１ビットや２ビットではスプリアス性が顕著であり、３ビットも量子化雑音からスプリアス性を完全には除去できないことから、乱数は、４ビット以上に限定される。一様乱数の更新タイミングは、デルタシグマ変調器２３０のサンプリング周波数の１／１６以下の２（－Ｎ'）である。ここで、Ｎ'は４以上の整数である。Ｎ'の上限値は、可聴帯域などアプリケーションが扱う周波数帯域内で折り返さない帯域幅で決定される。入力信号のサンプリング周波数が条件を満たす時には、そのタイミングに合わせる。
　ディザ信号発生器２６０内の乱数発生器に関して、複数入力信号を時分割多重して、デルタシグマ変調器２３０のサンプリング周波数に対し、デルタシグマ変調器２３０を倍速以上で動作させている場合、その演算器に入力するディザ信号は共通に設定される。
　乱数は、一様乱数であればよく、入力信号のチャネル毎に独立にするか、共通にするかは任意である。周期性を持つ疑似乱数では、周期がアプリケーションで問題を起こさない範囲で、長周期に設定される。
　一例として、２４ビットのＬＦＳＲで系列（２４、２３、２２、１７）を示す。ＬＦＳＲのＦｉｂｏｎａｃｃｉ型やＧａｌｏｉｓ型も実装側の都合でのみ決定される。
　図１１は、Ｆｉｂｏｎａｃｃｉ型で定義した Ｖｅｒｉｌｏｇコードの一例である。レジスタへの初期値代入と値更新のタイミングを制御し、予め行列式ＡからＡ２やＡ４を求めておくことで、２ビット同時、４ビット同時に必要な複数の乱数ビットを取得している。
　行列式Ａはｎ（ｎは、整数）サイクル目のレジスタの状態ｖｎとｎ＋１サイクル目のレジスタの状態ｖｎ＋１で定義することができる。これらの状態は、ＬＦＳＲの実装で一意に決まり、例えば、次の式により表される。
Figure JPOXMLDOC01-appb-M000001
 上式において、Ｔは転置行列を示す。
　１サイクルで１ビットの乱数を新規に取得できるため、ｍ（ｍは、整数）ビット同時に新規に取得するためには次の式などに基づいて、レジスタ状態ｖｎからｍサイクル後のレジスタ状態ｖｎ＋ｍを導けばよく、生成式に必要な行列式はＡｍである。
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
　初期値はｖ＿０であり、例えば、次の式により表される。
Figure JPOXMLDOC01-appb-M000004
　また、次の式は、行列式Ａ、Ａ２およびＡ４の一例である。
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000006
Figure JPOXMLDOC01-appb-M000007
 上式において、Ｉｊｋはｊ行ｋ列の単位行列であり、Ｏｐｑはｐ行ｑ列の０行列の部分行列である。
　また、乱数の発生間隔は、ディザ信号の生成方式で決定される。本方式ディザ信号、または、ＮＴＦディザ信号を用いるときはデルタシグマ変調のサンプリング周期と同じ間隔に設定される。
　入力型ディザ信号を用いる場合、次の２条件を満たす周波数が設定される。
（１）デルタシグマ変調器２３０のサンプリング周波数の１／１６以下、例えば、２－Ｎであること。
（２）アプリケーション周波数帯域幅以上であること。オーディオのようにアプリケーションがベースバンド信号の場合はアプリケーション周波数帯域幅の２倍以上であること。オーディオの場合、可聴帯域がＤＣ－２０キロヘルツ（ｋＨｚ）の範囲であるため、最小で４０キロヘルツ（ｋＨｚ）、通常は入力信号のサンプリング周波数（例では４ｆｓ）、もしくは基準サンプリング周波数ｆｓに合わせられる。
　図１２は、本技術の第１の実施の形態におけるスケーリング前のディザ信号の一例を示す図である。同図におけるａは、１ビットのディザ信号を示し、同図におけるｂは２ビットのディザ信号を示す。同図におけるｃは、４ビットのディザ信号を示す。
　１ビットのディザ信号を用いる場合、ＲＴＬとの対応関係は次の式により表される。
　　ｖ（０）＝ｖ１［１］
　２ビットのディザ信号を用いる場合、ＲＴＬとの対応関係は次の式により表される。
　　ｎ（０）＝ｖ２［１］
　　ｎ（１）＝ｖ２［２］
　４ビットのディザ信号を用いる場合、ＲＴＬとの対応関係は次の式により表される。
　　ｒ（０）＝ｖ４［１］
　　ｒ（１）＝ｖ４［２］
　　ｒ（２）＝ｖ４［３］
　　ｒ（３）＝ｖ４［４］
　次に、ディザ信号発生器２６０の乱数―符号付信号変換処理に関して、生成された乱数ビット列は、１サンプルデータとして、整数部が１ビットのの符号付小数として扱われる。そして、図１２に例示するように、ディザ信号発生器２６０は、ＬＳＢ側に１ビットの固定値を追加して、平均値が０の信号にする。
　ディザ信号のビット長がＭ（Ｍは、整数）ビットのとき、平均雑音電力Ｐは、次の式により表される。
Figure JPOXMLDOC01-appb-M000008
Figure JPOXMLDOC01-appb-M000009
　式８および式９より、ディザ信号のビット数が大きくなるほど、一様乱数が連続値の時の平均電力値１／３に漸近する。ｄＢＦＳ単位では１０×ｌｏｇ１０Ｐ＋１０×ｌｏｇ１０２で、－１．７６ｄＢＦＳに漸近する。
　ディザ信号が１ビットのときが最も小さい平均電力値となり、－３．０１ｄＢＦＳとなる。ディザ信号のビット数が１ビット増える毎に平均電力値が大きくなる。例えば、２ビットのときに－２．０４ｄＢＦＳとなり、３ビットのときに－１．８３ｄＢＦＳとなり、４ビットのときに－１．７８ｄＢＦＳとなり、５ビットのときに－１．７８ｄＢＦＳとなる。
　次に、ディザ信号発生器２６０が、上述のＬＦＳＲなどを用いて生成した０．５と－０．５の２値の１ビットの本方式ディザ信号をスケーリングした場合を考える。
　図１３は、本技術の第１の実施の形態における本方式ディザ信号を用いる際の量子化ビット数とスケーリング量との関係の一例を示す図である。
　また、図１４は、本技術の第１の実施の形態における本方式ディザ信号が２ビット、３ビットの際の入力信号の周波数特性の一例を示す図である。同図におけるａは、本方式ディザ信号が２ビットの際の変調前の入力信号の周波数特性の一例を示す図である。同図におけるｂは、本方式ディザ信号が３ビットの際の変調前の入力信号の周波数特性の一例を示す図である。
　図１５は、本技術の第１の実施の形態における本方式ディザ信号が４ビット、５ビットの際の入力信号の周波数特性の一例を示す図である。同図におけるａは、本方式ディザ信号が４ビットの際の入力信号の周波数特性の一例を示す図である。同図におけるｂは、本方式ディザ信号が５ビットの際の入力信号の周波数特性の一例を示す図である。
　図１６は、本技術の第１の実施の形態における本方式ディザ信号が２ビット、３ビットの際の出力信号の周波数特性の一例を示す図である。同図におけるａは、本方式ディザ信号が２ビットの際の変調後の出力信号の周波数特性の一例を示す図である。同図におけるｂは、本方式ディザ信号が３ビットの際の変調後の出力信号の周波数特性の一例を示す図である。
　図１７は、本技術の第１の実施の形態における本方式ディザ信号が４ビット、５ビットの際の出力信号の周波数特性の一例を示す図である。同図におけるａは、本方式ディザ信号が４ビットの際の出力信号の周波数特性の一例を示す図である。同図におけるｂは、本方式ディザ信号が５ビットの際の出力信号の周波数特性の一例を示す図である。
　図１４乃至図１７の縦軸は、入出力信号のレベルを示し、横軸は周波数を示す。
　本方式ディザ信号を用いる場合、量子化階級タイプＢの量子化出力１ビットに加えて、次の３条件は、ディザ信号の雑音電力が大きいと利用価値がないため、システム動作では除外される。
　１つ目の条件は、Ｎ＝１（すなわち、雑音信号スケーリングが１）で、量子化階級タイプＣのときである。このときは、スプリアスを抑制可能な雑音電力ではデルタシグマ変調器２３０が発生する量子化雑音が大幅なＴＨＤ＋Ｎの劣化を引き起こす。
　２つ目の条件は、Ｎ＝２（雑音信号スケーリングが１／４）で、量子化階級タイプＡのときである。量子化階級タイプＡでは強入力耐性が非常に低い。
　３つ目の条件は、Ｎ＝２で量子化階級タイプＢのときである。量子化階級タイプＢでは、量子化階級タイプＥより強入力耐性に劣り、入力ディザ型の量子化ビット数が１のときとほぼ同等である。
　次に、ＮＴＦディザ信号を用いる場合を考える。例えば、差動信号をパルス整形器２５０より後段のシステムが受け付けないとき、および、本方式ディザ信号で雑音レベルが満足されないときにＮＴＦディザ信号が用いられる。例えば、アンプ１６０がＳ／Ｅで、ＰＷＭ信号が用いられるときが該当する。もしくは、差動信号を受け付けてもアナログバラつきが大きく、本方式ディザ信号で雑音レベルが満足されず、量子化器の出力ビット数が２ビット以上のときに、ＮＴＦディザ信号が用いられる。
　ディザ信号発生器２６０が、２ビット乱数をスケーリングして、ＮＴＦディザ信号を生成する場合を想定する。
　図１８は、本技術の第１の実施の形態におけるＮＴＦディザ信号を用いる際の量子化ビット数とスケーリング量との関係の一例を示す図である。
　図１９は、本技術の第１の実施の形態におけるＮＴＦディザ信号が１ビット、２ビットの際の出力信号の周波数特性の一例を示す図である。同図におけるａは、ＮＴＦディザ信号が１ビットの際の出力信号の周波数特性の一例を示す図である。同図におけるｂは、ＮＴＦディザ信号が２ビットの際の出力信号の周波数特性の一例を示す図である。
　図２０は、本技術の第１の実施の形態におけるＮＴＦディザ信号が３ビット、４ビットの際の出力信号の周波数特性の一例を示す図である。同図におけるａは、ＮＴＦディザ信号が３ビットの際の出力信号の周波数特性の一例を示す図である。同図におけるｂは、ＮＴＦディザ信号が４ビットの際の出力信号の周波数特性の一例を示す図である。
　図２１は、本技術の第１の実施の形態におけるＮＴＦディザ信号が５ビットの際の出力信号の周波数特性の一例を示す図である。
　図１９乃至図２１の縦軸は、出力信号のレベルを示し、横軸は周波数を示す。
　ＮＴＦディザ信号を用いる場合、量子化階級タイプＢで量子化出力１ビットのときに加えて、次の３条件は、ディザ信号の雑音電力が大きいと利用価値がないため、システム動作では除外される。
　１つ目の条件は、Ｎ＝１で量子化階級タイプＣのときである。このときは、スプリアスを抑制可能な雑音電力ではデルタシグマ変調器２３０が発生する量子化雑音が大幅なＴＨＤ＋Ｎの劣化を引き起こす。
　２つ目の条件は、Ｎ＝２で量子化階級タイプＡのときである。このときは、強入力耐性が非常に低い。
　３つ目の条件は、Ｎ＝２で量子化階級タイプＢのときである。このときは、量子化階級タイプＥより強入力耐性に劣り、入力ディザ型の量子化ビット数が１のときとほぼ同等である。
　次に、入力型ディザ信号を用いる場合を考える。入力型ディザ信号は、量子化器出力が１ビットで量子化階級タイプＣのときに利用される。
　ディザ信号発生器２６０が、４ビット以上の乱数をスケーリングして入力型ディザ信号を生成した場合を想定する。
　図２２は、本技術の第１の実施の形態における入力型ディザ信号を用いる際の量子化ビット数とスケーリング量との関係の一例を示す図である。
　図２３は、本技術の第１の実施の形態における乱数サンプリング周波数がデルタシグマ変調サンプリング周波数と同じ、１／２の場合の出力信号の周波数特性の一例を示す図である。同図におけるａは、乱数サンプリング周波数がデルタシグマ変調サンプリング周波数と同じ場合の出力信号の周波数特性の一例を示す図である。同図におけるｂは、乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／２の場合の出力信号の周波数特性の一例を示す図である。
　図２４は、本技術の第１の実施の形態における乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／４、１／８の場合の出力信号の周波数特性の一例を示す図である。同図におけるａは、乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／４の出力信号の周波数特性の一例を示す図である。同図におけるｂは、乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／８の場合の出力信号の周波数特性の一例を示す図である。
　図２５は、本技術の第１の実施の形態における乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／１６、１／３２の場合の出力信号の周波数特性の一例を示す図である。同図におけるａは、乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／１６の出力信号の周波数特性の一例を示す図である。同図におけるｂは、乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／３２の場合の出力信号の周波数特性の一例を示す図である。
　図２６は、本技術の第１の実施の形態におけるスケールを変えた際の乱数サンプリング周波数がデルタシグマ変調サンプリング周波数と同じ、１／２の場合の出力信号の周波数特性の一例を示す図である。同図におけるａは、乱数サンプリング周波数がデルタシグマ変調サンプリング周波数と同じの場合の出力信号の周波数特性の一例を示す図である。同図におけるｂは、乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／２の場合の出力信号の周波数特性の一例を示す図である。
　図２７は、本技術の第１の実施の形態におけるスケールを変えた際の乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／４、１／８の場合の出力信号の周波数特性の一例を示す図である。同図におけるａは、乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／４の出力信号の周波数特性の一例を示す図である。同図におけるｂは、乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／８の場合の出力信号の周波数特性の一例を示す図である。
　図２８は、本技術の第１の実施の形態におけるスケールを変えた際の乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／１６、１／３２の場合の出力信号の周波数特性の一例を示す図である。同図におけるａは、乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／１６の出力信号の周波数特性の一例を示す図である。同図におけるｂは、乱数サンプリング周波数がデルタシグマ変調サンプリング周波数の１／３２の場合の出力信号の周波数特性の一例を示す図である。
　図２３乃至図２８の縦軸は出力信号のレベルを示し、横軸は周波数を示す。
　入力型ディザ信号を用いる場合、スケーリング量は１／１６が最適であるが、後段のアナログ部のバラツキが最終的な雑音電力を決定するため、１／３２、１／６４、１／１２８など、スケーリング量は可変とする。ＤＣ成分αは、スケーリング値の半分を供給する。１／２Ｆｓ近辺のスプリアス起因の拡散が、折り返しによる重なりで緩やかになる。図２３乃至図２５より、ＤＣ量は、雑音信号スケーリングが１／１６のときは－２７ｄＢＦＳ（１／３２）となる。図２６乃至図２８より、雑音信号スケーリングが１／６４の時は－３９ｄＢＦＳ（１／１２８）が適当である。
　また、後段のアナログ部品のバラつきによってスケーリングを大きく設定できないとき、もしくは、後段のアンプが差動出力を受けつけないときは、微小信号入力時に一定の条件下でＤＣ成分αが決定され、入力される。乱数成分βは０とする。ここで、一定の条件は、次の式から推測される周波数がアプリケーション帯域に入らないときである。
Figure JPOXMLDOC01-appb-M000010
Figure JPOXMLDOC01-appb-M000011
Figure JPOXMLDOC01-appb-M000012
Figure JPOXMLDOC01-appb-M000013
Figure JPOXMLDOC01-appb-M000014
Figure JPOXMLDOC01-appb-M000015
　式１０乃至式１５において、ｘは、デルタシグマ変調器２３０への入力信号の平均電力を示す。
　図２９は、本技術の第１の実施の形態におけるループフィルタ３００の一構成例を示すブロック図である。このループフィルタ３００は、複数段のタップと、バッファアンプ３６１、３６３および３６５と、加算器３６２および３６４とを備える。タップの段数は、例えば、５段であり、例えば、タップ３１０、３２０、３３０、３４０および３５０が設けられる。
　バッファアンプ３６１は、低遅延で動作させる際には、入力信号Ｉｎ＿ｐをそのまま、タップ３２０、３３０および３４０および３５０に供給する。一方、ループフィルタ３００をＬＰＦ（Low-Pass Filter）として機能させる際には、バッファアンプ３６１は、入力信号Ｉｎ＿ｐを出力しない。
　量子化器２３４からの帰還信号ＦＤｏｕｔ２は、タップ３１０、加算器３６２、タップ３３０および加算器３６４に入力される。
　バッファアンプ３６３は、タップ３３０からの信号を１／２５６倍して加算器３６２に供給する。加算器３６２は、バッファアンプ３６３からの信号と帰還信号ＦＤｏｕｔ２とを加算してタップ３２０に供給する。
　バッファアンプ３６５は、タップ３５０からの信号を１／２５６倍して加算器３６４に供給する。加算器３６４は、バッファアンプ３６５からの信号と帰還信号ＦＤｏｕｔ２とを加算してタップ３４０に供給する。
　また、タップ３１０は、加算器３１１、加算器３１２、リミッタ３１３および遅延部３１４を備える。タップ３２０は、バッファアンプ３２１、加算器３２２、加算器３２３、リミッタ３２４および遅延部３２５を備える。タップ３３０は、バッファアンプ３３１、加算器３３２、加算器３３３、リミッタ３３４および遅延部３３５を備える。
　加算器３１１は、加算部２２０からの入力信号Ｉｎ＿ｐと加算器３１２からの信号とを加算し、リミッタ３１３を介して遅延部３１４に供給するものである。加算器３１２は、遅延部３１４からの信号と帰還信号ＦＤｏｕｔ２とを加算して加算器３１１に供給するものである。リミッタ３１３は、±１６ビットの範囲内に信号のレベルを制限するものである。遅延部３１４は、加算器３１１からの信号を１クロック分遅延させて加算器３１２およびバッファアンプ３２１に供給するものである。
　バッファアンプ３２１は、遅延部３１４からの信号を１／１６倍して加算器３２２に供給するものである。加算器３２２は、バッファアンプ３６１からの信号とバッファアンプ３２１からの信号と加算器３２３からの信号とを加算し、リミッタ３２４を介して遅延部３２５に供給するものである。加算器３２３は、遅延部３２５からの信号と加算器３６２からの信号とを加算して加算器３２２に供給するものである。リミッタ３２４は、±８ビットの範囲内に信号のレベルを制限するものである。遅延部３２５は、加算器３２２からの信号を１クロック分遅延させて加算器３２３およびバッファアンプ３３１に供給するものである。
　バッファアンプ３３１は、遅延部３２５からの信号を１／８倍して加算器３３２に供給するものである。加算器３３２は、バッファアンプ３６１からの信号とバッファアンプ３３１からの信号と加算器３３３からの信号とを加算し、リミッタ３３４を介して遅延部３３５に供給するものである。加算器３３３は、遅延部３３５からの信号と帰還信号ＦＤｏｕｔ２とを加算して加算器３３２に供給するものである。リミッタ３３４は、±４ビットの範囲内に信号のレベルを制限するものである。遅延部３３５は、加算器３３２からの信号を１クロック分遅延させて加算器３３３、バッファアンプ３６３およびタップ３４０に供給するものである。
　図３０は、本技術の第１の実施の形態における後段のタップ３４０および３５０の一構成例を示す回路図である。タップ３４０は、バッファアンプ３４１、加算器３４２、加算器３４３、リミッタ３４４および遅延部３４５を備える。タップ３５０は、バッファアンプ３５１、加算器３５２、リミッタ３５３、加算器３５４、加算器３５５および遅延部３５６を備える。
　バッファアンプ３４１は、タップ３３０からの信号を１／４倍して加算器３４２に供給するものである。加算器３４２は、バッファアンプ３６１からの信号とバッファアンプ３４１からの信号と加算器３４３からの信号とを加算し、リミッタ３４４を介して遅延部３４５に供給するものである。加算器３４３は、遅延部３４５からの信号と加算器３６４からの信号とを加算して加算器３４２に供給するものである。リミッタ３４４は、±４ビットの範囲内に信号のレベルを制限するものである。遅延部３４５は、加算器３４２からの信号を１クロック分遅延させて加算器３４３およびバッファアンプ３５１に供給するものである。
　バッファアンプ３５１は、遅延部３４５からの信号を１／２倍して加算器３５２に供給するものである。加算器３５２は、バッファアンプ３６１からの信号とバッファアンプ３５１からの信号と加算器３５４からの信号とを加算し、加算器３５５に供給するものである。リミッタ３５３は、±８ビットの範囲内に信号のレベルを制限するものである。加算器３５４は、遅延部３５６からの信号と遅延部２３６からの帰還信号ＦＤｏｕｔ１とを加算し、リミッタ３５３を介して加算器３５２に供給するものである。
　加算器３５５は、本方式ディザ信号ＤＩＴＨと加算器３５２からの信号とを加算し、フィルタ出力信号Ｆｏｕｔとして遅延部３５６と加算器２３３とに供給するものである。遅延部３５６は、加算器３５５からの信号を１クロック分遅延させて加算器３５４およびバッファアンプ３６５に供給するものである。
　図２９および図３０に例示したループフィルタ３００の伝達関数は、次の式により表される。
Figure JPOXMLDOC01-appb-M000016
Figure JPOXMLDOC01-appb-M000017
Figure JPOXMLDOC01-appb-M000018
Figure JPOXMLDOC01-appb-M000019
　式１６のＳＴＦＬＬ（ｚ）は、低遅延動作時のＳＴＦ（Signal Transfer Function）を示す。式１７のＳＴＦＬＰＦ（ｚ）はＬＰＦ動作時のＳＴＦを示す。式１８のＮＴＦ（ｚ）は、量子化ノイズのＮＴＦ（Noise Transfer Function）を示す。式１９のＤＴＦ（ｚ）は、本方式のＤＴＦ（Dither Transfer Function）を示す。各周波数特性はデルタシグマ変調のサンプリング周波数がＦｓのとき、ｚにｅ（ｊ２πｆ／Ｆｓ）を代入して取得することができる。
　図３１は、本技術の第１の実施の形態におけるデルタシグマ変調器２３０の構成をまとめた図である。初段のタップ３１０は、量子化器２３４からの帰還信号ＦＤｏｕｔ２と、入力信号Ｉｎ＿ｐとの差分（言い換えれば、量子化誤差）を求め、その差分に応じた信号を後段のタップに出力する。なお、タップ３１０は、特許請求の範囲に記載の差分演算部の一例である。
　ループフィルタ３００内の最終段のタップ３５０において、加算器３５２は、前段のタップ３４０からの信号と遅延部３５６からの遅延信号に応じた信号とを加算して加算器３５５に出力する。加算器３５２の出力信号は、タップ３５０などで積算された信号である。なお、加算器３５２は、特許請求の範囲に記載の遅延信号加算器の一例である。
　加算器３５５は、加算器３５２からの信号と本方式ディザ信号ＤＩＴＨとを加算してフィルタ出力信号Ｆｏｕｔとして加算器２３３および遅延部３５６に出力する。なお、本方式ディザ信号は、特許請求の範囲に記載の内部ディザ信号の一例であり、加算器３５５は、特許請求の範囲に記載の内部ディザ加算器の一例である。
　遅延部３５６は、フィルタ出力信号Ｆｏｕｔを遅延させ、その遅延信号を加算器３５４に供給する。なお、遅延部３５６は、特許請求の範囲に記載のフィルタ内遅延部の一例である。
　また、加算器２３３は、フィルタ出力信号ＦｏｕｔにＮＴＦディザ信号ＮＴＦＤを加算し、量子化器２３４に供給する。なお、加算器２３３は、特許請求の範囲に記載のＮＴＦディザ加算器の一例である。
　量子化器２３４は、加算器２３３からの信号を量子化し、帰還信号ＦＤｏｕｔ２としてタップ３１０などに帰還させる。
　図２９乃至図３１に例示した構成により、ＡＤ変換された信号やデジタルソースを処理して作られた、ＤＣ成分を含むどのような信号が入力されても、図１３乃至図１７に例示したようにスプリアスノイズを抑制することができる。
　どのような入力信号に対しても、式１６乃至式１９の伝達関数の一例で代表されるようにデルタシグマ変調のトポロジーで決定されるＮＴＦ伝達関数の電力周波数特性に相似する量子化ノイズのみが付加される。このため、以下の効果が得られる。
　スプリアス性の量子化ノイズによる予期せぬ原音にない音の発生を防ぐことができる。特に可聴帯域内の微小信号入力時に顕著である。また、スプリアス性の量子化ノイズがアナログ回路に与える影響が事前に防がれるため、ＮＴＦ伝達関数から求められる理論通りの安定した雑音レベルがアナログ回路に提供される。また、アナログ回路のバラツキに対して、差動入力の多ビットのデルタシグマ変調器２３０から、音声アプリケーション帯域に洩れる雑音レベルが削減される。
　さらに、簡易な一様乱数から必要最小電力で適切な雑音を生成できる。また、それぞれのディザ形式においてディザ信号の必要最小ビット数が明確で、出力特性もスプリアスがなく安定なため、漏洩する雑音電力に対する後段システムの設計目標が容易になる。また、必要ビット数へのビット数削減により雑音信号電力を抑制することができる。本方式ディザ用の１ビット乱数の使用により、ＮＴＦディザ信号に必要な２ビットの乱数利用時と比較して－１．０デシベル（ｄＢ）以上、雑音信号電力が削減される。
　さらに効果のない不要な回路が削減される。ほぼ、平坦な周波数振幅特性、かつ、周波数位相特性が直線で、遅延が最小の量子化出力が可能なため、以下のアプリケーションで有効に活用することができる。
　例えば、ノイズキャンセル等、低レイテンシが特性を向上させるアプリケーションや、マルチビットＡＤＣデバイスの出力を１ビット化し、ＡＤＣデータをデバイス間で伝送するアプリケーションが挙げられる。後者では、伝送電力を抑制できる。
　また、量子化器２３４で発生するスプリアス性雑音を論理的に除去するため、パルス整形器２５０以降に配置するフィルタを、アンプの入力耐性に応じて理論通りに設計できる。また、音響システム１００は、量子化器２３４で発生するスプリアス性雑音を論理的に除去することができる。このため、線形時不変システムにこだわったＲＺ波形のＰＤＭ信号においても、スプリアス性の除去はデルタシグマ変調のサンプリング周波数の整数倍のスプリアスのみを考慮すればよく、低遅延を維持する設計が容易になる。
　また、ＤＴＦディザ方式やＮＴＦディザ方式は、式１６乃至式１９の伝達関数の一例で代表されるように、可聴帯域内に漏洩する雑音があらかじめ抑制される。このため、後段の利得のバラつきによる可聴帯域への雑音の影響が無視できる。
　１ビットの量子化器２３４は、どのような入力信号からも理想出力を取得するためには入力型ディザ信号が必要である。それにより、可聴帯域への雑音入力が不可避なため、後段の利得のバラつきを抑制する目標が明確になる。
　ＮＴＦディザ信号は、Ｓ／Ｅのデジタルアンプも含めて全ての出力アンプに利用できるメリットがある。これに対し、本方式ディザ信号はアナログ・アンプもしくはＢＴＬ（Balanced Transformer Less）接続のデジタルアンプのように差動入力が前提となる。スプリアスの発生源は非線形動作する量子化器であり、式１０乃至式１５に例示したように、スプリアスの発生周波数が一意に決まる。ただし、入力平均電力値と入力信号との相互変調積で周波数が変化する。ループフィルタ３００は線形動作のため周波数の変換は行わない。よって、フラットな周波数特性の雑音の追加によって量子化の周期性を除去するのが望ましく、スプリアス発生源の量子化器の直前に対策信号を入力するＮＴＦディザ信号は、周波数特性がＮＴＦであるためフラットにならない。ディザ信号の生成が１ビット乱数では、スプリアスの発生を抑制しきれない。この場合、２ビット乱数が必須となる。ループフィルタ３００内の最終段に挿入する本方式ディザ信号は１ビット乱数で生成可能である。そのため、乱数発生に必要な電力が５０％で済み、また、システムに入力される本来不要な雑音信号電力も２０％以上削減することができる。
　図３２は、式１６乃至式１９の各伝達関数の周波数振幅特性を示すグラフである。図３２は、ＳＴＦの周波数位相特性を示す。低遅延のＳＴＦは、全域にわたって、ほぼフラットな振幅特性で直線位相となっている。
　位相特性から求められる入出力遅延量は、オーディオ用途でＦｓ＝４８キロヘルツ（ｋＨｚ）で、デルタシグマ変調器２３０のサンプリング周波数がＦｓ＝１２８ｆｓのとき、低遅延のＳＴＦでは０．１６３マイクロ秒（μｓ）となる。また、ＬＰＦのＳＴＦではＤＣ－２０キロヘルツ（ｋＨｚ）の範囲で２．８２マイクロ秒（μｓ）となる。デルタシグマ変調器２３０のサンプル間隔が０．１６３マイクロ秒（μｓ）であるため、低遅延のＳＴＦは限界値を得ている。
　必要に応じて、出力ポートのフリップフロップのみクロック位相をずらせば、その分レイテンシがさらに短縮される。ただし、その短縮した間隔内で全てのチャネルの演算を実行する必要がある。
　図３３は、量子化器出力タイプとディザ方式ごとのＴＨＤ＋Ｎ特性を示す図である。原点対称階級タイプの方が原点階級中央値タイプより特性は良いことがわかる。ＮＴＦディザはＳ／Ｅ時の特性であり、量子化器出力ビット数が２以上のシステムで保証できる特性下限である。
　図３４乃至図３６は、入力信号の平均電力が－６ｄＢＦＳ以上の、本トポロジ劣化領域における、本方式ディザ信号と差動動作のＮＴＦディザ信号との特性比較図である。
　図３４におけるａは、本方式ディザ信号と原点対称階級タイプとを用いる際のＴＨＤ＋Ｎ特性の一例を示す図である。同図におけるｂは、本方式ディザ信号と原点対称中央値タイプを用いる際のＴＨＤ＋Ｎ特性の一例を示す図である。
　図３５におけるａは、ＮＴＦディザ信号と原点対称階級タイプとを用いる際のＴＨＤ＋Ｎ特性の一例を示す図である。同図におけるｂは、ＮＴＦディザ信号と原点対称中央値タイプを用いる際のＴＨＤ＋Ｎ特性の一例を示す図である。
　図３６におけるａは、入力型ディザ信号と原点対称階級タイプとを用いる際のＴＨＤ＋Ｎ特性の一例を示す図である。同図におけるｂは、入力型ディザ信号と原点対称中央値タイプを用いる際のＴＨＤ＋Ｎ特性の一例を示す図である。
　ディザ信号電力の１デシベル（ｄＢ）差の優位性は、ＴＨＤ＋Ｎ特性の劣化入力平均電力の閾値には現われない。ＤＴＦ（ｆ）?Ｎ０とＮＴＦ（ｆ）?Ｎ０×１．２５の伝達関数と白色雑音電力密度Ｎ０とで決まる周波数特性を持つ雑音が、アナログ領域におけるバラツキで外部に出力される時に現われる影響で選択される。
　図３７は、本技術の第１の実施の形態における量子化出力ビット数が３ビットの際のＴＨＤ＋Ｎ特性の一例を示す図である。同図におけるａは、原点対称階級タイプを用いる際の特性を示し、同図におけるｂは、原点対称中央値タイプを用いる際の特性を示す。
　図３８は、本技術の第１の実施の形態における量子化出力ビット数が４ビットの際のＴＨＤ＋Ｎ特性との一例を示す図である。同図におけるａは、原点対称階級タイプを用いる際の特性を示し、同図におけるｂは、原点対称中央値タイプを用いる際の特性を示す。
　図３９は、本技術の第１の実施の形態における量子化出力ビット数が５ビットの際のＴＨＤ＋Ｎ特性の一例を示す図である。同図におけるａは、原点対称階級タイプを用いる際の特性を示し、同図におけるｂは、原点対称中央値タイプを用いる際の特性を示す。
　図３７乃至図３９より、入力変換器２１０の６デシベル（ｄＢ）のアッテネータ機能、もしくは、入力変換器２１０の前段にて信号電力の固定アッテネータの調整量も決定される。調整量は、デルタシグマ変調のトポロジで変化する。
　続いて、パルス整形器２５０が、ＰＷＭ信号を出力する際について説明する。この場合は、クロック・タイミング生成器２７０は、デルタシグマ変調のサンプリング周波数の１６倍、３２倍など２Ｎの周波数のクロック信号を供給する。アンプ１６０がＳ／Ｅのアンプの場合、パルス整形器２５０は、入力信号１チャネル当たりデルタシグマ変調器２３０からの１出力のみを利用してアンプ１６０に出力する。一方、アンプ１６０がＢＴＬアンプの場合、パルス整形器２５０は、入力信号１チャネル当たり、デルタシグマ変調器２３０からの２出力を利用し、２つのアンプに出力する。
　ＰＷＭ信号への変換方法は片側変調や両側変調などであり、パルス整形器２５０は、既知の変調方式に合わせてデルタシグマ変調器２３０のストレート・バイナリ値をパルス波形に変換して出力する。
　次に、パルス整形器２５０が、ＰＤＭ信号を出力する際について説明する。パルス整形器２５０は、デルタシグマ変調器２３０の出力をインパルス列として扱い、１インパルスに対する波形を生成する機能と、後続のＦＩＲ(Finite Impulse Response)フィルタのために遅延タップを提供する機能とを有する。ＦＩＲフィルタ内の遅延タップは、目標のフィルタ特性を定義するために必要なＦＩＲフィルタのサンプリング周波数に応じて、パルス波形を遅延して出力する。パルス整形器２５０に供給するクロックの周波数は、パルス波形を生成することができる精度があれば、遅延タップの構成にも対応できる。
　最もオーソドックスな方法、デルタシグマ変調のサンプリング周波数の逆数のパルス幅でＤＡＣ１５０およびアンプ１６０を駆動する時には、デルタシグマ変調のサンプリング周波数と同じ周波数のクロックを装置に供給した動作が可能である。デルタシグマ変調のサンプリング周波数の整数倍に発生するスプリアスは、サンプル・ホールドの周波数特性の０点で減衰する。このため、アナログのＦＩＲフィルタは、量子化器出力ビット数に合わせて、量子化雑音をＤＡＣ１５０やアンプ１６０が許容するレベルに減衰する特性を実現する。
　図４０は、ＰＤＭ信号を出力するパルス整形器２５０以降の構成を説明するための図である。同図におけるリタイミング回路１４０は、所定数のフリップフロップ１４１からなる回路に該当する。ＤＡＣ１５０内には、ＦＩＲフィルタが設けられる。パルス整形器２５０の内部において、ＦＩＲフィルタのタップに相当するクロックに同期した遅延器が構成される。量子化器（不図示）の出力ビット数が大きく、ＦＩＲフィルタによる減衰が不要な場合は、１入力当たり１出力とし、他の出力は０に固定される。
　デルタシグ変調のサンプリング周波数の逆数のパルス幅を持つシステムは、フリップフロップによるＮＲＺ波形出力であるため、原理的に線形時不変システムではない。
　図４１は、上段のＮＲＺ波形による"１"、"１"というパルス波形が、中段の波形になるのがＬＴＩ（Linear Time-Invariant）システムを示し、実際のフリップフロップの出力は下段の波形となることで、線形性が崩れることを示している。
　図４２は、ＲＺ波形により、線形性が維持されることを示している。
　デルタ変調のサンプリング周波数の８倍の周波数のクロック信号をパルス整形器２５０に供給して７／８のパルス幅によるＲＺ波形による出力は、２０×ｌｏｇ１０（７／８）で、－１．１デシベル（ｄＢ）分、出力は損失する。しかし、ＬＴＩシステムにより近似した出力を生成できる。ＮＲＺ波形と同様にＦＩＲフィルタをデルタシグマ変調器２３０と同じサンプリング周波数で駆動すると、デルタシグマ変調のサンプリング周波数の整数倍のスプリアスが、８の倍数を除いて大きく発生する。サンプル・ホールドによるスプリアスの抑制はＮＲＺ波形に相当する周波数特性である理由による。周波数特性を考慮してＦＩＲフィルタの係数とＦＩＲフィルタのサンプリング周波数とが決定される。
　一例として、ＦＩＲフィルタのサンプリング周波数をデルタシグマ変調のサンプリング周波数の８倍として、８タップの全係数を同一にしたフィルタを次の式により提示する。
Figure JPOXMLDOC01-appb-M000020
　量子化ビット数が大きく、量子化雑音が低レベルであるという前提である。量子化出力ビット数は４以上とする。量子化出力が３ビットの時は、アナログのＲＣフィルタで量子化雑音を減衰した信号で動作するようにＤＡＣ１５０やアンプ１６０の電源を決定することや、デルタシグマ変調器２３０のサンプリング周波数を高く設定するなどにより対応することができる。
　本応用例は一例であり、パルス整形器２５０の動作を限定するものではないが、ＦＩＲフィルタによる遅延を最短にすることができる。
　このように、本技術の第１の実施の形態によれば、ループフィルタ３００内の積算信号に本方式ディザ信号ＤＩＴＨを加算したため、ループフィルタ３００の外でＮＴＦディザ信号を加算する場合よりもスプリアスノイズを抑制することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、デルタシグマ変調器２３０内の差動信号の正側と負側とのそれぞれにループフィルタ３００などを配置していたが、フィルタの段数を増やすほど、回路規模が増大するおそれがある。この第２の実施の形態のノイズ低減処理装置２００は、正側と負側とで回路を共有する点において第１の実施の形態と異なる。
　図４３は、本技術の第２の実施の形態における加算部２２０の一構成例を示すブロック図である。この第２の実施の形態の加算部２２０は、フリップフロップ２２４乃至２２６と、加算器２２２および２２３とを備える。
　フリップフロップ２２４は、クロック信号に同期して、入力変換器２１０からの入力信号Ｉｎを保持するものである。このフリップフロップ２２４は、保持した信号を加算器２２２に供給する。
　フリップフロップ２２５は、クロック信号に同期して入力信号Ｉｎを保持するものである。このフリップフロップ２２５は、保持した信号を加算器２２３に供給する。
　フリップフロップ２２６は、クロック信号に同期して、ディザ信号発生器２６０からの整数値ｉｎｔＳＲＦｓを示す信号を入力型ディザ信号ＩＮ＿ＤＩＴＨとして保持する。このフリップフロップ２２６は、保持した信号を加算器２２２および２２３に供給する。
　加算器２２２は、フリップフロップ２２４からの信号とフリップフロップ２２６からの信号とを加算し、正側の入力信号Ｉｎ＿ｐとしてセレクタ２２７に供給するものである。加算器２２３は、フリップフロップ２２５からの信号とフリップフロップ２２６からの信号とを加算し、負側の入力信号Ｉｎ＿ｎとしてセレクタ２２７に供給するものである。
　セレクタ２２７には、「０」または「１」の整数値ｉｎｔＤＳＦｓが入力される。整数値ｉｎｔＤＳＦｓは、例えば、クロック・タイミング生成器２７０により設定される。セレクタ２２７は、整数値ｉｎｔＤＳＦｓが「０」の場合に入力信号Ｉｎ＿ｐを選択してデルタシグマ変調器２３０に出力し、整数値ｉｎｔＤＳＦｓが「１」の場合に入力信号Ｉｎ＿ｎを選択してデルタシグマ変調器２３０に出力する。
　図４４は、本技術の第２の実施の形態におけるデルタシグマ変調器２３０の一構成例を示すブロック図である。この第２の実施の形態のデルタシグマ変調器２３０は、ループフィルタ３００、加算器２３３および量子化器２３４と、フリップフロップ２４１乃至２４６を備える。第２の実施の形態のデルタシグマ変調器２３０は、同図に例示したループフィルタ３００等を正側と負側との２チャネルで共有する点において第１の実施の形態と異なる。
　フリップフロップ２４１は、クロック信号に同期して、整数値ｉｎｔＤＳＦｓを示す信号を本方式ディザ信号ＤＩＴＨとして保持する。このフリップフロップ２４１は、保持した本方式ディザ信号ＤＩＴＨをループフィルタ３００に供給する。
　フリップフロップ２４２は、クロック信号に同期して、整数値ｉｎｔＤＳＦｓを示す信号をＮＴＦディザ信号ＮＴＦＤとして保持する。このフリップフロップ２４２は、保持したＮＴＦディザ信号ＮＴＦＤを加算器２３３に供給する。
　フリップフロップ２４３は、整数値ｉｎｔＤＳＦｓが「１」の際にクロック信号に同期して、量子化器２３４からの信号を正側の出力信号Ｏｕｔ＿ｐとして保持する。このフリップフロップ２４３は、保持した出力信号Ｏｕｔ＿ｐをパルス整形器２５０に供給する。
　フリップフロップ２４４は、整数値ｉｎｔＤＳＦｓが「１」の際にクロック信号に同期して、フリップフロップ２４５からの信号を負側の出力信号Ｏｕｔ＿ｎとして保持する。このフリップフロップ２４４は、保持した出力信号Ｏｕｔ＿ｎをパルス整形器２５０に供給する。
　フリップフロップ２４５は、クロック信号に同期して、量子化器２３４からの信号を保持し、フリップフロップ２４４および２４６に出力する。
　フリップフロップ２４６は、クロック信号に同期して、フリップフロップ２４５からの信号を保持し、帰還信号ＦＤｏｕｔ２としてループフィルタ３００に出力する。
　図４５は、本技術の第２の実施の形態におけるループフィルタ３００の一構成例を示すブロック図である。この第２の実施の形態のタップ３１０は、遅延部３１４の代わりにフリップフロップ３１５および３１６を備える点において第１の実施の形態と異なる。また、第２の実施の形態のタップ３２０は、遅延部３２５の代わりにフリップフロップ３２６および３２７を備える点において第１の実施の形態と異なる。第２の実施の形態のタップ３３０は、遅延部３３５の代わりにフリップフロップ３３６および３３７を備える点において第１の実施の形態と異なる。
　図４６は、本技術の第２の実施の形態における後段のタップの一構成例を示す回路図である。第２の実施の形態のタップ３４０は、遅延部３４５の代わりにフリップフロップ３４６および３４７を備える点において第１の実施の形態と異なる。また、第２の実施の形態のタップ３５０は、遅延部３５６の代わりにフリップフロップ３５７および３５８を備える点において第１の実施の形態と異なる。
　図４３乃至図４４に例示した構成により、正側と負側との２チャネルで各種の演算器を共有することができる。なお、２チャネルとも同一信号を入力することもできる。この場合には、倍速クロックで動作してもデータ変化が半分になるメリットがある。
　例えば、１入力信号のみを同相で１出力する用途では、前段の入力変換器２１０が２チャネルとも同一の入力データを生成してデルタシグマ変調器２３０に与える。そして、片方の出力のフリップフロップの保持値は、「０」に固定される。また、出力ポートのデータはストレート・バイナリ形式に設定される。２の補数で演算していた場合、ＭＳＢ（Most Significant Bit）のみが論理反転される。
　図４３乃至図４４に例示した構成は、以下の４通りの用途に用いることができる。入力信号は入力変換器２１０が制御し、出力信号はデルタシグマ変調器２３０が制御する。それぞれで、ディザ方式に制限がある。
　１つ目の用途は、次の式により１信号ｘを変換してデルタシグマ変調器２３０に入力し、差動信号｛Ｏｕｔ＿ｐ、Ｏｕｔ＿ｎ｝）をそれぞれ出力する場合である。
　　｛Ｉｎ＿ｐ、Ｉｎ＿ｎ｝＝｛＋Ｘ（＋ＩＮ＿ＤＩＴＨ）、－Ｘ（＋ＩＮ＿ＤＩＴＨ）｝
　２つ目の用途は、１信号ｘを次の式により変換して、デルタシグマ変調器２３０に入力し、片方の信号を０固定の｛ＯＵＴ＿Ｐ，０｝として出力する場合である。
　　｛Ｉｎ＿ｐ、Ｉｎ＿ｎ｝＝｛＋Ｘ（＋ＩＮ＿ＤＩＴＨ）、＋Ｘ（＋ＩＮ＿ＤＩＴＨ）｝
　２番目の用途は、ＮＴＦディザ信号を用いるときと、入力型ディザ信号で乱数成分を０に設定したときとに有効である。また、この設定は、Ｓ／ＥのＰＷＭ信号を出力するときの設定である。
　３番目の用途は、次の式により、差動信号をＡＤＣ１およびＡＤＣ２に変換し、それらの一方を必要に応じて選択して１信号を出力する場合、または、２信号を同時に出力する場合である。
　　｛Ｉｎ＿ｐ、Ｉｎ＿ｎ｝＝｛ＡＤＣ１、ＡＤＣ１｝
　　　→｛Ｏｕｔ＿ｐ、Ｏｕｔ＿ｎ｝＝｛ＡＤＣ１、０｝
　　｛Ｉｎ＿ｐ、Ｉｎ＿ｎ｝＝｛ＡＤＣ２、ＡＤＣ２｝
　　　→｛Ｏｕｔ＿ｐ、Ｏｕｔ＿ｎ｝＝｛０、ＡＤＣ２｝
　　｛Ｉｎ＿ｐ、Ｉｎ＿ｎ｝＝｛ＡＤＣ１、ＡＤＣ２｝
　　　→｛Ｏｕｔ＿ｐ、Ｏｕｔ＿ｎ｝＝｛ＡＤＣ１、ＡＤＣ２｝
　３番目の用途は、入力型ディザ信号で乱数成分を０に設定したときとに有効である。
　パルス整形器２５０の後段のシステムが、差動入力に対応するものの、バラつきにより差動信号間の雑音成分にコモンが要求される場合、次の４番目が設定される。
　４番目の用途は、１信号ｘを次の式により変換して、デルタシグマ変調器２３０に入力し、片方の信号を論理反転して｛Ｏｕｔ＿ｐ、－Ｏｕｔ＿ｎ｝として出力する場合である。
　　｛Ｉｎ＿ｐ、Ｉｎ＿ｎ｝＝｛＋Ｘ（＋ＩＮ＿ＤＩＴＨ）、＋Ｘ（＋ＩＮ＿ＤＩＴＨ）｝
　４番目の用途は、ＮＴＦディザ信号を用いるときと、入力型ディザ信号で乱数成分を０に設定したときとにおいて有効である。
　入力のＰＣＭデータがＰビット（Ｐは、整数）のとき、デルタシグマ変調器２３０はＰ＋１ビットの入力信号を０ｄＢＦＳとする。ＭＳＢは、Ｐ＋１ビットの符号付き整数部１ビット固定小数の整数部として構成される。
　入力変換器２１０はＰビットのＰＣＭ信号入力から、デルタシグマ変調器２３０への出力ＰＣＭ信号をＰ＋１ビットで出力する。入力信号をＭＳＢ側から詰めてＬＳＢを０で出力するときが０ｄＢのアッテネーションであり、１ビット算術右シフトして出力するときが６デシベル（ｄB）のアッテネーションである。
　図４３乃至図４４に例示した構成は２チャネル多重であるが、多重化するチャネル数は動作クロックとデルタシグマ変調に求められるサンプリング周波数との比で決定され、トグル量が最小になるように入力変換器２１０により信号が変換される。
　入力変換器２１０は、入力型ディザ信号用の信号が入力される時、出力信号に等しく加算する。
　このように、本技術の第２の実施の形態によれば、加算部２２０内のセレクタ２２７が、正側の入力信号と負側の入力信号とを交互に選択するため、正側と負側とで回路を共有することができる。これにより、回路を共有しない場合と比較して回路規模を削減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、デルタシグマ変調器２３０がパルス整形器２５０を介してフリップフロップ１４１へフィルタ出力信号を出力していた。しかし、デルタシグマ変調器２３０は、ＣＩＣ（Cascaded Integrator-Comb）フィルタに信号を出力することもできる。この第３の実施の形態の音響システムは、デルタシグマ変調器２３０は、ＣＩＣフィルタに信号を出力する点において第１の実施の形態と異なる。
　図４７は、本技術の第３の実施の形態における音響システム１００の一構成例を示すブロック図である。この第３の実施の形態の音響システム１００は、マルチビットＡＤＣ１８１および１８２と、ノイズ低減処理装置２００と、後段デバイス１９０とを備える。
　また、ノイズ低減処理装置２００には、パルス整形器２５０が設けられない。後段デバイス１９０は、ＣＩＣフィルタ１９１および水晶発振器１９２を備える。
　マルチビットＡＤＣ１８１および１８２は、入力変換器２１０に入力信号を供給する。水晶発振器１９２は、クロック・タイミング生成器２７０にクロック信号を供給する。デルタシグマ変調器２３０は、フィルタ出力信号をＣＩＣフィルタ１９１に供給する。
　ＣＩＣフィルタ１９１では、量子化雑音がデシメーションによって折り返されるため、乱数成分βは０に設定される。
　デルタシグマ変調器２３０がフィルタ出力信号をＣＩＣフィルタ１９１に供給する場合、同図に例示するようにパルス整形器２５０が不要となり、削減される。
　このように、本技術の第３の実施の形態によれば、デルタシグマ変調器２３０がフィルタ出力信号をＣＩＣフィルタ１９１に供給するため、パルス整形器２５０を削減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）入力信号と所定の帰還信号との差分を求めて誤差信号として出力する差分演算部と、
　前記誤差信号と所定の遅延信号とを加算して積算信号として出力する遅延信号加算器と、
　前記積算信号と所定の内部ディザ信号とを加算してフィルタ出力信号として出力する内部ディザ加算器と、
　前記フィルタ出力信号を遅延させて前記遅延信号として出力するフィルタ内遅延部と、
　前記フィルタ出力信号を量子化して前記帰還信号として帰還させる量子化器とを具備するノイズ低減処理装置。
（２）差動信号が前記入力信号として入力される場合には前記内部ディザ信号を生成して前記内部ディザ加算器に供給するディザ信号発生器をさらに具備する
前記（１）記載のノイズ低減処理装置。
（３）デジタル信号に所定の入力型ディザ信号を加算して前記入力信号として供給する加算部をさらに具備し、
　前記ディザ信号発生器は、シングルエンド信号が前記入力信号として入力される場合には前記入力型ディザ信号を生成して前記加算部に供給する
前記（２）記載のノイズ低減処理装置。
（４）前記フィルタ出力信号に所定のＮＴＦ（Noise Transfer Function）ディザ信号を加算して前記量子化器に出力するＮＴＦディザ加算器をさらに具備し、
　前記ディザ信号発生器は、差動信号が前記入力信号として入力される場合には前記ＮＴＦディザ信号および前記内部ディザ信号のいずれかを生成する
前記（３）記載のノイズ低減処理装置。
（５）前記差動信号は、正側信号および負側信号を含み、
　前記加算部は、前記正側信号および前記負側信号を交互に選択して前記入力信号として出力するセレクタを含む
前記（３）または（４）に記載のノイズ低減処理装置。
（６）前記差動信号は、正側信号および負側信号を含み、
　前記加算部は、
　前記正側信号に前記入力型ディザ信号を加算して正側回路へ供給する正側加算器と、
　前記負側信号に前記入力型ディザ信号を加算して負側回路へ供給する負側加算器と
を備え、
　前記差分演算部、前記遅延信号加算器、前記内部ディザ加算器および前記フィルタ内遅延部は、前記正側回路および前記負側回路のそれぞれに配置される
前記（３）または（４）に記載のノイズ低減処理装置。
（７）アナログデジタル変換により入力信号を生成するアナログデジタル変換器と、
　前記入力信号と所定の帰還信号との差分を求めて誤差信号として出力する差分演算部と、
　前記誤差信号と所定の遅延信号とを加算して積算信号として出力する遅延信号加算器と、
　前記積算信号と所定の内部ディザ信号とを加算してフィルタ出力信号として出力する内部ディザ加算器と、
　前記フィルタ出力信号を遅延させて前記遅延信号として出力するフィルタ内遅延部と、
　前記フィルタ出力信号を量子化して前記帰還信号として帰還させる量子化器と
を具備する音響システム。
（８）前記フィルタ出力信号の波形を整形するパルス整形器をさらに具備する
前記（７）記載の音響システム。
（９）前記フィルタ出力信号が入力されるＣＩＣ（Cascaded Integrator-Comb）フィルタをさらに具備する
前記（７）または（８）に記載の音響システム。
（１０）入力信号と所定の帰還信号との差分を求めて誤差信号として出力する差分演算手順と、
　前記誤差信号と所定の遅延信号とを加算して積算信号として出力する遅延信号加算手順と、
　前記積算信号と所定の内部ディザ信号とを加算してフィルタ出力信号として出力する内部ディザ加算手順と、
　前記フィルタ出力信号を遅延させて前記遅延信号として出力するフィルタ内遅延手順と、
　前記フィルタ出力信号を量子化して前記帰還信号として帰還させる量子化手順と
を具備するノイズ低減処理装置の制御方法。
　１００　音響システム
　１１０　ＡＤＣ
　１２０　デジタル処理部
　１３０、１９２　水晶発振器
　１４０　リタイミング回路
　１４１、２２４～２２６、２４１～２４６、３１５、３１６、３２６、３２７、３３６、３３７、３４６、３４７、３５７、３５８　フリップフロップ
　１５０　ＤＡＣ
　１６０　アンプ
　１７０　スピーカ
　１８１、１８２　マルチビットＡＤＣ
　１９０　後段デバイス
　１９１　ＣＩＣフィルタ
　２００　ノイズ低減処理装置
　２１０　入力変換器
　２２０　加算部
　２２１　反転増幅器
　２２２、２２３、２３３、３１１、３１２、３２２、３２３、３３２、３３３、３４２、３４３、３５２、３５４、３５５、３６２、３６４　加算器
　２２７　セレクタ
　２３０　デルタシグマ変調器
　２３１　正側回路
　２３２　負側回路
　２３４　量子化器
　２３５、２３６、３１４、３２５、３３５、３４５、３５６　遅延部
　２５０　パルス整形器
　２６０　ディザ信号発生器
　２７０　クロック・タイミング生成器
　２８０　レジスタ
　３００　ループフィルタ
　３１０、３２０、３３０、３４０、３５０　タップ
　３１３、３２４、３３４、３４４、３５３　リミッタ
　３２１、３３１、３４１、３５１、３６１、３６３、３６５　バッファアンプ

Claims (10)

  1. 　入力信号と所定の帰還信号との差分を求めて誤差信号として出力する差分演算部と、
    　前記誤差信号と所定の遅延信号とを加算して積算信号として出力する遅延信号加算器と、
    　前記積算信号と所定の内部ディザ信号とを加算してフィルタ出力信号として出力する内部ディザ加算器と、
    　前記フィルタ出力信号を遅延させて前記遅延信号として出力するフィルタ内遅延部と、
    　前記フィルタ出力信号を量子化して前記帰還信号として帰還させる量子化器と
    を具備するノイズ低減処理装置。
  2. 　差動信号が前記入力信号として入力される場合には前記内部ディザ信号を生成して前記内部ディザ加算器に供給するディザ信号発生器をさらに具備する
    請求項１記載のノイズ低減処理装置。
  3. 　デジタル信号に所定の入力型ディザ信号を加算して前記入力信号として供給する加算部をさらに具備し、
    　前記ディザ信号発生器は、シングルエンド信号が前記入力信号として入力される場合には前記入力型ディザ信号を生成して前記加算部に供給する
    請求項２記載のノイズ低減処理装置。
  4. 　前記フィルタ出力信号に所定のＮＴＦ（Noise Transfer Function）ディザ信号を加算して前記量子化器に出力するＮＴＦディザ加算器をさらに具備し、
    　前記ディザ信号発生器は、差動信号が前記入力信号として入力される場合には前記ＮＴＦディザ信号および前記内部ディザ信号のいずれかを生成する
    請求項３記載のノイズ低減処理装置。
  5. 　前記差動信号は、正側信号および負側信号を含み、
    　前記加算部は、前記正側信号および前記負側信号を交互に選択して前記入力信号として出力するセレクタを含む
    請求項３記載のノイズ低減処理装置。
  6. 　前記差動信号は、正側信号および負側信号を含み、
    　前記加算部は、
    　前記正側信号に前記入力型ディザ信号を加算して正側回路へ供給する正側加算器と、
    　前記負側信号に前記入力型ディザ信号を加算して負側回路へ供給する負側加算器と
    を備え、
    　前記差分演算部、前記遅延信号加算器、前記内部ディザ加算器および前記フィルタ内遅延部は、前記正側回路および前記負側回路のそれぞれに配置される
    請求項３記載のノイズ低減処理装置。
  7. 　アナログデジタル変換により入力信号を生成するアナログデジタル変換器と、
    　前記入力信号と所定の帰還信号との差分を求めて誤差信号として出力する差分演算部と、
    　前記誤差信号と所定の遅延信号とを加算して積算信号として出力する遅延信号加算器と、
    　前記積算信号と所定の内部ディザ信号とを加算してフィルタ出力信号として出力する内部ディザ加算器と、
    　前記フィルタ出力信号を遅延させて前記遅延信号として出力するフィルタ内遅延部と、
    　前記フィルタ出力信号を量子化して前記帰還信号として帰還させる量子化器と
    を具備する音響システム。
  8. 　前記フィルタ出力信号の波形を整形するパルス整形器をさらに具備する
    請求項７記載の音響システム。
  9. 　前記フィルタ出力信号が入力されるＣＩＣ（Cascaded Integrator-Comb）フィルタをさらに具備する
    請求項７記載の音響システム。
  10. 　入力信号と所定の帰還信号との差分を求めて誤差信号として出力する差分演算手順と、
    　前記誤差信号と所定の遅延信号とを加算して積算信号として出力する遅延信号加算手順と、
    　前記積算信号と所定の内部ディザ信号とを加算してフィルタ出力信号として出力する内部ディザ加算手順と、
    　前記フィルタ出力信号を遅延させて前記遅延信号として出力するフィルタ内遅延手順と、
    　前記フィルタ出力信号を量子化して前記帰還信号として帰還させる量子化手順と
    を具備するノイズ低減処理装置の制御方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160736A (ja) * 1991-05-21 1993-06-25 American Teleph & Telegr Co <Att> シグマ−デルタ変調器
WO2006002844A1 (en) * 2004-07-01 2006-01-12 Ericsson Technology Licensing Ab Apparatus comprising a sigma-delta modulator and method of generating a quantized signal in a sigma-delta modulator
JP2007129363A (ja) * 2005-11-01 2007-05-24 Sharp Corp デルタシグマ変調回路
JP2008181020A (ja) * 2007-01-25 2008-08-07 Faith Inc 波形生成装置、音源用シンセサイザ
JP2019114837A (ja) * 2017-12-21 2019-07-11 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160736A (ja) * 1991-05-21 1993-06-25 American Teleph & Telegr Co <Att> シグマ−デルタ変調器
WO2006002844A1 (en) * 2004-07-01 2006-01-12 Ericsson Technology Licensing Ab Apparatus comprising a sigma-delta modulator and method of generating a quantized signal in a sigma-delta modulator
JP2007129363A (ja) * 2005-11-01 2007-05-24 Sharp Corp デルタシグマ変調回路
JP2008181020A (ja) * 2007-01-25 2008-08-07 Faith Inc 波形生成装置、音源用シンセサイザ
JP2019114837A (ja) * 2017-12-21 2019-07-11 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体

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