JP2007504754A - ターナリパルス幅変調出力段ならびにそれを使用する方法およびシステム - Google Patents

Abstract

パルス変調器（１０４）は、入力信号を受け取る少なくとも１つの入力部と、パルス幅変調されたストリームおよび別のパルス幅変調されたストリームを生成するパルス幅変調回路網（１１０）とを含む。パルス幅変調されたストリームと、別のパルス幅変調されたストリームとは、名目上、位相外れであり、共に、受け取られた入力信号を表す。加算器（１０７）は、パルス幅変調されたストリームと、別のパルス幅変調されたストリームとを加算し、アナログ出力信号を生成する。

Description

本特許出願は、次の特許出願に関連する：２００２年１１月２７日出願の、発明者Ｍｅｌａｎｓｏｎによる、”ＤＡＴＡ ＣＯＮＶＥＲＴＥＲＳ ＷＩＴＨ ＤＩＧＩＴＡＬＬＹ ＦＩＬＴＥＲＥＤ ＰＵＬＳＥ ＷＩＤＴＨ ＭＯＤＵＬＡＴＩＯＮ ＯＵＴＰＵＴ ＳＴＡＧＥＳ ＡＮＤ ＭＥＴＨＯＤＳ ＡＮＤ ＳＹＳＴＥＭＳ ＵＳＩＮＧ ＴＨＥＳＡＭＥ”と題された係属中の米国特許出願第１０／３０６，５９８（代理人整理番号１３６９−ＣＡ｛Ｐ２３３ＵＳ｝）。

本発明は、広義にはデルタ・シグマデータ変換器に関し、特に、ターナリ（ｔｅｒｎａｒｙ）パルス幅変調出力段を備えるデータ変換器と、それを使用する方法およびシステムとに関する。

デルタ・シグマ変調器は、特に、デジタル・アナログ変換器およびアナログ・デジタル変換器（ＤＡＣおよびＡＤＣ）において有用である。オーバーサンプリングを利用して、デルタ・シグマ変調器は、一般に入力信号帯域幅よりもはるかに広いオーバーサンプリング周波数帯域にわたって量子化ノイズパワーの拡散を行う。さらに、デルタ・シグマ変調器は、入力信号に対してはローパスフィルタとして機能し、ノイズに対してハイパスフィルタとして機能することにより、ノイズ整形を行う。これによって量子化ノイズパワーのほとんどが信号帯域外へシフトされる。

典型的なデルタ・シグマ変調器は、負帰還を用いて入力信号を加算する加算器と、ループフィルタと、量子化器と、量子化器の出力と加算器の反転入力とを結合するフィードバックループとを備える。１次変調器内ではループフィルタが単一の積分器または別のフィルタ段を備えているのに対し、より高次の変調器内のループフィルタは、対応する数のカスケード形のフィルタ段を備える。高次の変調器は、低次の量子化ノイズ伝達特性よりも向上した量子化ノイズ伝達特性を有するが、次数が上がるにつれて安定性がより重要な設計要因となる。量子化器は、１ビット量子化器またはマルチビット量子化器のいずれであってもよい。

帯域外のローノイズＤＡＣ等のＤＡＣアプリケーションにおいて、変調器の量子化された出力を比較的スムーズなアナログ信号へ変換する、電流加算器のような連続時間型の出力段は、スイッチ式コンデンサの出力段のような離散時間型の出力段に比べて多数の利点を有している。たとえば、変調器の出力が多数のレベル（たとえば８ビット以上によって表される６４以上のレベル）へ量子化されるようなＤＡＣシステムにおいて、連続時間型の出力段は、設計および構成が比較的容易である。さらに、多数の量子化レベルを処理する、連続時間型の出力段は、ジッタや、かなり帯域外のエネルギーのサンプリングの問題に対しても比較的免疫がある。これらの利点によって、大規模なデジタルチップへの集積には連続時間型の出力段が最善の選択となっている。より小型の変換器やコーダ・デコーダ（Ｃｏｄｅｃ）に関しては、高周波数エネルギーのサンプリングを避けることによってクロックの管理スキームを単純化が見込める。

利点はあるものの、連続時間型の出力段は、符号間干渉を受けやすい等の、重要な不利益を受けやすい。（この場合、符号間干渉すなわちＩＳＩは、通常、連続時間要素またはアナログメモリからの出力信号のうち、立ち上がりのエッジと立ち下がりのエッジとが非対称であることによって生じ、各符号はその前の符号に依存している。）連続時間型の大多数の変換要素が多数の量子化レベルを有するデータサンプルを処理する場合でも、ＩＳＩは、連続時間型のデータ変換器の出力アナログストリームにおいて、ノイズや歪みの要素を左右する可能性がある。リターンツーゼロ技術（ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ，ＲＴＺ）を利用してＩＳＩを最小化することはできるが、一般的に、ＲＴＺ技術は制御クロックの特性に対する回路感度を増す。

したがって、連続時間型の出力段がＤＡＣのようなアプリケーションにおいて利用されることを可能にし、また、ＩＳＩを最小化すると共に、回路の性能に対してクロック特性が及ぼす影響を低減する、改善された回路および方法が必要である。

本発明の原理は、一般的に、入力ストリームを名目上は位相外れである複数の出力ストリームに変換する、パルス幅変調回路網において具現化される。デジタル・アナログ変換器のようなアプリケーションにおいて、パルス幅変調器からの複数の出力ストリームは、次いで、加算されてアナログ出力信号を生成する。

本発明の、特定一実施形態によると、入力信号を受け取る少なくとも１つの入力部と、パルス幅変調されたストリームおよび別のパルス幅変調されたストリームを生成するパルス幅変調回路網とを含む、パルス幅変調器が開示される。パルス幅変調されたストリームおよび別のパルス幅変調されたストリームは、名目上、位相外れにある。加算器は、パルス幅変調されたストリームと、別のパルス幅変調されたストリームとを加算し、アナログ出力信号を生成する。

入力信号をエンコードされた複数の出力ストリームに変換することにより、好都合にも、変調器のオーバーサンプリングレートまたはパルス幅変調クロックを増大する必要なく、入力ストリームの分解能を向上することができる。複数のパルス幅変調器への入力にミスマッチシェーパを追加すると、複数のＰＷＭ変調器出力間の出力パターン変動の均衡が見込める。複数の出力ＰＷＭ変調器段への入力は、デジタルソースおよび／またはデルタ・シグマ変調器の量子化器の出力を含む、多数の異なるソースのうちの１つから行われ得る。さらに、本発明の原理は、デジタル・アナログ変換器、特に、連続時間型のデジタル・アナログ変換器を含む、広範囲のシステムに対して適用可能である。

本発明および本発明の利点をさらに完全に理解するために、添付図面と関連して以下説明を行う。

図面の図１〜図５に図示説明する実施形態を参照することにより、本発明の原理およびこの原理の利点を最も良く理解されよう。図面では、同じ参照符号は同じ部分を指すものとする。

図１Ａは、例示的なデジタル音声システム１００の、高レベルの機能ブロック図である。例示のデジタル音声システム１００は、本発明の原理を説明するのに適したアナログ変換システムを含む。説明の便宜上、コンパクトディスク（ＣＤ）プレイヤまたはデジタル多用途ディスク（ＤＶＤ）プレイヤ等のソース１０１から得られるデジタル音声を処理する音声アプリケーションについて説明する。しかしながら、以下に説明する概念は、デジタル・アナログ変換を必要とする広範囲の回路やシステムにおいて利用され得る。システム１００において、デジタルソース１０１から出力されたデータは、基本サンプリング周波数（レート）ｆｓを有するマルチビットの音声データであり、たとえばインターポレーションフィルタにおいて、オーバーサンプリング係数Ｋでオーバーサンプルされる。たとえば、図示した実施形態において、音声ストリームは、基本サンプリング周波数（ｆｓ）４８ｋＨｚ、６４倍（６４ｘ）オーバーサンプリング（すなわち、Ｋ＝６４）でデジタル音声ソース１０１から出力される。

システム１００は、ノイズ伝達関数（ＮＴＦ）において複数の減衰帯域を有するマルチビットノイズシェーパ１０２（たとえばデルタ・シグマ変調器）に基づく。ノイズシェーパ１０２については、後に詳細に述べる。ただし、一般的にＮＴＦは、信号の通過域においてノイズを減衰する１つの減衰帯域と、本来ならば以下に示す後続の有限インパルス応答（ＦＩＲ）段１０５ａ〜１０５Ｎと１０６ａ〜１０６Ｎとの間の任意の非ゼロのミスマッチによって復調されたであろうノイズを減衰する、さらなる減衰帯域とを含む。

図示した実施形態におけるノイズシェーパ１０２は、マルチビットの量子化サンプルをオーバーサンプリング周波数Ｌ・ｆｓで出力する。ここで、Ｌは、ノイズシェーパ１０２のオーバーサンプリング比（ｒａｔｉｏ）である。ノイズシェーパ１０２の変調指数（ＭＩ）は、好ましくは、フルスケールの出力量子化レベルが後続のターナリＰＷＭ段１０４へは出力されないことを確実にするように設定される。しかし、代替実施形態においては、出力ストリームにおけるいくらかのレベルのＩＳＩは許容可能であり、フルスケールの量子化レベルが利用される。

ノイズシェーパ１０２から出力される各マルチビットサンプルは、１からＮのデインタリーブ回路網１０３によってデインタリーブされ、Ｎ個の並行するＰＷＭ段のセットのうち、対応する１つの中へ入る。ここで、Ｎは、１以上の整数である。ターナリパルス幅変調（ＰＷＭ）段１０４ａ〜１０４Ｎを、以下に詳細に説明する。従来のＰＷＭ段に利用されている単一の出力とは異なり、各ＰＷＭ段１０４ａ〜１０４Ｎは、一般的に２つの出力（＋および−）を含む。このため、各ターナリＰＷＭ段１０４ａ〜１０４Ｎは、Ｌ／Ｎ・ｆｓのレートにおける入力サンプルを効果的に処理することができる。

図示した実施形態において、各ターナリ段１０４ａ〜１０４Ｎは、ＰＷＭエンコーダ１１０ａおよび１１０ｂのペアによって表され、それぞれＰＷＭ＋およびＰＷＭ−と名称される。各ＰＷＭエンコーダ１１０ａおよび１１０ｂは、関連するミスマッチシェーパ１０９ａ〜１０９Ｎから量子化データストリームを受け取る。ミスマッチシェーパ１０９ａ〜１０９Ｎは、エンコーダ１１０ａから１１０ｂの間に、以下に示すように、入力コードを割り当て、ノイズシェーパ１０２へフィードバックを与える。本発明の原理は、各ターナリＰＷＭ段１０４ａ〜１０４Ｎが２つのＰＷＭエンコーダ１１０ａおよび１１０ｂを含むという実施形態に限定されない。たとえば、３つ以上のエンコーダ１１０を含むＰＷＭ段１０４ａ〜１０４Ｎの代替実施形態は、各ＰＷＭ出力パルスを３つ以上の出力パターンによって表すことを可能にする。ＰＷＭ出力パターン数の増加によって、順に、ノイズシェーパ１０２から出力されるレベル数もそれに比例して増加させることができる。

図示したシステム１００の実施形態において、各ターナリＰＷＭ段１０４ａ〜１０４Ｎは、オーバーサンプリング係数Ｍと、オーバーサンプリング周波数Ｍ・（Ｌ／Ｎ）ｆｓのオーバーサンプリングクロック信号とを伴って動作する。したがって、各ターナリＰＷＭ段は、デインタリーブ回路網１０３から受け取ったサンプル毎の代表的なもの（２Ｍ＋１レベル）のそれぞれにつき、２Ｍの数のＮ／（Ｍ・Ｌ）クロック周期の長さのＰＷＭパターンを出力する。信号のベースバンドにおけるエネルギー（約０からｆｓ／２）に加え、各ＰＷＭ段１０４ａ〜１０４Ｎは、基本周波数と、ＰＷＭ反復レートＬ／Ｎ・ｆｓの高調波とにおいて、大きなエネルギーを２つの出力のそれぞれから出力する。したがって、各ターナリＰＷＭ段１０４ａ〜１０４Ｎの出力は、高調波に対応した減衰帯域を有する、デジタルイン、アナログアウトの有限インパルス応答（ＦＩＲ）フィルタへ続く。代表的なＦＩＲフィルタ１０５ａ〜１０５Ｎと、１０６ａ〜１０６Ｎとが図１Ａに示されている。ここで、フィルタ１０５ａ〜１０５Ｎは対応するＰＷＭ＋出力をフィルタし、フィルタ１０６ａ〜１０６Ｎは対応するＰＷＭ−出力をフィルタする。ＦＩＲフィルタからのアナログ出力は、出力加算器１０６において加算され、アナログ出力を生成する。

この一連の動作によって、システム１００は、ＦＩＲフィルタ１０５ａ〜１０５Ｎおよび１０６ａ〜１０６Ｎ（以下で説明する）の全ての出力要素１１１ａ、．．．Ｎの使用が概ね等しいことを保証する。このことは、デルタ・シグマノイズシェーパ１０２の複数のＮＴＦのゼロ点によって保証される（これについても以下で説明する）。代替実施形態において、独立したデルタ・シグマ変調器のような、他の技術が用いられ得る。また、システム１００のこの構成によって、全フィルタ要素１１１ａ．．．Ｎのエッジレートは概ね等しくなる。この結果は、組み合わせたデルタ・シグマ変調器と一般的なパルス幅変調器との組み合わせのエッジレートを固定したことによる副効果である。これらの２つの制約は、合わせると、アナログ出力段において歪みの根源の多くを取り除く。

図１Ｂは、デジタルイン、アナログアウトのＦＩＲフィルタ１０５ａ〜１０５Ｎの例示的な実施形態をさらに詳細に示す。ＦＩＲフィルタ１０６ａ〜１０６Ｎのアーキテクチャは同じである。各フィルタ１０５ａ〜１０５Ｎは、出力タップ数がＸであり、単純な係数を有するボックスカーフィルタ等の、従来のＦＩＲフィルタを含む。各ＦＩＲフィルタ１０５ａ〜１０５Ｎの長さ（段数）は、先行のＰＷＭ段１０４ａ〜１０４ＮからのＰＷＭパターン幅以上であり、このことによって、フィルタ出力の伝達関数において、ＰＷＭの反復率の基本に応じてノッチが現れる。換言すれば、各ＦＩＲフィルタ１０５ａ〜１０５Ｎの長さは、ＦＩＲフィルタの入力周波数に対するＦＩＲフィルタの出力周波数の割合に比例する。ＦＩＲフィルタ１０５ａ〜１０５Ｎがより長い（たとえば、より多くの段を有するＦＩＲフィルタ）と、要素数が増加する代わりに、より多くの帯域外のエネルギーを減衰する。帯域外のエネルギーを著しく減少させるための簡単な技術は、加重値が等しく、タップ数がＰＷＭパターン長と等しい、ＦＩＲフィルタ１０５ａ〜１０５Ｎを用いることである。

ｘ個のフィルタタップのそれぞれ（ｘは１より大きい整数である）は、電流源または同様のシングルビットのデジタル・アナログ変換要素であり、そのうちの２つが、１１１ａに、各フィルタ１０５ａ〜１０５Ｎまたは１０６ａ〜１０６Ｎに関して示されている。電流源１１１ａ．．．Ｎは、定電流領域において動作する電圧源ならびにレジスタまたはトランジスタ、もしくはカスコードトランジスタのような、単純な構造のものである。電流源からの出力は、シングルエンド方式（ｓｉｎｇｌｅ‐ｅｎｄｅｄ）またはディファレンシャル方式（ｄｉｆｆｅｒｅｎｔｉａｌ）のいずれかである。図示した実施形態において、シングルビットのデジタル・アナログ変換が電流源１１１ａ．．．Ｎによって実行される場合、出力加算器１０７は電圧変換器への電流を含む。電流は、ボックスカーフィルタ内のように等しいか、ＦＩＲのフィルタ応答を改善するために不均一に加重されたものであり得る。代替実施形態において、ボックスカーＦＩＲフィルタ以外のフィルタが用いられ得る。好都合にも、ＦＩＲフィルタ１０５ａ〜１０５Ｎおよび１０６ａ〜１０６Ｎの、タップが同じであるボックスカーの実施形態は、実行するのに最も単純であり、非常に多くの目的に適している。

図１Ａのデジタル音声システム１００において、加算器１０７によって生成されたアナログ出力信号は、アナログフィルタリングおよび増幅の回路ブロック１１２による、追加の従来のアナログフィルタリングおよび増幅が必要である。ヘッドセットまたは、スピーカのセット１１３は、聞き取ることが可能な出力を行う。

×４（ｂｙ−ｆｏｕｒ）デインタリーブ（すなわちＮ＝４）されたシステム１００に対する、ノイズシェーパ１０２の動作を、図２Ａおよび図２Ｂに示す。Ｎ＝４の場合、ノイズシェーパ１０２は、量子化されたサンプルを出力する。サンプルは、それぞれ周波数Ｌ・ｆｓ／４において４つのサンプルストリームに分けられている。この例では、ノイズシェーパ１０２は、オーバーサンプリング周波数１２８ｆｓで出力データサンプルを出力し、そのため、デインタリーブ回路網１０３は、ノイズ整形されたデータストリームを４つのストリームに分ける。４つのストリームは、それぞれ周波数３２ｆｓである。後続のＦＩＲフィルタ１０５ａ〜１０５Ｎと１０６ａ〜１０６Ｎとの間の任意のミスマッチは、変調器の帯域１２８・ｆｓ／４、１２８・ｆｓ／２、１２８・３ｆｓ／４（それぞれ、３２ｆｓ、６４ｆｓ、９６ｆｓである）においてノイズを復調する。好都合にも、ＰＷＭ段１０４ａ〜１０４Ｎの利用は、後続のＤＡＣ要素の整合の正確性を向上する。これは各出力におけるＰＷＭのアップサンプリングにおけるスロット数によって出力のミスマッチによる影響が低減されるためである。

図２Ａに示すように、ＦＩＲフィルタ１０５ａ〜１０５Ｎと１０６ａ〜１０６Ｎとの間の任意の非ゼロミスマッチが受けるノイズは、信号のベースバンドにおけるノイズ減衰帯域と共にノイズシェーパ１０２のノイズ伝達関数（ＮＴＦ）内に含まれる、周波数３２ｆｓ、６４ｆｓ、および９６ｆｓ周辺の３つのさらなる減衰帯域によって最小化される。信号の帯域における減衰の平均レベルと、３２ｆｓ、６４ｆｓ、および９６ｆｓにおける減衰の平均レベルとの間の差異は、後続するＰＷＭ段１０４ａ〜１０４Ｎ間のミスマッチに依存する。より大きな不整合が存在する場合、より多くの変調器ノイズが、３２ｆｓ、６４ｆｓ、および９６ｆｓ周辺の周波数帯域内で復調され、３２ｆｓ、６４ｆｓ、および９６ｆｓの周波数周辺での変調器のＮＴＦにおいて、より大きな減衰が要求される。しかし、周波数３２ｆｓ、６４ｆｓ、および９６ｆｓにおける減衰が増大すると、信号帯域における減衰が減少する。（全体的に、図２Ａのｘ軸の下の領域は、ｘ軸の上の領域と必ず同じである。）したがって、変調器の出力周波数スペクトラムにおける、ＮＴＦの全体的なノイズ整形と、３２ｆｓ、６４ｆｓ、および９６ｆｓ周辺の局所的な減衰レベルとの間の均衡がとられなければならない。

信号帯域における減衰レベルの平均と、周波数３２ｆｓ、６４ｆｓ、および９６ｆｓに関する減衰の平均との間に所定の差異を伴うＮＴＦが、ノイズシェーパ１０２において形成されなければならない。周波数３２ｆｓ、６４ｆｓ、および９６ｆｓ周辺に１セットの極‐ゼロ点ペアを発生する、ノイズシェーパのトポロジが必要とされる。この極‐ゼロ点ペアは、ＮＴＦの信号帯域の減衰とより少ない極およびゼロ点とを設定する。このようなノイズシェーパの１つを特徴づける、極およびゼロ点のｚ平面上のプロットを、図２Ｂに示す。この例では、１１次のノイズシェーパが特徴とされている。この１１次のノイズシェーパは、５つの極‐ゼロ点ペアという第１のセット２０を含み、このセットはＮＴＦの、低周波数（信号帯域）のノイズ減衰を定義する。図示した実施形態において、極‐ゼロ点ペアのセット２０は、４つの極‐ゼロ点ペアをＢｕｔｔｅｒｗｏｒｔｈ位置に有し、１つの実際の極‐ゼロ点ペアを有する。３つの、極の追加セット２１、２２および２３は、周波数３２ｆｓ、６４ｆｓ、および９６ｆｓのノイズ減衰帯域の形状を規定する。各セット２０〜２３における、極およびゼロ点の数は、所望のノイズ整形や、ＮＴＦ信号帯域における減衰レベルと３２ｆｓ、６４ｆｓ、および９６ｆｓのＮＴＦ周波数帯域における減衰レベルとの間の均衡等に依存し、実施形態間で変動する。図２Ｂにおいて、３２ｆｓ、６４ｆｓ、および９６ｆｓにおけるＮＴＦのゼロ点は、ｚ平面上の単位円に沿って分けられる。代替実施形態において、これらのゼロ点は、ノイズシェーパ１０２の実施に必要なハードウェアの数を低減するために、分けられない（共同の）ままにすることもできる。

例示のデルタ・シグマ変調器（ノイズシェーパ）のトポロジが、”ＤＥＬＴＡ−ＳＩＧＭＡ ＭＯＤＵＬＡＴＩＯＮ ＣＩＲＣＵＩＴＳ ＡＮＤ ＭＥＴＨＯＤＳ ＵＴＩＬＩＺＩＮＧ ＭＵＬＴＩＰＬＥ ＮＯＩＳＥ ＡＴＴＥＮＵＡＴＩＯＮ ＢＡＮＤＳ ＡＮＤ ＤＡＴＡ ＣＯＮＶＥＲＴＥＲＳ ＵＳＩＮＧ ＴＨＥ ＳＡＭＥ”（米国特許出願番号０／１９１，０１６、代理人整理番号１３５４‐ＣＡ｛２８３６−Ｐ１９４ＵＳＩ｝）という題の同時係属中の共有に係る特許出願に記載されており、ここに援用する。これは、ＮＴＦにおいて複数の減衰帯域を生成し、ノイズシェーパ１０２に使用するのに適したトポロジである。たとえば、図２Ｂに示す、ｚ平面の極‐ゼロ点プロットは、図２Ｃおよび図２Ｄに示す、デインタリーブされた変調器トポロジ２００を用いることによって達成され得る。このことについて以下簡潔に説明する。代替的に、フィードフォワード設計は、伝達関数が１／（１−Ｚ^１）であり、極とゼロ点とをおよそｚ＝０の点に配置するフィードバックループに関連する、５つのフィルタ段と、極とゼロ点とをおよそｚ平面点Ｚ＝１、−１、ｊ、−ｊに配置するフィードバックループに関連する、１／（１−Ｚ^４）の伝達関数を有するフィルタ段のペアとを有して利用され得る。フィードバック変調器は、その他の実施形態においても用いられ得るが、フィードバックトポロジには、より正確な係数と、追加のハードウェアとが必要になる。フィードフォワード設計を含む、デルタ・シグマ変調器トポロジの一般的な解説については、Ｎｏｒｓｗｏｒｔｈｙらの、”Ｄｅｌｔａ−Ｓｉｇｍａ Ｄａｔａ Ｃｏｎｖｅｒｔｅｒｓ，Ｔｈｅｏｒｙ， Ｄｅｓｉｇｎ ａｎｄ Ｓｉｍｕｌａｔｉｏｎ，ＩＥＥＥ Ｐｒｅｓｓ，１９９６等の文献で知ることができる。

図２Ｃに示す例示の変調器トポロジ２００において、周波数ｆｓ／４（ｚ平面の点Ｒｅ＝０、Ｉｍ＝ｊ）、ｆｓ／２（ｚ平面の点Ｒｅ＝−１、Ｉｍ＝０）、３ｆｓ／４（ｚ平面の点Ｒｅ＝０、Ｉｍ＝−ｊ）における局所的なノイズ整形は、独立したループフィルタ段２０１ａ〜２０１ｄの４つのセットを用いて実行される。セットの出力は、スイッチ（「ＳＷ」）２０２によって、適時デインタリーブされ、以下に示す主要なノイズ整形ループ２０９へ入れられる。各セットの独立したフィルタ段２０１ａ〜２０１ｄは、図２Ｄにさらに詳細に示すが、一対のフィルタ段２０３ａおよび２０３ｂと、ローカルな極をセットするための係数Ｃ_１およびＣ_２を有する、対応するフィードフォワード段２０４ａおよび２０４ｂと、フィードバックループ２０５（１つの遅延Ｚ^−１とゲインｇ１'とを有する）と、ローカルなゼロ点をセットする加算器２０６とを含む。（各独立したフィルタ段２０１ａ〜２０１ｄの構造は、単一のフィルタ段２０３から、３つ以上のフィルタ段２０３まで変更され得、ローカルな極およびゼロ点の、所望の数および位置に応じて、１つ以上のフィードバックループを含み得る。）独立したループフィルタ段２０１ａ〜２０１ｄのゲイン段２０４ａ〜２０４ｂからの出力は、対応するスイッチ（ＳＷ）のセット２０７ａ〜２０７ｂによってデインタリーブされ、図２Ｃの変調器の出力加算器２０８へ入れられる。

図２Ｃに示すように、ＤＣ（（直流または周波数ゼロ）（ｚ平面の点Ｒｅ＝０、Ｉｍ＝０）に関する全体の（ベースバンド）ノイズ整形は、５次の主要な（共有された）ノイズ整形ループ２０９を特徴とする。主要なノイズ整形ループ２０９は、図２Ｅにさらに詳細に示されており、５つの（５）グローバルなフィルタ段２１０ａ〜２１０ｅと、関連するフィードフォワード段２１１ａ〜２１１ｅとを含む。フィードフォワード段２１１ａ〜２１１ｅは、それぞれ係数Ｃ_３〜Ｃ_７を出力加算器２０８（図２Ｃを参照のこと）へ入力する。（グローバルなフィルタ段２１１ａ〜２１０ｅの、数および／またはｚ変域応答もまた、ＮＴＦ内の全体的な極‐ゼロ点ペアに対し所望する数および位置に応じて、実施形態毎に変更され得る。）ｚ平面のユニット回路上の全体的なノイズ整形のゼロ点をＤＣ点（Ｒｅ＝１、Ｉｍ＝０）から離れるように移動させる、フィードバックループ２１２ａ〜２１２ｂ（ゲインｇ２’およびｇ２”と遅延Ｚ^−１とを含む）と加算器２１３ａ〜２１３ｂとが図示されている。

各ＰＷＭ段１０４ａ〜１０４Ｎのエネルギーは、一般的に時間毎の入力エネルギーの跡をたどる（たとえば、出力エネルギーの第一積分は入力エネルギーの第一積分の跡をたどる）が、この間にＰＷＭ出力内に明らかな歪みが生じる。これは、ＰＷＭ出力のモーメントが、異なるＰＷＭパターンと共に変化するためである（たとえば、ＰＷＭ出力エネルギーの、２次および高次の積分値は、入力エネルギーの高次な積分値の跡をたどらない）。特に、所定のＰＷＭ出力パターンに対する、２次以上のモーメントの位置は、変換される特定のデジタルワードと、パターン内の論理ハイおよび論理ロースロットの対応する番号と、それらのスロットの、パターンの時間毎の分布とに依存する。各パターンにおけるスロットの分布は、たとえば、そのパターン（たとえば右上がり（ｇｒｏｗ ｒｉｇｈｔ）、左上がり（ｇｒｏｗ ｌｅｆｔ）等）を生成するのに用いられた技術によって影響される。

図２Ｃのデルタ・シグマ変調器１０２において、フィードバック補償ブロック２２０は、量子化器２１４の出力に含まれ、２次ループフィルタ２０１（図２Ｄを参照のこと）の積分器段２０３ａ〜２０３ｂに対して、および／または、５次ループフィルタ２０９（図２Ｅを参照のこと）の積分器段２１０ａ〜２１０ｅに対して、非線形のフィードバックを与える。フィードバック補償ブロック２２０によって与えられた非線形のフィードバックは、先に引用し援用した米国特許第６，１５０，９６９号および同第５，８１５，１０２号に記載されている。一般的に、訂正要因は、デルタ・シグマ変調器のループフィルタ２０１ａ〜２０１ｄおよび２０９の、フィードバック補正ブロック２２０から積分器段２０３ａ〜２０３ｂおよび２１０ａ〜２１０ｂへフィードバックされる。対応する積分器段への入力を選択的に訂正することによって、後続のＰＷＭ段１０５ａ〜１０５Ｎの入力へのデータのモーメントは変化する。代わりに、ＰＷＭ出力のモーメントは、歪みを低減するよう訂正される。訂正がない場合、時間によって出力エネルギーのモーメントが変化することから、歪みが生じる。たとえば、所定のＰＷＭ出力パターンにおける２次モーメントにおいて変化を訂正するには、少なくともデルタ・シグマ変調器のループフィルタ２０１ａ〜２０１ｄおよび２０９の、第２の積分段に対し、非線形の訂正要因がフィードバックされる。

図２Ｃに戻る。マルチレベル量子化器２１４と、遅延要素（Ｚ^−１）２１５は、好ましくは、変調器２００の出力を生成する。結果として生じる出力信号は、変調器入力加算器２１６の反転出力へフィードバックされ、デルタ・シグマループは閉じられる。フィルタ段２０１ａ〜２０１ｄの独立したセット間でデインタリーブすることによって、各フィルタ段２０１ａ〜２０１ｄのセットは、変調器の入力について、４分の１（１／４）サンプリングレートｆｓにおいて入力加算器２０８の入力に貢献する。したがって、フィルタセット２０１ａ〜２０１ｄによる極とゼロ点とのセットが、図２Ｂに示すｚ平面の点と解釈される。

図１のデジタル音声システム１００の、×４（Ｎ＝４）デインタリーブされるデジタル・アナログ変換器の実施形態について説明を続ける。デインタリーブ回路網１０３から出力された、４つの３２ｆｓ量子化サンプルストリームは、それぞれ４つのＰＷＭ段１０４ａ〜１０４Ｎへ渡される。この例において、各ＰＷＭ段１０４ａ〜１０４Ｎは、２５６ｆｓのオーバーサンプリングクロック信号から、８倍（すなわちＭ＝８）のオーバーサンプリングを実行する。結果として生じる、ＰＷＭエンコードされた出力パルスストリームは、図３に示すように、時間を経てオーバーラップする。

図３は、オーバーサンプリング周波数１２８ｆｓでノイズシェーパ１０２から出力された、任意に選択された数のマルチレベル量子化サンプルの、オーバーサンプリング周波数２５６ｆｓの複数のＰＷＭストリームへの変換を示す、タイミング図である。ノイズシェーパ１０２の出力からの１６の代表的なビットまたはサンプル（１〜１６）が、ＮＳＯＵＴと呼ばれるトレースによって図３に図示されている。×４インタリーブの後、各ターナリＰＷＭ段１０４ａ〜１０４Ｎは、３２ｆｓレートの新たなオペランド（サンプル）を処理する。これらは、それぞれ、ＰＷＭ_１、ＰＷＭ_２、ＰＷＭ_３、ＰＷＭ_４と呼ばれる、オーバーラッピングストリームによって図示される。

８倍のオーバーサンプリングについて、各ターナリＰＷＭ段１０４ａ〜１０４Ｎは、オーバーサンプリング周波数３２ｆｓで受けとった対応するサンプルを、２つのＰＷＭエンコードパターン（すなわち＋および−）にエンコードする。これらのパターンは、それぞれ、図３においてＰＷＭ_{１ＯＵＴ＋}、ＰＷＭ_{１ＯＵＴ−}、ＰＷＭ_{２ＯＵＴ＋}、ＰＷＭ_{２ＯＵＴ−}、ＰＷＭ_{３ＯＵＴ＋}、ＰＷＭ_{３ＯＵＴ−}、ＰＷＭ_{４ＯＵＴ＋}、ＰＷＭ_{４ＯＵＴ−}で表される、２５６ｆｓのオーバーサンプリングクロック信号の８つの周期に対応している。たとえば、ＰＷＭ_{１ＯＵＴ＋}およびＰＷＭ_{１ＯＵＴ−}のストリームは、共に、デインタリーブ回路網１０３によって×４デインタリーブされ、対応するＰＷＭ段１０４ａ〜１０４Ｎによって８倍でオーバーサンプリングされた後の、ノイズシェーパ１０２からの出力サンプル１、５、９、１３を表す。

ＰＷＭエンコード済みのビットストリームのペア、ＰＷＭ_{１ＯＵＴ＋}およびＰＷＭ_{１ＯＵＴ−}、ＰＷＭ_{２ＯＵＴ＋}およびＰＷＭ_{２ＯＵＴ−}、ＰＷＭ_{３ＯＵＴ＋}およびＰＷＭ_{３ＯＵＴ−}、ＰＷＭ_{４ＯＵＴ＋}およびＰＷＭ_{４ＯＵＴ−}は、適時、２つの２５６ｆｓＰＷＭオーバーサンプリングクロック（または同等に１２８ｆｓの１つのノイズシェーパオーバーサンプリングクロック）によってオフセットされる。時間とともにオーバーラップするこれらのストリームは、図４の周波数に対する出力ゲインプロットのトレース４０１に示されるように、繰り返し周波数３２ｆｓ（例えば、３２ｆｓ、６４ｆｓ、９６ｆｓ等）の高調波における主要エネルギーに沿って、約０〜ｆｓ／２の単一のベースバンドにおいてエネルギーを変調する。したがって、４つのターナリＰＷＭ段１０４ａ〜１０４Ｎは、２つの出力ＦＩＲ段１０５ａ〜１０５Ｎならびに１０６ａ〜１０６Ｎに関連し、一般的に図４のトレース４０２が示す応答を有する。詳細には、各ＦＩＲフィルタ１０５ａ〜１０５Ｎの応答は、同じ周波数の対応しているＰＷＭ段１０４ａ〜１０４Ｎの出力応答のピークに対応する、３２ｆｓの高調波について、ノッチを有する。ＦＩＲ応答４０２は、たとえば、単純な係数を有する８段ボックスカーＦＩＲフィルタを用いることによって達成される。

４つのデジタルイン、アナログアウトのＦＩＲフィルタ１０５ａ〜１０５Ｎおよび１０６ａ〜１０６Ｎを有し、そのそれぞれが８段ボックスカーフィルタを有する、一実施形態において、出力加算器１０６には６４のアナログ出力が与えられる。６４のアナログ出力は、時間を経てオーバーラップし、使用率および遷移率（遷移密度）をマッチングされる。結果は、ＩＳＩによるノイズや歪みが最小の、連続時間型のアナログ出力である。好都合にも、その構造は、全てのＤＡＣ要素が同じエッジレートと同じ使用デューティサイクルとを有するような構造である。この利点は、全ての歪みおよびノイズの発生をかなりの度合いまで解消する。

図５Ａの例に示すように、各ターナリＰＷＭ段１０４ａ〜１０４Ｎは、デインタリーブ回路網１０３および対応するミスマッチシェーパ１０９ａ〜１０９Ｎから受信した各サンプルに対し、２つのＰＷＭ出力パターン（＋および−）を生成する。好都合にも、各入力サンプルを２つの出力パターンにエンコードすることによって、ＰＷＭ内のオーバーサンプリングクロックレートを増大させることなく、入力サンプル毎に利用可能なＰＷＭ出力レベル数が、従来の単一の出力ＰＷＭ段に対してほぼ倍になる。たとえば、単一の出力部を有し、各入力サンプルを８スロットの広いＰＷＭパターンにエンコードする従来のＰＷＭエンコーダは、可能な９つの入力値に対応する出力パターン毎に、可能な９つの出力レベルに限定されている。反対に、入力サンプル毎に２つの８スロットパターンを出力する、ＰＷＭ段１０４ａ〜１０４Ｎの実施形態は、各入力サンプルを、１７の可能なレベルのうちの１つを表す出力パターンにエンコードする。この場合は、ＰＷＭ段１０４ａ〜１０４Ｎへの入力部の分解能（入力サンプル毎のレベル数）は、１７の可能な入力レベルへ向上し、ノイズシェーパ１０２によって与えられるノイズの抑制をさらに改善し得る。

図５Ａに示す、例示のデュアルＰＷＭ出力パターン信号は、本記述の便宜上、中位レベル（ｍｉｄｌｅｖｅｌ）の入力値を表す。この場合、各ＰＷＭ出力パターンのアクティブなスロットは、論理ハイスロットとして定義され、インアクティブなスロットは、論理ロースロットとして定義される。このように、各入力サンプルが２つの８スロットの広いＰＷＭパターンによって表される場合、中位レベルのＰＷＭ出力レベルは、４つのアクティブなスロットと４つのインアクティブなスロットとによって表される。図５Ａに示す例において、＋パターンは、４つのアクティブなスロットと２つのインアクティブなスロットとが後に続く、２つのインアクティブなスロットを含む。これに対して−パターンは、４つのインアクティブなスロットと２つのアクティブなスロットとが後に続く、２つのアクティブなスロットを含む。換言すれば、図示した実施形態において、所定のＰＷＭ段１０４ａ〜１０４Ｎへの中位レベルの入力に対する＋および−の出力は、アナログ加算器１０６においてゼロになるよう加算する、名目上相補的な波形である。代替実施形態において、中位レベルの入力レベルを表すその他のパターンが可能である。

入力サンプルが変化するにつれ、＋および−出力のうち一方または両方の、ＰＷＭエンコードされた出力値（デューティサイクル）が変化する（すなわち、＋および−によって表される全体の出力パターンに対するアクティブスロットの数は、全体のＰＷＭエンコードされた出力値がそれに従って変化するように増減する）。

図５Ｂ〜図５Ｃは、入力値の変化に応じてデュアルＰＷＭ出力信号の出力レベル（デューティサイクル）を変化させるために多数の様々な技術が利用され得るということを示す。一般的に、入力値が変化すると、＋ＰＷＭ出力か−ＰＷＭ出力のいずれか、または、＋ＰＷＭ出力および−ＰＷＭ出力の両方が、それに従って変化する。さらに、図５Ａの中位レベルのパターンについて、出力パターンの右端または左端を変えることによって、＋および−のうち所定の一方に対し出力信号のデューティサイクルが変化し得る。

図５Ａの中位レベルのＰＷＭパターンから奇数値の変形を得るためには、＋または−パターンのうち一方の端が、１つのアクティブなスロットによる他方のパターンと異なっていなければならない。しかし、＋出力パターンのみまたは−出力パターンのみが常に奇数のサンプル値に対して変化する場合、フィルタ１０５ａ〜１０５Ｎおよび１０６ａ〜１０６Ｎと、加算器１０７とにおける要素間のミスマッチのため、結果的に、歪みが最終的なアナログ出力になる。したがって、図１に示すように、ＰＷＭ段１０４ａ〜１０４Ｎへの奇数の入力に対し、デインタリーブ回路網１０３からの入力サンプルを後続のＰＷＭエンコーダ１１０ａと１１０ｂとに不均衡に分け、結果的に＋および−の出力パターン間に出力パターンの変化を与える、ミスマッチシェーパ１０９ａ〜１０９Ｎが、デジタル音声システムに含まれる。たとえば、デインタリーブ回路網１０３からの入力値が＋３の出力レベルを表す場合、電流のミスマッチシェーパ１０９ａ〜１０９Ｎは、＋１の入力値を後続するＰＷＭ段１０４ａ〜１０４ＮのＰＷＭエンコーダ１１０ａに与え、＋２の入力値を関連するＰＷＭエンコーダ１１０ｂに与える。入力データストリームのその後の処理の間、同ミスマッチシェーパ１０９ａ〜１０９Ｎは、ミスマッチシェーパ１０９ａ〜１０９Ｎに対し、受信した次の入力値であって＋３の出力レベルを表す入力値を、対応するＰＷＭエンコーダ１１０ａおよび１１０ｂがそれぞれ＋２および＋１の値を受信するようにプロセスを逆転する。中位レベルのＰＷＭパターンから偶数値の変形を得るためには、ミスマッチを避けるため、アクティブなスロットが、＋および−両方の出力パターンに加算されるか、引かれる。
たとえば、全体のＰＷＭ出力レベルを＋２上げるには、＋および−の両方の出力パターンに対するアクティブなスロットの数が＋１増やされる。特に、電流ミスマッチシェーパ１０９ａ〜１０９Ｎは、後続するＰＷＭエンコーダ１１０および−１１０ｂへの入力に対し、デインタリーブ回路網１０３からの入力値を２つの等しい値に均衡に分ける。

＋または−出力パターンを変化させるかの決定に加え、アクティブなスロットが追加されるまたは引かれる、選択されたパターン内の位置の決定が行われなければならない。
たとえば、「左上がりの」スキームにおいて、パターンの左端が変化するが、「右上がりの」スキームにおいては、パターンの右端が変化する。換言すれば、図６Ａ〜図６Ｃに示すように、中位レベルの参照位置よりも先または後になるように端が移動される。

図６Ａは、参照としての中位レベルのＰＷＭ出力値を示す。図６Ｂおよび図６Ｃにおいて、＋ＰＷＭ出力パターン（記述のために任意に選択されたものであり、同様のプロセスは−ＰＷＭパターンに対して代替的に適用され得る）は、全体の出力値を１（＋１）上げるために１つのアクティブなスロットによって増加される。特に、図６Ｂに示す場合において、追加のアクティブなスロットは、＋パターンの左端が、図６Ａに示す参照の中位レベルの＋パターンにおける対応する左端に対して先になるように、左上がりの技術を用いて追加される。図６Ｃにおいては、追加のアクティブなスロットは、＋パターンの右端が、図６Ａの参照の中位レベルの＋パターンにおける対応する端に対して後になるように、右上がりの技術を用いて追加される。

具体的な実施形態を参照しながら本発明について説明したが、本発明を限定する意味で上記説明を解釈しようとするものではない。本発明の説明を参照する際、開示の実施形態の種々の変更ならびに本発明の代替実施形態が当業者にとって明らかになる。本発明の同様の目的を実現するための別の構造に対する変更や設計の基礎として、上記開示の概念ならびに具体的な実施形態が容易に利用できるものであるということを当業者は理解すべきである。また、このような均等の構成は、添付の請求項に記載の本発明の精神と範囲から逸脱するものではないということを当業者は理解すべきである。

したがって、本発明の真の範囲内に属する、上記のような変更や実施形態のいずれも、請求項によってこれをカバーしようとするものである。

複数の減衰帯域と、デインタリーブされたパルス幅変調器とを備えたデルタ・シグマ変調器を利用した、デジタル・アナログ変換器を含む、本発明の原理に基づく例示のデジタル音声システムの、高レベルなブロック図である。 図１Ａに示す、例示のアナログイン、デジタルアウトＦＩＲブロックにおいての使用に適した、例示のデジタルイン、アナログアウトの有限インパルス応答（ＦＩＲ）フィルタの、さらに詳細なブロック図である。 図１のデジタル・アナログ変換器の、選択された実施形態であって、デインタリーブされた４つのパルス幅を利用する実施形態において使用するのに適した、２つのノイズ減衰帯域を有する例示のデルタ・シグマ変調器のノイズ伝達関数（ＮＴＦ）を示す、ゲイン対周波数プロットである。 図２Ａに示すノイズ減衰帯域に対応するマルチＮＴＦノイズ減衰帯域を有するデルタ・シグマ変調器の、極およびゼロ点のｚ平面におけるプロットである。 図２Ｂに示す極およびゼロ点の配置を生成するのに適した、例示のフィードフォワードデルタ・シグマ変調器のブロック図である。 図２Ｂに示す極およびゼロ点の配置を生成するのに適した、例示のフィードフォワードデルタ・シグマ変調器のブロック図である。 図２Ｂに示す極およびゼロ点の配置を生成するのに適した、例示のフィードフォワードデルタ・シグマ変調器のブロック図である。 図１に示す、４つのデインタリーブされた例示のパルス幅変調器の実施形態について、デルタ・シグマ変調器およびターナリパルス幅変調器の、代表的な動作の信号のタイミングを示す、タイミング図である。 図１のパルス幅変調器のうち選択された１つの変調器であって、４つのデインタリーブされた例示のＰＷＭの出力およびそれに関連する有限インパルス応答出力フィルタの、ゲイン対周波数のプロットである。 図５Ａ〜図５Ｃは、本発明の原理を具現化する、複数の出力ＰＷＭ段から利用可能な例示の出力パターンの図である。 図６Ａ〜図６Ｃは、図５Ａ〜図５Ｃに示す出力パターンを生成する例示の技術を示す図である。

Claims (20)

1. パルス幅変調器であって、該変調器は、
   入力信号を受け取る少なくとも１つの入力部と、
   パルス幅変調されたストリームと、別のパルス幅変調されたストリームとを生成するパルス幅変調回路網であって、該パルス幅変調されたストリームおよび該別のパルス幅変調されたストリームが、名目上、位相外れであり、共に該受け取られた入力信号を表す、パルス幅変調回路網と、
   該パルス幅変調されたストリームと該別のパルス幅変調されたストリームとを加算し、アナログ出力信号を生成する、加算器と
   を備える、パルス幅変調器。
2. 前記パルス幅変調回路網が、前記ストリームを生成するパルス幅変調エンコーダと、前記別のストリームを生成する別の平行パルス幅変調エンコーダとを有する、請求項１に記載のパルス幅変調器。
3. 前記少なくとも１つの入力部が、前記入力信号の各値の第１の分岐を受け取る入力部と、該入力信号の各値の第２の分岐を受け取る別の入力部とを有する、請求項２に記載のパルス幅変調器。
4. 前記入力信号が、選択された量子化のデルタ・シグマ変調されたデータを含む、請求項１に記載のパルス幅変調器。
5. 前記パルス幅変調回路網が、前記入力信号の中位レベルの値に応答して、等しいデューティサイクルを有する前記ストリームおよび前記別のストリームを生成する、請求項１に記載のパルス幅変調器。
6. 前記パルス幅変調回路網が、前記入力信号の中位レベルの値に応答して、対称の波形を有する前記ストリームおよび前記別のストリームを生成する、請求項５に記載のパルス幅変調器。
7. デジタル・アナログ変換器であって、
   変調器入力ストリームを受けとり、応答してデューティサイクル変調されたストリームと、同時に、別のデューティサイクル変調されたストリームとを出力する、パルス幅変調段であって、該デューティサイクル変調されたストリームと、該別のデューティサイクル変調されたストリームとが、名目上、位相外れである、パルス幅変調段と、
   該デューティサイクル変調されたストリームと、該別のデューティサイクル変調されたストリームとをアナログ信号に変換する、変換回路網と
   を備える、デジタル・アナログ変換器。
8. 前記入力ストリームの偶数値を得るために、前記デューティサイクル変調されたストリームと前記別のデューティサイクル変調されたストリームとの間にデューティサイクルの変化を選択的に分配する、ミスマッチシェーパをさらに備える、請求項７に記載のデジタル・アナログ変換器。
9. 前記変換回路網が、
   前記デューティサイクル変調されたストリームを複数のフィルタされたデータストリームに変換する、有限インパルス応答フィルタと、
   前記別のデューティサイクル変調されたストリームを別の複数のフィルタされたデータストリームに変換する、別の有限インパルス応答フィルタと、
   該複数のフィルタ済みデータストリームおよび該別の複数のフィルタされたデータストリームとを加算し、アナログ信号にする、加算器と
   を備える、請求項７に記載のデジタル・アナログ変換器。
10. 前記複数のフィルタされたデータストリームおよび前記別の複数のフィルタされたデータストリームが、選択された加重値の電流を含む、請求項９に記載のデジタル・アナログ変換器。
11. 受け取られたデジタルストリームに応答して前記変調器入力ストリームを生成するデルタ・シグマ変調器をさらに備える、請求項７に記載のデジタル・アナログ変換器。
12. 変調器入力ストリームを受け取り、応答してデューティサイクルを変調されたストリームと、同時に、別のデューティサイクル変調されたストリームとを前記変換回路網へ出力する、別のパルス幅変調段と、
    前記パルス幅変調段への入力と該別のパルス幅変調段への入力との間に、単一の変調器入力ストリームをインタリーブする、インタリーブ回路網と
    をさらに備える、請求項７に記載のデジタル・アナログ変換器。
13. 前記変調器入力ストリームを生成するデルタ・シグマ変調器であって、マルチプル減衰帯域を含む信号伝達関数を有する、デルタ・シグマ変調器をさらに備える、請求項１２に記載のデジタル・アナログ変換器。
14. デューティサイクル変調の方法であって、
    入力データを表す入力データを受け取ることと、
    それぞれ第１および第２のデューティサイクルを有し、名目上は位相外れである、第１および第２のデューティサイクル変調されたパルスを、該入力データから生成することであって、該第１および第２のデューティサイクルは、加算され、該入力値に対応された出力信号を生成する、ことと
    を包含する、方法。
15. 中位レベルの入力値に対し、前記第１および第２のデューティサイクルが実質的に等しい、請求項１４に記載の方法。
16. 中位レベルの入力値に対し、前記第１および第２のデューティサイクル変調されたパルスが相補的な波形を有する、請求項１４に記載の方法。
17. 前記第１および第２のデューティサイクルパルスを生成する前に、前記入力データをノイズシェーピングすることをさらに包含する、請求項１４に記載の方法。
18. 前記第１および第２のデューティサイクル変調されたパルスを生成するために、パルス幅変調段のセットのうち選択された１つへ前記入力データをスイッチすることをさらに包含する、請求項１４に記載の方法。
19. 前記第１および第２のデューティサイクルのうち一方を、奇数の入力値に変化させるよう選択することによってミスマッチシェーピングすることをさらに包含する、請求項１４に記載の方法。
20. 前記第１および第２の有限インパルス応答フィルタを用いて、前記第１および第２のデューティサイクル変調されたストリームの出力をフィルタリングすることをさらに包含する、請求項１４に記載の方法。

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