JP2009510919A - オーディオ用途における低ノイズディジタル・信号間隔変換器 - Google Patents
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Abstract
本発明は、ディジタル・アナログ変換に関する。特に、CDやDVDに用いられるようなパルスコード変調信号をパルス幅変調信号、或いは、アナログ信号に変換するために利用される。
【選択図】
【選択図】
Description
本発明は、ディジタル・アナログ変換に関する。特に本発明は、CD及びDVDで用いられるようなパルスコード変調信号を、パルス幅変調信号、或いは、アナログ信号へ変換するために利用される。
多くのストリーミングメディアのフォーマットは、マルチビットのデータストリームを生成する。例えば、音楽CDは一般的に、音楽を16ビット或いは24ビットのパルスコード変調信号としてエンコードする。MP3ファイルもパルスコード変調信号としてデコードされる。
音楽の忠実度は、使用されるディジタル・アナログ(D/A)変換器の信号対雑音比(SNR)にある程度依存する。この変換器はCDプレーヤの一部であり、サウンドカード上に配置されているか、或いは、ディジタル処理で駆動されるパワードスピーカに組み込まれている。製造業者は、各々の機器のSNRに基づいて競争している。例えば、Creative Labsは現在(2005年9月)、いくつかのモードで113デシベルのSNRを実現するサウンドカードAudigy Pro4を宣伝している。
従って、新しいディジタル設計、特に、強力な信号対雑音比を実現するディジタル設計を行う機会が生じた。
本発明は、ディジタル・アナログ変換に関する。特に本発明は、CD及びDVDで用いられるようなパルスコード変調信号を、パルス幅変調出力、或いは、オーディオ出力に変換するために利用される。本発明の特定の側面は、請求項、明細書、図面に示す。
以下、図面を参照して詳細な説明を行う。好ましい実施態様は、本発明を説明するために記載されるのであって、請求項によって定義された本発明の範囲を限定するものではない。当業者は、以下の記載について様々な同等の変形を想起するであろう。
CD、DVD、デコードされたファイルフォーマット(MP3、AAC等)といったオーディオソースは一般に、オーディオストリームを一連の波形サンプルとして表すパルスコード変調信号を生成する。例えば、標準的なCDは、音楽を44.1kHzのサンプリングレートで各サンプル毎に16ビットの整数値でエンコードする。
<ディジタル処理でフィルタを行う閉ループの実施態様>
背景技術は、参照することにより援用される先の出願に述べられているが、一部をここで再度述べる。図1は信号をデコードし、増幅するための1つの方法を表している。マルチビットディジタル信号(適宜、ワイドビットと称する。1サンプルを16ビット以上、例えば24ビットもしくは32ビットとする)105が、信号プロセッサ100によって受信され、前記信号プロセッサ100は、前記入力に対し、ナイキストの定理により、データの損失を避けるため十分に高い周波数でサンプルを取り、より低い精度にオーバーサンプルを行う。ΣΔ変調器は、オーバーサンプリング信号プロセッサの一例である。ΣΔは単一ビット、或いは、マルチビットの出力を行う。ΣΔクロックレートと出力ビット数の積は、常に入力クロックレートと入力ビット数の積以上である。前記信号プロセッサは更に、データフォーマットをオーバーサンプルされたビットパルス符号化(PCM)信号からパルス幅変調(PWM)信号へと変換する。パルス幅変調信号の1信号間隔は、32値又は64値を表し、表された値に比例する時間で信号間隔を分割する。例えば、信号は23区間に対しては高く、9区間に対しては低い。PWM信号は、ΣΔ変調器と比較すると、高低間の遷移数が少ない(ΣΔ変調器の出力が高から低へ振動する場合に多くの遷移数を要するのに対して、1信号間隔につき1遷移)という好ましい特性を持っている。実際、PWM信号の立ち上がり(或いは立ち下がり)エッジの周波数は、基本的に一定である(但し、入力信号が完全に正又は負の振幅である時に、符号化することによって飽和したPWM信号が生成されると読者が理解していることを前提とする)。立ち上がりエッジの周波数は固定されていることが望ましい。
背景技術は、参照することにより援用される先の出願に述べられているが、一部をここで再度述べる。図1は信号をデコードし、増幅するための1つの方法を表している。マルチビットディジタル信号(適宜、ワイドビットと称する。1サンプルを16ビット以上、例えば24ビットもしくは32ビットとする)105が、信号プロセッサ100によって受信され、前記信号プロセッサ100は、前記入力に対し、ナイキストの定理により、データの損失を避けるため十分に高い周波数でサンプルを取り、より低い精度にオーバーサンプルを行う。ΣΔ変調器は、オーバーサンプリング信号プロセッサの一例である。ΣΔは単一ビット、或いは、マルチビットの出力を行う。ΣΔクロックレートと出力ビット数の積は、常に入力クロックレートと入力ビット数の積以上である。前記信号プロセッサは更に、データフォーマットをオーバーサンプルされたビットパルス符号化(PCM)信号からパルス幅変調(PWM)信号へと変換する。パルス幅変調信号の1信号間隔は、32値又は64値を表し、表された値に比例する時間で信号間隔を分割する。例えば、信号は23区間に対しては高く、9区間に対しては低い。PWM信号は、ΣΔ変調器と比較すると、高低間の遷移数が少ない(ΣΔ変調器の出力が高から低へ振動する場合に多くの遷移数を要するのに対して、1信号間隔につき1遷移)という好ましい特性を持っている。実際、PWM信号の立ち上がり(或いは立ち下がり)エッジの周波数は、基本的に一定である(但し、入力信号が完全に正又は負の振幅である時に、符号化することによって飽和したPWM信号が生成されると読者が理解していることを前提とする)。立ち上がりエッジの周波数は固定されていることが望ましい。
PWM信号105は、バイナリパワーアンプ110といったクラスDディジタルパワーアンプによる処理に適している。ΣΔ変調器の出力をPWMエンコードすることによって、立ち上がりエッジの周波数を減少させて、クラスDディジタルパワーアンプの最大スイッチングレートに適応させる。増幅されたPWM信号が出力105である。1つ以上の復調フィルタ120は、例えば、増幅されたPWM信号を直接、或いは、更にオーディオアンプ、イコライザ、その他のアナログ部品に対する入力として、スピーカ又はヘッドフォンを駆動するアナログオーディオ信号に変換する。
図2は、16又は24ビット信号等のワイドビット信号を受け取って、PWM出力を生成し、このPWM出力を適切にフィルタすることでオーディオ信号を生成することができる処理システムのブロック図である。これらの機能を備えた回路を実現するベリログコードは、参照することにより援用される先の出願の図7A〜7Dに示されている。本実施態様では、パルス幅変調信号を同調してサンプルし、(現在の又は遅延した)ワイドビット入力信号のバージョンと合成することができるフォーマットに変換し直し、エラー訂正信号を生成するディジタルフィルタ240を備えたフィードバックループを使用する。ディジタル入力信号205は、例えば、44.1kHzでサンプルされた16ビットパルスコード変調信号である。図2に示すディジタルフィルタ240は、エンコーダ段230により生じた歪み(より詳細には、オーバーサンプリングフィルタ232からパルス幅変調器234への変換により生じた歪み)を訂正する。本実施態様のディジタルフィルタ240は、パルス幅変調信号235の各サブインターバルを同調してサンプリングし、ローパスフィルタを用いてパルス幅変調ディジタル信号235のデータストリームを平滑化する。
フィルタ段220は、単一のディジタル積分器(例えば、原点極を備える単極フィルタ)である。本構成では、フィルタ段220は、ディジタル入力信号205とフィルタ信号236との間の差を受け取って累積する。最終的に、フィルタ段220はその差を厳密に0に、或いは、ほぼ0に訂正する(すなわち、エラーを0に訂正する)。従って、一実施態様では、フィルタ段の伝達関数は、積分器−H(s)=1/sである。フィルタ出力信号225は、エンコーダ段230に送られる。フィルタ段220は1次、2次、或いは、高次の要素でも構わない。
或いは、フィルタ段220は、エラー訂正信号とディジタル入力信号205のバージョンとを合成する入力フィルタであってもよい。原点極の代わりに、訂正信号と入力信号のバージョンとを合成する有限極を用いることも可能である。
エンコーダ段230は、フィルタ出力信号225をパルス幅変調信号235に変調する。図2に示す実施態様のエンコーダ段230は、オーバーサンプリングフィルタ232、及び、パルス幅変調器234を備える。このような実施態様のオーバーサンプリングフィルタ232は、例えば、1次のシグマ・デルタ型変調器である。オーバーサンプリングフィルタ232は、44.1kHzの16ビットフィルタ出力信号225を、1.411MHzの4ビットオーバーサンプル信号227へ変調する(すなわち、32×44.1kHz、「32x」オーバーサンプリングとも称される)。他の実施態様では、オーバーサンプリングフィルタ232は、ワイドビット信号(例えば、12〜24ビット)を数ビット(例えば、2〜6ビット)のみの信号、又は、単一ビットの信号に変調する。このような実施態様のオーバーサンプリングフィルタ232は、例えば、相補的金属酸化物半導体(CMOS)プロセスを用いて作製される。
一実施態様のシグマ・デルタ変調器232は、少数のビットに亘り各サンプルの振幅を表すことができ、一方、パルス幅変調器234は、短い時間に亘り各サイクルの振幅を表すことができる。シグマ・デルタ変調器232は、正確な時間に4ビットを発生することによって、あるノイズ特性を持つ信号を非常に正確に表す。しかし、シグマ・デルタ変調器からの中間物に基づいて動作するパルス幅変調器からの非拡大出力信号は、不十分であるか、或いは、望ましくない。何故なら、その出力信号がかなりの量の歪みを含むことがあるからである。こうした歪みは、少なくとも一部分は、パルス幅変調器がシグマ・デルタ変調器からのサンプルを正確な時間にレンダリングできないことから生じると考えられる。
数学的には、一実施態様のシグマ・デルタ変調器232から出力されたビットは、それらを形成したクロックの厳密な時間における良好なサンプルであると考える必要がある。しかし、パルス幅変調器234は正確ではあるが、ΣΔ変調器によって与えられる正確なタイミングを維持することができない。例えば、パルス幅変調器234の出力が、周期の第1四半期の間は高である場合、1/4の信号レベルが表される。パルス幅変調器234の出力が、周期の最後の四半期の間は高である場合もまた、1/4の信号レベルが表される。パルス変調器234のこれらの状態はどちらも、同じ信号レベル(すなわち、信号値の1/4)を示すが、異なる時間にも同じ信号レベルを示す。パルス幅変調器234がシグマ・デルタ変調器からのサンプルを正確な時間にレンダリングできないことが、少なくも一部分は、あるシグマ・デルタ対パルス幅変調エンコードプロセスにより導入される歪みの原因となっていると考えられる。
図2に示す実施態様のパルス幅変調器234は、オーバーサンプル信号227(例えば、4ビット信号)をパルスコード変調ディジタル信号から、パルス幅変調ディジタル信号235といった比較的小さな範囲の時間値に変換する。例えば、4ビットデータのストリームを使用して、パルス幅変調器234を制御し、4ビットのサンプルが値“5”を表すようにする場合には、パルス幅変調器234の出力は、その周期の5/16に対して高状態となる。一般に、4ビットデータを使用して値“N”をエンコードする場合には、パルス幅変調器234の出力は、その周期のN/16に対して高状態となる。このような実施態様において、パルス幅変調器234は、4ビットオーバーサンプル信号227のレートの16倍のクロックレートで動作する。パルス幅変調器234に対するこのクロックレートは、オーバーサンプリングフィルタ232のレートのM倍である(但し、M=16で、オーバーサンプル信号227におけるレベルの数である)。少なくとも一実施態様では、このようなクロックレートによって、適切な可変パルス幅出力信号を生成可能とする。
図2に示す信号処理回路200もまた、フィードバック経路を備える。図2に示すように、パルス幅変調信号235は、差分ポイント210でディジタル入力信号205と合成される(この場合はディジタル入力信号205から減算される)前に、ディジタルフィルタ240に供給される。このように、フィルタ段220に供給されるエラー信号は、ディジタル入力信号205と、フィルタされた信号236との間の差である。図2に示す実施態様のディジタルフィルタ240は、パルス幅変調器234のクロックレートで動作するため、パルス幅変調出力信号235をその出力時において可能な量子化と同じレートでサンプルすることができる。
例えば、一実施態様のパルス幅変調器234は、16MHzのクロックレートで動作している場合に、16クロックサイクルに亘って4ビット量を処理することができる。これを行うためには、このパルス幅変調器234には、1MHzのクロックレートで4ビット量が提供されると予想され、次の16クロックサイクルに亘り(すなわち、パルス幅変調器234が次のサンプルを処理する前の次のマイクロ秒に亘り)、パルス幅変調器234は、パルス幅変調ディジタル信号235を発生する。ディジタルフィルタ240が、時間遅れのないパルス幅変調量子化が受信されているのと同じレート(この例では、16MHzのレート)で動作している場合には、ディジタルフィルタ240は、パルス幅変調出力信号235に存在する数学的情報の各断片を同調してサンプルすることができる。特に、ディジタルフィルタ240は、パルス幅変調出力信号235の取り得る時間的位置の夫々のサンプルを受け取り、それによって、パルス幅変調出力信号235をエラーを伴わずに測定することができる。ディジタルフィルタ240は、そのクロックレートよりも早く起こるものは認識できないが、パルス幅変調器234もまたこの同じクロックレートよりも早く変化し得ないため、情報が失われることはない。このように、ディジタルフィルタ240は、パルス幅変調出力信号235の各ビットを捕獲することができる。
一実施態様のディジタルフィルタ240もまた、出力信号235を出力信号235のワイドビット(例えば16ビット)表示に再合成し、ディジタル入力信号205と同じビット幅で同じクロックレートのパルスコード変調信号であるフィルタ信号236を生成する。このフィルタ信号236は、ディジタル入力信号205から減算されて、エラー信号を形成する。一実施態様では、ディジタルフィルタ240は、出力信号235を再合成してワイドビットフィルタ信号236を形成するディジタルフィルタ設計を使用する。このディジタルフィルタ240は、積分器又は再帰的平均装置であり、例えば、単純なIIR単極フィルタでよい(例えば、1/(2^9)のような倍率係数を“a”とすれば、y(n)=y(n−1)+a(x(n)−y(n−1)である)。
図2に示す実施態様は、閉ループフィードバック経路を含むが、例えば、フィードフォワード経路、或いは、他のオープンループ回路を用いた同等の実施態様を実施してもよい。
図2に示す実施態様の閉ループ応答は、エンコーダ段230からの歪みが抑制され、好ましい性能特性を多数実現することができる。例えば、本実施態様は、オーディオ周波数帯域において、−1dbまでの変調深さを表す。
この実施態様は、パルス幅変調プロセスにおけるエラーを抑制し、あるオーディオ装置用途に対して、THDが約90〜100dbまで低減される。図2に示す実施態様もまた、オーバーサンプリングフィルタ232からのノイズを抑制することができる。特に、フィルタ段220が積分器であり、オーバーサンプリングフィルタ232が1次のシグマ・デルタ変調器であり、ディジタルフィルタ240が1次のフィルタである実施態様では、シグマ・デルタ変調器232により導入されるオープンループノイズを1次に成形することができる(すなわち、ノイズは20dB/decadeで低下する)。しかし、このような実施態様の閉ループ応答は、このノイズを更に2桁(すなわち、フィルタ段220要素から1桁、及び、ディジタルフィルタ240要素から1桁)抑制することができる。このように、本実施態様は、オーバーサンプリングフィルタ232からのノイズを3次以上に抑制することができる(すなわち、ノイズは60dB/decade以上で低下する)。
<複数のPWMによる実施態様>
ΣΔ変調器を用いた閉ループシステム、特に、高次のシステムには、不安定性という課題がある。本願の発明者は、上述のシステムにしばらくの間取り組んだ後、図3〜5に示すような複数のPWM変調器234を用いることを検討した。調査及び模擬実験により、発明者は32クロックサイクル(又は64)の間隔を有するPWM信号が、タイミングをずらしながら動作する32PWM変調器(又は64)のバンクから利益が得られることを明らかにした。図7は、32サイクルの信号間隔に対する32PWM変調器のタイミングを示している。x軸の目盛555は、クロックサイクルを表している。間隔452を第1PWM変調器の信号間隔と考える。8つの信号間隔701は、8つの連続したクロックサイクルで交互に開始し、各間隔は32クロックサイクル続く。8つの信号間隔の4グループ701、702、703、704は、32PWM変調器によって生成される32信号間隔を表している。例えば、間隔453は、17番目のPWM変調器の信号間隔を表している。更なる詳細は、互いに協力して動作する2つのPWM変調器を示した図に示している。
ΣΔ変調器を用いた閉ループシステム、特に、高次のシステムには、不安定性という課題がある。本願の発明者は、上述のシステムにしばらくの間取り組んだ後、図3〜5に示すような複数のPWM変調器234を用いることを検討した。調査及び模擬実験により、発明者は32クロックサイクル(又は64)の間隔を有するPWM信号が、タイミングをずらしながら動作する32PWM変調器(又は64)のバンクから利益が得られることを明らかにした。図7は、32サイクルの信号間隔に対する32PWM変調器のタイミングを示している。x軸の目盛555は、クロックサイクルを表している。間隔452を第1PWM変調器の信号間隔と考える。8つの信号間隔701は、8つの連続したクロックサイクルで交互に開始し、各間隔は32クロックサイクル続く。8つの信号間隔の4グループ701、702、703、704は、32PWM変調器によって生成される32信号間隔を表している。例えば、間隔453は、17番目のPWM変調器の信号間隔を表している。更なる詳細は、互いに協力して動作する2つのPWM変調器を示した図に示している。
図3〜図6は、2つのPWM変調器を用いて1つの出力信号を生成することに関している。図3は、2つのPWM変調器234a、234bを2つのΣΔ変調器232a、232bとを組み合わせている。図6は、2つのPWM変調器234a、234bを1つのΣΔ変調器232に接続し、1つの合成出力を生成する。図4は、2つのΣΔ変調器と2つのPWM変調器のクロックを示している。図5は、そのタイミングを表している。
図3の殆どの要素に図2の参照符号を繰り返し使用している。図2との違いは、ΣΔ変調器とPWM変調器が二重になっていること、及び、信号がフィルタ240に到達する前に加算要素341に接続する2つのフィードバック経路があることである。また、合成出力信号337を生成する単一ビットD/A変換器336a、336bが示されている。このD/A変換器は、単純な抵抗、RC回路、或いは、他の構成でも構わない。一対の抵抗からの出力は、容量により平滑化される出力信号に合成される。
パルス幅変調器234のパルス幅変調出力235は、加算要素341により合成されて、図2に示すようにフィルタされる。
図4は、ΣΔ変調器、及び、パルス幅変調器のクロックを示している。第1クロック451は、ΣΔ変調器232a、232bによるサンプリングを駆動する。これらのパルス幅変調器は、別々のクロック452、453によって駆動される信号間隔を生成する。図5は、一対のパルス幅変調器からの出力タイミングの関係を示している。目盛555はΣΔ変調器のクロック451に対応している。パルス幅変調器は、既に図7で述べたように、互いに動作がずれている。この図では、パルス幅変調器は、32サイクルの長さの信号間隔452、453を生成する。図5は、第1パルス幅変調器によって生成され、第2信号間隔から16クロックサイクル分ずれた第1信号間隔を示している。
また、図6は、単一のΣΔ変調器232の出力から一対のパルス幅変調器を駆動することを示している。ΣΔ変調器232が1つしかないことを除いて、他の点では図6は図3と一致している。
図3及び図6が示すパルス幅変調器は2つだけであるが、これらの図は、32又は64パルス幅変調器がどのように組み合わされてアナログ出力を生成するかを示している。この構成では、加算ユニット341には、32又は64の単一ビットを入力してもよい。
<エッジ波による実施態様>
図8は、いわゆるエッジ波の実施態様を示している。この方法は、ΣΔ変調器232の単一ビット出力827に基づいて動作する場合を示している。これをマルチビット信号827に基づいて動作するように変更することも可能である。一実施態様834において、一連のビットは受け取られ、高ビットが順序付けられた列の始め、終わり、或いは、中間にくるように並べ直される。この並べ直しは、特定の間隔における高ビットの数を正確に反映しているが、それらのタイミングを正確に表しているわけではない。そこで、先に述べたようにディジタルフィルタフィードバックループが用いられる。
図8は、いわゆるエッジ波の実施態様を示している。この方法は、ΣΔ変調器232の単一ビット出力827に基づいて動作する場合を示している。これをマルチビット信号827に基づいて動作するように変更することも可能である。一実施態様834において、一連のビットは受け取られ、高ビットが順序付けられた列の始め、終わり、或いは、中間にくるように並べ直される。この並べ直しは、特定の間隔における高ビットの数を正確に反映しているが、それらのタイミングを正確に表しているわけではない。そこで、先に述べたようにディジタルフィルタフィードバックループが用いられる。
別実施態様835では、ビットシーケンスは、高ビットが最初にくる場合と、最後にくる場合とが交互になるように、或いは、その反対になるように並べ直される。図では2つの入力シーケンスが示されており、夫々が5つの1を含んでいる。出力シーケンスは、5つの1、3つの0、3つの0、5つの1を含んでいる。このように2相を交互に並べることによって、立ち上がりエッジを望ましい一定の周波数に保つことができ、立ち上がりエッジの数を2倍減らすことができる。
<ビットの再ストリーミングを行う実施態様>
図9は、いわゆるビットの再ストリーミングを行う実施態様を示している。この方法は、ΣΔ変調器232の単一ビット出力827に基づいて動作する場合を示している。マルチビット信号827に基づいて動作するように変更することも可能である。一実施態様では、プレースホルダを備えるベース信号が、0x1 0y1 0x1、0y1、或いは、1x0 1y0 1x0 1y0のパターンで生成される。ΣΔ変調器から受け取られるビットxyxyはベース信号のプレースホルダに挿入される。結果として得られる信号は、エッジの周期が一定となっている。この信号はタイミングの歪みを生じる可能性があるため、ディジタルフィードバックフィルタが適用される。
図9は、いわゆるビットの再ストリーミングを行う実施態様を示している。この方法は、ΣΔ変調器232の単一ビット出力827に基づいて動作する場合を示している。マルチビット信号827に基づいて動作するように変更することも可能である。一実施態様では、プレースホルダを備えるベース信号が、0x1 0y1 0x1、0y1、或いは、1x0 1y0 1x0 1y0のパターンで生成される。ΣΔ変調器から受け取られるビットxyxyはベース信号のプレースホルダに挿入される。結果として得られる信号は、エッジの周期が一定となっている。この信号はタイミングの歪みを生じる可能性があるため、ディジタルフィードバックフィルタが適用される。
別実施態様935は、立ち上がりエッジの周波数を少なくした異なるベース信号パターンを用いる。このパターンは一般に、0x1 1y0 0x1 1y0の形をとり、ΣΔ変調器から受け取られたビットxyxyに基づいて動作する。
図10〜図13に更なる詳細を示す。図10の主な構成要素は、バイアスリソース1030、3つのアナログ積分器1040、1050、1060、差分要素1010、重み付け加算要素1070、再ストリーミング要素1020である。差分要素1010は、入力信号1013を受け取り、再ストリーミングユニット1020によって提供される一対の信号1021、1023から入力信号1013を減算する。一対の信号1021、1023のうち一方は他方を反転させたものである。差分要素は、信号1021を電流に変換し、その電流を入力信号に加算するか、或いは、減算する。差分ユニット1010の出力1012、1014は、鎖状につながったアナログ積分器に供給される差分信号である。差分ユニット1010とバイアスリソース1030の間に残っている接続1016はバイアスである。各アナログ積分器(例えば、1040)には、一対のタップ(1041、1042)と一対の出力(1043、1044)が関連している。差分ユニットと各アナログ積分器からの出力は、重み付け加算要素1070に接続されている。各接続に対して行う重み付けは異なっていてもよい。例えば、1041、1042にされる重み付けと1051、1052にされる重み付けを夫々20ユニットとし、1061、1062にされる重み付けを50ユニットとし、1071、1072にされる重み付けを100ユニットとしてもよい。重み付け加算要素1070の出力1022、1024は、再ストリーミング要素1020に入力される。再ストリーミング要素は、ループフィードバック信号を受け取って、エラー訂正信号1021、1023を駆動する。再ストリーミング要素は、Dタイプ、又は、クロック量子化器といった他の静的化(スタティサイジング)要素である。再ストリーミングユニットは、2つのクロック信号1026、1028を用いる。これらのクロック信号は、適宜P12、P23と称する。
図12は、P12及びP23クロック信号を示している。信号P12(1026、1202)は、3つの時間間隔のうち最初の2つに対して高状態である。信号P23(1028、1201)は、第2、第3間隔に対して高状態である。再ストリーミングユニットの動作には直接関係はないが、注目すべきは、上記信号が「2つ同時に低状態にならない」ということである。そのため、立ち上がり及び立ち下がり信号エッジのレンダリングが不完全であっても、2つの信号が同時に低状態になることはない。このことは、図12の参照線1203によって示されている。実際、ハードウェアは、まず低状態から高状態となった出力を取得し、次に高状態から低状態となった出力を取得する。
再ストリーミングユニットの詳細は、図11に示されている。主な構成要素は、差動変換器1110、ラッチ1120、多くの個別のロジック要素1141、1151、1161、1142、1152、1162、1143、1144である。図10にも示されている入力信号1022、1024、1026、1028、及び、出力信号1021、1023が、この図まで続いている。ロジック要素1151、1152への符号が付与されていない入力はどちらもクロック信号P23(1028)である。ラッチ1120は、差分入力信号及び差分クロック信号を受け取り、差分出力を駆動する。見て分かるように、冗長なインバータがラッチ段へのキックバックを防いでいる。差動クロック信号1112が高状態で、その反転信号1114が低状態の場合、出力状態1021は固定されているか、或いは、凍結している。その逆の状態、すなわち、クロック信号1112が低状態で、その反転信号1114が高状態の場合、出力状態1021は入力状態1022に従う。この回路を分析すると、このブロックの出力1021は、図13に示すパターンに従っていることが分かる。ベース信号1301は、オーバーサンプラー1302からの出力で満たされ、波形1303となる。
<ロジックリングによる実施態様>
図14はロジックリングによる実施態様の高レベルブロック図である。マルチビット入力信号827が、丸で示された一連の組合せロジックブロック1403に分配される(1402)。(或いは、tにおける入力信号とt−1における入力信号の間の差が計算され
、分配される。)四角1404は、円状に並べられた要素に対応するDタイプロジックブロックである。
図14はロジックリングによる実施態様の高レベルブロック図である。マルチビット入力信号827が、丸で示された一連の組合せロジックブロック1403に分配される(1402)。(或いは、tにおける入力信号とt−1における入力信号の間の差が計算され
、分配される。)四角1404は、円状に並べられた要素に対応するDタイプロジックブロックである。
この単一出力の実施態様は、同時期に提出された出願に記載されたマルチ出力構成に基づく変形である。単一出力は、スポーク1405に沿ってハブ1406に送られる。高ビットと低ビットが単一出力スポークを通り過ぎて回転するため、この単一出力は、PWM信号に似た波形を生じる。この単一出力によってのみ、ビット列が通り過ぎる際のビット列の先頭と末尾における変化に基づいてビット列の長さを効果的に判定することができる。出力がビット列の真ん中にある、或いは、ビット列の真ん中とは反対の位置にある時にビット列の長さが変化する場合、出力サンプリングスポークが変化に気付かなくても、ビット列の長さを再び、更には繰り返し変化させることができる。
組合せロジックブロック1403はDタイプロジックブロック1404間でビット列を回転させ、ビット列を必要に応じて短縮、或いは、伸長する。ビット列の長さの違いは、各ブロック1403において、或いは、全てのブロックへの分配(1402)に関して、入力信号1401から算出される。回転を操作するために、ロジックブロックは、現在のDタイプ値を単純に1つ分時計回りに回転させることができる。末尾に1つ加算してビット列を伸長するために、ロジックブロックは、時計回りの次の位置にセットされたビットと、反時計回りの次の位置にセットされていないビットを発見することによって、末尾を検知する。ロジックブロックは、ビット列が回転する時に、反時計回りの位置のDタイプロジックブロックをセットするか、或いは、反時計回りの位置から時計回りの位置までセットされていないビットが回転しないようにするかの何れかを行う。
この変換方法と装置は歪みを生じるため、単一出力235は、ディジタルフィルタ240を介して処理され、エラー訂正信号を生成する。このエラー訂正信号は、前述の実施態様と同様に処理される。
<フィードフォワードによる実施態様>
前述のフィードバックの実施態様は、ディジタル設計者には公知の設計適応を用いた事前訂正をフィードフォワードする際に適用することができる。1つの適用例としては、オーバーサンプリングとPWMエンコーディングを含む処理セクションを第1段及び第2段と二重化し、第1段の最後でエラー訂正信号を算出する。このエラー訂正は、第1段を迂回してフィードフォワードされた入力信号のバッファされたコピーに対して行われる。第2段は、訂正された入力信号を処理し、結果を出力する。
前述のフィードバックの実施態様は、ディジタル設計者には公知の設計適応を用いた事前訂正をフィードフォワードする際に適用することができる。1つの適用例としては、オーバーサンプリングとPWMエンコーディングを含む処理セクションを第1段及び第2段と二重化し、第1段の最後でエラー訂正信号を算出する。このエラー訂正は、第1段を迂回してフィードフォワードされた入力信号のバッファされたコピーに対して行われる。第2段は、訂正された入力信号を処理し、結果を出力する。
図15は、図2の要素を一般的なフィードフォワード構成に並べ直した構成を示している。図2と図15で共有されている要素は、図2の参照番号がそのまま付与されている。最初の積分器220は、バッファ1520、及び、再配置された差分要素210と加算要素1510の組合せに置き換えられている。差分要素210は、エラー訂正信号1505を算出して供給する。バッファによって、入力信号のバージョンの処理と事前訂正信号1505の算出が一致する。訂正された信号1505は、第2処理ブロック1530にフィードフォワードされる。第2処理ブロック1530は、少なくとも1つのΣΔ変調器1532を備え、このΣΔ変調器1532は、少なくとも1つのオーバーサンプル信号1527を生成してPWM変調器1534に送る。出力信号1535は、事前訂正入力1505から生成される。
<特定の実施態様>
開示された上記実施態様は、方法、或いは、前記方法を実施するために適応された装置の形で実施される。上記実施態様は、オーバーサンプルパルスコード変調信号をパルス幅変調信号に変換する際に生じる歪みを訂正するためのロジックを持った媒体といった製造物の形をとってもよい。或いは、製造物は、記載した方法の何れか、或いは、上記実施態様の側面の何れかを実行する集積回路を構築するロジックを持った媒体としてもよい。
開示された上記実施態様は、方法、或いは、前記方法を実施するために適応された装置の形で実施される。上記実施態様は、オーバーサンプルパルスコード変調信号をパルス幅変調信号に変換する際に生じる歪みを訂正するためのロジックを持った媒体といった製造物の形をとってもよい。或いは、製造物は、記載した方法の何れか、或いは、上記実施態様の側面の何れかを実行する集積回路を構築するロジックを持った媒体としてもよい。
一実施態様は、オーバーサンプルパルスコード変調信号を変換する際に生じる歪みを訂正するループである。このループは、ワイドビット信号に基づいて動作し、ワイドビット信号を受け取る差分要素と、差分要素に接続する入力フィルタを備える。更に、シグマデルタ変調器等の少なくとも1つのオーバーサンプラーを備える。このオーバーサンプラーは、入力フィルタに接続し、ワイドビット信号よりも精度が低く周波数の高いオーバーサンプル信号を少なくとも1つ生成する。複数のパルス幅変調器は、オーバーサンプラーに接続し、その動作は時間的にオフセットしている。複数の出力がパルス幅変調器、及び、少なくとも1つのディジタルフィルタに接続されている。ディジタルフィードバックフィルタは訂正信号を生成するが、少なくとも一部は、パルス幅変調器により生じる歪みを補償し、精度と周波数がワイドビット入力信号と一致するように訂正信号をフォーマットする。フォーマットされた訂正信号は、差分要素にフィードバックされる。
本実施態様の一側面によると、入力フィルタは、ワイドビット入力信号のインスタンスと差分要素からの出力のインスタンスとを合成する積分器である。差分要素の出力は、ワイドビット入力信号の他のインスタンスと、フォーマットされた訂正信号のインスタンスから生じる。
本実施態様の別側面によると、パルス幅変調器は1パルス幅間隔につきM値の精度を有し、少なくともM個のパルス幅変調器がオーバーサンプラーに接続する。このM個のパルス幅変調器は、時間的にオフセットして動作するため、それらにより生じるパルス幅間隔は、M個の異なる時間に開始される。
フィードバック又はフィードフォワードの何れかが使用できる。他の実施態様としては、オーバーサンプルパルスコード変調信号をパルス幅変調信号に変換する際に生じる歪みを訂正するループがある。このループは、ワイドビット入力信号に基づいて動作し、ワイドビット入力信号に接続する入力バッファと、オーバーサンプラーを備える。このオーバーサンプラーは、入力信号に接続し、ワイドビット信号よりも低い精度と高い周波数を有するオーバーサンプル信号を生成する。複数のパルス幅変調器は、オーバーサンプラーに接続し、時間的にオフセットして動作する。少なくとも1つのディジタルフィードフォワードフィルタが、パルス幅変調器に接続する。このディジタルフィードフォワードフィルタは、パルス幅変調器により生じる歪みを少なくとも部分的に補償する訂正信号を生成し、精度と周波数がワイドビット入力信号と一致するように、この訂正信号をフォーマットする。フォーマットされた訂正信号は、入力バッファにも接続する差分要素にフィードフォワードされる。
本実施態様の一側面によると、このループは、差分要素と1以上の第2パルス幅変調器に接続する第2オーバーサンプラーを備える第2処理ブロックを備える。別側面によれば、このループは更に、差分要素と複数の第2パルス幅変調器に接続する第2オーバーサンプラーを備える第2処理ブロックを備える。第2パルス幅変調器の各動作は時間的にオフセットしている。
他の実施態様としては、オーバーサンプルされたワイドビットパルスコード変調信号を、1信号間隔につきM値を表すパルス幅変調信号に変換する際に生じる歪みを低減する方法がある。この方法には、1以上のオーバーサンプル信号を複数のパルス幅変調器に分配する工程が含まれる。パルス幅変調器の動作は時間的にオフセットしており、信号間隔の各部分に亘って分配されている。歪みはパルス幅変調器により生じる。前記方法は、パルス幅変調器からのパルス幅変調信号をディジタル処理でフィルタする工程を更に含む。このフィルタリングでは、パルス幅変調器により生じた歪みを少なくとも部分的に補償する訂正信号を生成し、精度と周波数がワイドビット入力信号と一致するように訂正信号をフォーマットする。前記方法は、訂正信号とワイドビット入力信号のバージョンと合成して訂正された信号を生成する工程と、この訂正された信号をオーバーサンプリングとパルス幅変調要素で処理して補償されたパルス幅変調信号を生成する工程とを含む。
本実施態様の一側面によれば、少なくともM個のパルス幅変調器が使用される。
他の実施態様としては、オーバーサンプルされたワイドビットパルスコード変調信号を、1信号間隔につきM値を表すパルス幅変調信号に変換する際に生じる歪みを低減する方法がある。この方法には、1以上のオーバーサンプル信号を、少なくともM個のパルス幅変調器に分配する工程が含まれる。パルス幅変調器の動作は時間的にオフセットしており、信号間隔のM個の部分に亘って分配されている。歪みはパルス幅変調器により生じる。前記方法は、パルス幅変調器からのパルス幅変調信号をディジタル処理でフィルタする工程を更に含む。このフィルタリングでは、パルス幅変調器により生じる歪みを少なくとも部分的に補償する訂正信号を生成し、精度と周波数がワイドビット入力信号と一致するように訂正信号をフォーマットする。前記方法は、訂正信号とワイドビット入力信号のバージョンとを合成して訂正された信号を生成する工程と、この訂正された信号をオーバーサンプリングとパルス幅変調で処理して補償されたパルス幅変調信号を生成する工程とを含む。
本実施態様の一側面によれば、訂正信号とワイドビット入力信号のバージョンを合成する工程には、訂正信号とワイドビット入力信号のバージョンを合計してエラー補償信号を生成する工程と、エラー補償信号と、ワイドビット入力信号の遅延したバージョンとを統合して、訂正された信号を生成する工程とが含まれる。
本実施態様の他の側面には、オーバーサンプリングと、少なくともM個のパルス幅変調器からパルス幅変調信号を生成するために使用されるパルス幅変調部品を介してフィードバックすることによって、訂正された信号を処理する工程が含まれる。
他の装置に関する実施態様としては、オーバーサンプルしたパルスコード変調信号をパルス幅変調信号に変換する際に生じる歪みを訂正するループがある。このループは、ワイドビット入力信号に基づいて動作し、ワイドビット入力信号を受け取る差分要素と、差分要素と接続する入力フィルタを備える。更に、入力フィルタに接続するオーバーサンプラーを備える。このオーバーサンプラーは、ワイドビット信号よりも低い精度と高い周波数を有するオーバーサンプル信号を生成する。また、オーバーサンプラーに接続する少なくともM個のパルス幅変調器を備える。このパルス幅変調器は、1パルス幅間隔につき精度Mを有し、時間的にオフセットして動作する。そのため、M個のパルス幅発生器のパルス幅間隔は、M個の異なる時間に開始する。前記ループは、パルス幅変調器に接続する複数の出力と、パルス幅変調器に接続するディジタルフィードバックフィルタを更に備える。ディジタルフィードバックフィルタは、パルス幅変調器により生じた歪みの少なくとも一部を補償する訂正信号を生成し、精度と周波数がワイドビット入力信号と一致するように訂正信号をフォーマットし、フォーマットされた訂正信号を差分要素にフィードバックする。
他の実施態様としては、マルチビットディジタル入力信号を立ち上がりエッジの周波数が固定されたディジタル信号に変換する方法がある。この方法には、ワイドビット入力信号を1ビットのサンプルにオーバーサンプルする工程と、オーバーサンプリングからS個のサンプルを処理する工程とを含む。数Sは出力信号の精度に対応する。前記方法は更に、S個のサンプルの内、高い信号値と低い信号値の比率を決定する工程と、高い信号値と低い信号値間の遷移が1回の信号間隔を出力する工程とを含む。前記間隔における高い信号値と低い信号値の比率は、S個のサンプルの内の高い信号値と低い信号値の決定された前記比率に対応している。
本実施態様の一側面は、信号間隔のストリームをディジタル処理でフィルタする工程を含む。このディジタルフィルタリングでは、S個のサンプルを信号間隔に変換する際に生じる歪みの少なくとも一部を補償する訂正信号を生成し、精度と周波数がワイドビット入力信号と一致するように訂正信号をフォーマットする。本態様は更に、フォーマットされた訂正信号とワイドビット入力信号のバージョンとを合成して訂正された信号を生成する工程を含む。
本実施態様の一側面は、フォーマットされた訂正信号をワイドビット入力信号にフィードバックする工程と、結果として得られる差分値と少なくとも1つ前のワイドビット入力信号とを統合する工程を含む。
他の実施態様として、マルチビットディジタル入力信号を、立ち上がりエッジの周波数が固定されたディジタル信号に変換する方法がある。この方法は、ワイドビット入力信号をオーバーサンプルしてサンプルを生成する工程と、前記サンプルの1つから値を受け取るための少なくとも1つのプレースホルダを有するベース信号を発生させる工程を含む。ベース信号は、プレースホルダにある値に拘わらず、立ち上がりエッジの周波数が固定されている。前記方法は更に、プレースホルダを前記値で満たす工程と、立ち上がりエッジの周波数が固定された、結果として得られる信号を出力する工程を含む。
本実施態様の一側面によれば、ベース信号には、1つの高い信号値と1つの低い信号値が含まれ、高い信号値と低い信号値の間にはプレースホルダが設けられている。本実施態様の他の側面では、ベース信号は、2つの高い信号値、2つの低い信号値、2つのプレースホルダがx1yy2xのパターン、すなわち、第1信号値−第1プレースホルダ−第2信号値−第2信号値−第2プレースホルダ−第1信号値のパターンでできている。
本実施態様の他の側面には、結果として得られる信号のストリームをディジタル処理でフィルタする工程が含まれる。このディジタルフィルタリングによって、前記値をベース信号に合成する際に生じる歪みの少なくとも一部を補償する訂正信号が生成される。また、このディジタルフィルタリングは、精度と周波数がワイドビット入力信号と一致するように訂正信号をフォーマットする。本側面は更に、フォーマットされた訂正信号とワイドビット入力信号のバージョンとを合成して、訂正された信号を生成する工程を含む。
本実施態様の更なる側面は、フォーマットされた変換信号をワイドビット入力信号にフィードバックする工程と、結果として得られる差分値と少なくとも1つ前のワイドビット入力信号とを統合する工程を含む。
本発明は、上記の好ましい実施態様、及び、実施例を参照することによって開示されるが、これらの実施例は、限定を行うためではなく、例示するために記載されたことを理解されたい。上記の実施態様は、コンピュータを使った処理に関する。本発明の精神と特許請求の範囲内において、変形及び組合せが当業者によって想起されると考えられる。
Claims (16)
- ワイドビットディジタル入力信号を立ち上がりエッジの周波数が固定されたディジタル信号へ変換する方法であって、
ワイドビット入力信号を1ビットのサンプルにオーバーサンプルする工程と、
前記オーバーサンプリングから出力信号精度に対応する数であるS個のサンプルを処理する工程と、
前記S個のサンプル内の高信号値と低信号値の比率を決定する工程と、
立ち上がりエッジの周波数が固定された信号間隔を出力する工程と、を備え、
前記信号間隔の高信号値と低信号値の比率は、前記S個のサンプル内の決定された高信号値と低信号値の前記比率に対応することを特徴とする方法。 - 前記S個のサンプルを信号間隔に変換する際に生じる歪みを少なくとも部分的に補償する訂正信号を生成し、精度と周波数が前記ワイドビット入力信号と一致するように前記訂正信号をフォーマットすることによって、前記信号間隔のストリームをディジタル処理でフィルタする工程と、
フォーマットされた前記訂正信号を前記ワイドビット入力信号のバージョンと合成して訂正された信号を生成する工程と、を更に備えることを特徴とする請求項1に記載の方法。 - フォーマットされた前記訂正信号を前記ワイドビット入力信号にフィードバックする工程と、結果として得られた差分値と少なくとも1つ前のワイドビット入力信号とを統合する工程と、を更に備えることを特徴とする請求項2に記載の方法。
- 前記信号間隔における高信号値と低信号値間の遷移が1回であることを特徴とする請求項2に記載の方法。
- 請求項1に記載の前記方法を実行するように構成されたロジック及びリソースを含む集積回路。
- 請求項1に記載の前記方法を実行する指示を与えられたコンピュータが読み取り可能なメモリ。
- 請求項1に記載の前記方法を実行するように構成されたロジック及びリソースを有する集積回路を製造する指示を与えられたコンピュータが読み取り可能なメモリ。
- ワイドビットディジタル入力信号を立ち上がりエッジの周波数が固定されたディジタル信号へ変換する方法であって、
ワイドビット入力信号をオーバーサンプルしてサンプルを生成する工程と、
前記サンプルの1つから値を受け取る少なくとも1つのプレースホルダを備え、前記値に関係なく立ち上がりエッジの周波数が固定されたベース信号を発生する工程と、
前記プレースホルダを前記値で満たす工程と、
立ち上がりエッジの周波数が固定された、結果として得られる信号を出力する工程と、を備えることを特徴とする方法。 - 前記ベース信号は、1つの高信号値と1つの低信号値を有し、前記高信号値と前記低信号値の間に前記プレースホルダを備えることを特徴とする請求項8に記載の方法。
- 前記ベース信号は、第1信号値−第1プレースホルダ−第2信号値−第2プレースホルダのパターン(x1y2)で1つの高信号値と1つの低信号値と2つのプレースホルダをを有することを特徴とする請求項8に記載の方法。
- 前記ベース信号は、第1信号値−第1プレースホルダ−第2信号値−第2信号値−第2プレースホルダ−第1信号値のパターン(x1yy2x)で2つの高信号値と2つの低信号値と2つのプレースホルダを有することを特徴とする請求項8に記載の方法。
- 前記値を前記ベース信号と合成する際に生じる歪みを少なくとも部分的に補償する訂正信号を生成し、精度と周波数が前記ワイドビット入力信号と一致するように前記訂正信号をフォーマットすることによって、前記結果として得られる信号のストリームをディジタル処理でフィルタする工程と、
フォーマットされた前記訂正信号を前記ワイドビット入力信号のバージョンと合成して訂正された信号を生成する工程と、を更に備えることを特徴とする請求項8に記載の方法。 - フォーマットされた前記訂正信号を前記ワイドビット入力信号にフィードバックする工程と、結果として得られた差分値と少なくとも1つ前のワイドビット入力信号とを統合する工程と、を更に備えることを特徴とする請求項12に記載の方法。
- 請求項8に記載の前記方法を実行するように構成されたロジック及びリソースを含む集積回路。
- 請求項8に記載の前記方法を実行する指示を与えられたコンピュータが読み取り可能なメモリ。
- 請求項8に記載の前記方法を実行するように構成されたロジック及びリソースを有する集積回路を製造する指示を与えられたコンピュータが読み取り可能なメモリ。
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