JP2009510920A - オーディオ用途における低ノイズディジタル・パルス幅変調変換器 - Google Patents

Abstract

本発明は、ディジタル・アナログ変換に関する。特に、ＣＤやＤＶＤに用いられるようなパルスコード変調信号をパルス幅変調信号、或いは、アナログ信号に変換するために利用される。
【選択図】

Description

本発明は、ディジタル・アナログ変換に関する。特に本発明は、ＣＤ及びＤＶＤで用いられるようなパルスコード変調信号を、パルス幅変調信号、或いは、アナログ信号へ変換するために利用される。

多くのストリーミングメディアのフォーマットは、マルチビットのデータストリームを生成する。例えば、音楽ＣＤは一般的に、音楽を１６ビット或いは２４ビットのパルスコード変調信号としてエンコードする。ＭＰ３ファイルもパルスコード変調信号としてデコードされる。

音楽の忠実度は、使用されるディジタル・アナログ（Ｄ／Ａ）変換器の信号対雑音比（ＳＮＲ）にある程度依存する。この変換器はＣＤプレーヤの一部であり、サウンドカード上に配置されているか、或いは、ディジタル処理で駆動されるパワードスピーカに組み込まれている。製造業者は、各々の機器のＳＮＲに基づいて競争している。例えば、Ｃｒｅａｔｉｖｅ Ｌａｂｓは現在（２００５年９月）、いくつかのモードで１１３デシベルのＳＮＲを実現するサウンドカードＡｕｄｉｇｙ Ｐｒｏ４を宣伝している。

従って、新しいディジタル設計、特に、強力な信号対雑音比を実現するディジタル設計を行う機会が生じた。

本発明は、ディジタル・アナログ変換に関する。特に本発明は、ＣＤ及びＤＶＤで用いられるようなパルスコード変調信号を、パルス幅変調出力、或いは、オーディオ出力に変換するために利用される。本発明の特定の側面は、請求項、明細書、図面に示す。

以下、図面を参照して詳細な説明を行う。好ましい実施態様は、本発明を説明するために記載されるのであって、請求項によって定義された本発明の範囲を限定するものではない。当業者は、以下の記載について様々な同等の変形を想起するであろう。

ＣＤ、ＤＶＤ、デコードされたファイルフォーマット（ＭＰ３、ＡＡＣ等）といったオーディオソースは一般に、オーディオストリームを一連の波形サンプルとして表すパルスコード変調信号を生成する。例えば、標準的なＣＤは、音楽を４４．１ｋＨｚのサンプリングレートで各サンプル毎に１６ビットの整数値でエンコードする。

＜ディジタル処理でフィルタを行う閉ループの実施態様＞
背景技術は、参照することにより援用される先の出願に述べられているが、一部をここで再度述べる。図１は信号をデコードし、増幅するための１つの方法を表している。マルチビットディジタル信号（適宜、ワイドビットと称する。１サンプルを１６ビット以上、例えば２４ビットもしくは３２ビットとする）１０５が、信号プロセッサ１００によって受信され、前記信号プロセッサ１００は、前記入力に対し、ナイキストの定理により、データの損失を避けるため十分に高い周波数でサンプルを取り、より低い精度にオーバーサンプルを行う。ΣΔ変調器は、オーバーサンプリング信号プロセッサの一例である。ΣΔは単一ビット、或いは、マルチビットの出力を行う。ΣΔクロックレートと出力ビット数の積は、常に入力クロックレートと入力ビット数の積以上である。前記信号プロセッサは更に、データフォーマットをオーバーサンプルされたビットパルス符号化（ＰＣＭ）信号からパルス幅変調（ＰＷＭ）信号へと変換する。パルス幅変調信号の１信号間隔は、３２値又は６４値を表し、表された値に比例する時間で信号間隔を分割する。例えば、信号は２３区間に対しては高く、９区間に対しては低い。ＰＷＭ信号は、ΣΔ変調器と比較すると、高低間の遷移数が少ない（ΣΔ変調器の出力が高から低へ振動する場合に多くの遷移数を要するのに対して、１信号間隔につき１遷移）という好ましい特性を持っている。実際、ＰＷＭ信号の立ち上がり（或いは立ち下がり）エッジの周波数は、基本的に一定である（但し、入力信号が完全に正又は負の振幅である時に、符号化することによって飽和したＰＷＭ信号が生成されると読者が理解していることを前提とする）。立ち上がりエッジの周波数は固定されていることが望ましい。

ＰＷＭ信号１０５は、バイナリパワーアンプ１１０といったクラスＤディジタルパワーアンプによる処理に適している。ΣΔ変調器の出力をＰＷＭエンコードすることによって、立ち上がりエッジの周波数を減少させて、クラスＤディジタルパワーアンプの最大スイッチングレートに適応させる。増幅されたＰＷＭ信号が出力１０５である。１つ以上の復調フィルタ１２０は、例えば、増幅されたＰＷＭ信号を直接、或いは、更にオーディオアンプ、イコライザ、その他のアナログ部品に対する入力として、スピーカ又はヘッドフォンを駆動するアナログオーディオ信号に変換する。

図２は、１６又は２４ビット信号等のワイドビット信号を受け取って、ＰＷＭ出力を生成し、このＰＷＭ出力を適切にフィルタすることでオーディオ信号を生成することができる処理システムのブロック図である。これらの機能を備えた回路を実現するベリログコードは、参照することにより援用される先の出願の図７Ａ〜７Ｄに示されている。本実施態様では、パルス幅変調信号を同調してサンプルし、（現在の又は遅延した）ワイドビット入力信号のバージョンと合成することができるフォーマットに変換し直し、エラー訂正信号を生成するディジタルフィルタ２４０を備えたフィードバックループを使用する。ディジタル入力信号２０５は、例えば、４４．１ｋＨｚでサンプルされた１６ビットパルスコード変調信号である。図２に示すディジタルフィルタ２４０は、エンコーダ段２３０により生じた歪み（より詳細には、オーバーサンプリングフィルタ２３２からパルス幅変調器２３４への変換により生じた歪み）を訂正する。本実施態様のディジタルフィルタ２４０は、パルス幅変調信号２３５の各サブインターバルを同調してサンプリングし、ローパスフィルタを用いてパルス幅変調ディジタル信号２３５のデータストリームを平滑化する。

フィルタ段２２０は、単一のディジタル積分器（例えば、原点極を備える単極フィルタ）である。本構成では、フィルタ段２２０は、ディジタル入力信号２０５とフィルタ信号２３６との間の差を受け取って累積する。最終的に、フィルタ段２２０はその差を厳密に０に、或いは、ほぼ０に訂正する（すなわち、エラーを０に訂正する）。従って、一実施態様では、フィルタ段の伝達関数は、積分器−Ｈ（ｓ）＝１／ｓである。フィルタ出力信号２２５は、エンコーダ段２３０に送られる。フィルタ段２２０は１次、２次、或いは、高次の要素でも構わない。

或いは、フィルタ段２２０は、エラー訂正信号とディジタル入力信号２０５のバージョンとを合成する入力フィルタであってもよい。原点極の代わりに、訂正信号と入力信号のバージョンとを合成する有限極を用いることも可能である。

エンコーダ段２３０は、フィルタ出力信号２２５をパルス幅変調信号２３５に変調する。図２に示す実施態様のエンコーダ段２３０は、オーバーサンプリングフィルタ２３２、及び、パルス幅変調器２３４を備える。このような実施態様のオーバーサンプリングフィルタ２３２は、例えば、１次のシグマ・デルタ型変調器である。オーバーサンプリングフィルタ２３２は、４４．１ｋＨｚの１６ビットフィルタ出力信号２２５を、１．４１１ＭＨｚの４ビットオーバーサンプル信号２２７へ変調する（すなわち、３２×４４．１ｋＨｚ、「３２ｘ」オーバーサンプリングとも称される）。他の実施態様では、オーバーサンプリングフィルタ２３２は、ワイドビット信号（例えば、１２〜２４ビット）を数ビット（例えば、２〜６ビット）のみの信号、又は、単一ビットの信号に変調する。このような実施態様のオーバーサンプリングフィルタ２３２は、例えば、相補的金属酸化物半導体（ＣＭＯＳ）プロセスを用いて作製される。

一実施態様のシグマ・デルタ変調器２３２は、少数のビットに亘り各サンプルの振幅を表すことができ、一方、パルス幅変調器２３４は、短い時間に亘り各サイクルの振幅を表すことができる。シグマ・デルタ変調器２３２は、正確な時間に４ビットを発生することによって、あるノイズ特性を持つ信号を非常に正確に表す。しかし、シグマ・デルタ変調器からの中間物に基づいて動作するパルス幅変調器からの非拡大出力信号は、不十分であるか、或いは、望ましくない。何故なら、その出力信号がかなりの量の歪みを含むことがあるからである。こうした歪みは、少なくとも一部分は、パルス幅変調器がシグマ・デルタ変調器からのサンプルを正確な時間にレンダリングできないことから生じると考えられる。

数学的には、一実施態様のシグマ・デルタ変調器２３２から出力されたビットは、それらを形成したクロックの厳密な時間における良好なサンプルであると考える必要がある。しかし、パルス幅変調器２３４は正確ではあるが、ΣΔ変調器によって与えられる正確なタイミングを維持することができない。例えば、パルス幅変調器２３４の出力が、周期の第１四半期の間は高である場合、１／４の信号レベルが表される。パルス幅変調器２３４の出力が、周期の最後の四半期の間は高である場合もまた、１／４の信号レベルが表される。パルス変調器２３４のこれらの状態はどちらも、同じ信号レベル（すなわち、信号値の１／４）を示すが、異なる時間にも同じ信号レベルを示す。パルス幅変調器２３４がシグマ・デルタ変調器からのサンプルを正確な時間にレンダリングできないことが、少なくも一部分は、あるシグマ・デルタ対パルス幅変調エンコードプロセスにより導入される歪みの原因となっていると考えられる。

図２に示す実施態様のパルス幅変調器２３４は、オーバーサンプル信号２２７（例えば、４ビット信号）をパルスコード変調ディジタル信号から、パルス幅変調ディジタル信号２３５といった比較的小さな範囲の時間値に変換する。例えば、４ビットデータのストリームを使用して、パルス幅変調器２３４を制御し、４ビットのサンプルが値“５”を表すようにする場合には、パルス幅変調器２３４の出力は、その周期の５／１６に対して高状態となる。一般に、４ビットデータを使用して値“Ｎ”をエンコードする場合には、パルス幅変調器２３４の出力は、その周期のＮ／１６に対して高状態となる。このような実施態様において、パルス幅変調器２３４は、４ビットオーバーサンプル信号２２７のレートの１６倍のクロックレートで動作する。パルス幅変調器２３４に対するこのクロックレートは、オーバーサンプリングフィルタ２３２のレートのＭ倍である（但し、Ｍ＝１６で、オーバーサンプル信号２２７におけるレベルの数である）。少なくとも一実施態様では、このようなクロックレートによって、適切な可変パルス幅出力信号を生成可能とする。

図２に示す信号処理回路２００もまた、フィードバック経路を備える。図２に示すように、パルス幅変調信号２３５は、差分ポイント２１０でディジタル入力信号２０５と合成される（この場合はディジタル入力信号２０５から減算される）前に、ディジタルフィルタ２４０に供給される。このように、フィルタ段２２０に供給されるエラー信号は、ディジタル入力信号２０５と、フィルタされた信号２３６との間の差である。図２に示す実施態様のディジタルフィルタ２４０は、パルス幅変調器２３４のクロックレートで動作するため、パルス幅変調出力信号２３５をその出力時において可能な量子化と同じレートでサンプルすることができる。

例えば、一実施態様のパルス幅変調器２３４は、１６ＭＨｚのクロックレートで動作している場合に、１６クロックサイクルに亘って４ビット量を処理することができる。これを行うためには、このパルス幅変調器２３４には、１ＭＨｚのクロックレートで４ビット量が提供されると予想され、次の１６クロックサイクルに亘り（すなわち、パルス幅変調器２３４が次のサンプルを処理する前の次のマイクロ秒に亘り）、パルス幅変調器２３４は、パルス幅変調ディジタル信号２３５を発生する。ディジタルフィルタ２４０が、時間遅れのないパルス幅変調量子化が受信されているのと同じレート（この例では、１６ＭＨｚのレート）で動作している場合には、ディジタルフィルタ２４０は、パルス幅変調出力信号２３５に存在する数学的情報の各断片を同調してサンプルすることができる。特に、ディジタルフィルタ２４０は、パルス幅変調出力信号２３５の取り得る時間的位置の夫々のサンプルを受け取り、それによって、パルス幅変調出力信号２３５をエラーを伴わずに測定することができる。ディジタルフィルタ２４０は、そのクロックレートよりも早く起こるものは認識できないが、パルス幅変調器２３４もまたこの同じクロックレートよりも早く変化し得ないため、情報が失われることはない。このように、ディジタルフィルタ２４０は、パルス幅変調出力信号２３５の各ビットを捕獲することができる。

一実施態様のディジタルフィルタ２４０もまた、出力信号２３５を出力信号２３５のワイドビット（例えば１６ビット）表示に再合成し、ディジタル入力信号２０５と同じビット幅で同じクロックレートのパルスコード変調信号であるフィルタ信号２３６を生成する。このフィルタ信号２３６は、ディジタル入力信号２０５から減算されて、エラー信号を形成する。一実施態様では、ディジタルフィルタ２４０は、出力信号２３５を再合成してワイドビットフィルタ信号２３６を形成するディジタルフィルタ設計を使用する。このディジタルフィルタ２４０は、積分器又は再帰的平均装置であり、例えば、単純なＩＩＲ単極フィルタでよい（例えば、１／（２＾９）のような倍率係数を“ａ”とすれば、ｙ（ｎ）＝ｙ（ｎ−１）＋ａ（ｘ（ｎ）−ｙ（ｎ−１）である）。

図２に示す実施態様は、閉ループフィードバック経路を含むが、例えば、フィードフォワード経路、或いは、他のオープンループ回路を用いた同等の実施態様を実施してもよい。

図２に示す実施態様の閉ループ応答は、エンコーダ段２３０からの歪みが抑制され、好ましい性能特性を多数実現することができる。例えば、本実施態様は、オーディオ周波数帯域において、−１ｄｂまでの変調深さを表す。

この実施態様は、パルス幅変調プロセスにおけるエラーを抑制し、あるオーディオ装置用途に対して、ＴＨＤが約９０〜１００ｄｂまで低減される。図２に示す実施態様もまた、オーバーサンプリングフィルタ２３２からのノイズを抑制することができる。特に、フィルタ段２２０が積分器であり、オーバーサンプリングフィルタ２３２が１次のシグマ・デルタ変調器であり、ディジタルフィルタ２４０が１次のフィルタである実施態様では、シグマ・デルタ変調器２３２により導入されるオープンループノイズを１次に成形することができる（すなわち、ノイズは２０ｄＢ／ｄｅｃａｄｅで低下する）。しかし、このような実施態様の閉ループ応答は、このノイズを更に２桁（すなわち、フィルタ段２２０要素から１桁、及び、ディジタルフィルタ２４０要素から１桁）抑制することができる。このように、本実施態様は、オーバーサンプリングフィルタ２３２からのノイズを３次以上に抑制することができる（すなわち、ノイズは６０ｄＢ／ｄｅｃａｄｅ以上で低下する）。

＜複数のＰＷＭによる実施態様＞
ΣΔ変調器を用いた閉ループシステム、特に、高次のシステムには、不安定性という課題がある。本願の発明者は、上述のシステムにしばらくの間取り組んだ後、図３〜図５に示すような複数のＰＷＭ変調器２３４を用いることを検討した。調査及び模擬実験により、発明者は３２クロックサイクル（又は６４）の間隔を有するＰＷＭ信号が、タイミングをずらしながら動作する３２ＰＷＭ変調器（又は６４）のバンクから利益が得られることを明らかにした。図７は、３２サイクルの信号間隔に対する３２ＰＷＭ変調器のタイミングを示している。ｘ軸の目盛５５５は、クロックサイクルを表している。間隔４５２を第１ＰＷＭ変調器の信号間隔と考える。８つの信号間隔７０１は、８つの連続したクロックサイクルで交互に開始し、各間隔は３２クロックサイクル続く。８つの信号間隔の４グループ７０１、７０２、７０３、７０４は、３２ＰＷＭ変調器によって生成される３２信号間隔を表している。例えば、間隔４５３は、１７番目のＰＷＭ変調器の信号間隔を表している。更なる詳細は、互いに協力して動作する２つのＰＷＭ変調器を示した図に示している。

図３〜図６は、２つのＰＷＭ変調器を用いて１つの出力信号を生成することに関している。図３は、２つのＰＷＭ変調器２３４ａ、２３４ｂを２つのΣΔ変調器２３２ａ、２３２ｂとを組み合わせている。図６は、２つのＰＷＭ変調器２３４ａ、２３４ｂを１つのΣΔ変調器２３２に接続し、１つの合成出力を生成する。図４は、２つのΣΔ変調器と２つのＰＷＭ変調器のクロックを示している。図５は、そのタイミングを表している。

図３の殆どの要素に図２の参照符号を繰り返し使用している。図２との違いは、ΣΔ変調器とＰＷＭ変調器が二重になっていること、及び、信号がフィルタ２４０に到達する前に加算要素３４１に接続する２つのフィードバック経路があることである。また、合成出力信号３３７を生成する単一ビットＤ／Ａ変換器３３６ａ、３３６ｂが示されている。このＤ／Ａ変換器は、単純な抵抗、ＲＣ回路、或いは、他の構成でも構わない。一対の抵抗からの出力は、容量により平滑化される出力信号に合成される。

パルス幅変調器２３４のパルス幅変調出力２３５は、加算要素３４１により合成されて、図２に示すようにフィルタされる。

図４は、ΣΔ変調器、及び、パルス幅変調器のクロックを示している。第１クロック４５１は、ΣΔ変調器２３２ａ、２３２ｂによるサンプリングを駆動する。これらのパルス幅変調器は、別々のクロック４５２、４５３によって駆動される信号間隔を生成する。図５は、一対のパルス幅変調器からの出力タイミングの関係を示している。目盛５５５はΣΔ変調器のクロック４５１に対応している。パルス幅変調器は、既に図７で述べたように、互いに動作がずれている。この図では、パルス幅変調器は、３２サイクルの長さの信号間隔４５２、４５３を生成する。図５は、第１パルス幅変調器によって生成され、第２信号間隔から１６クロックサイクル分ずれた第１信号間隔を示している。

また、図６は、単一のΣΔ変調器２３２の出力から一対のパルス幅変調器を駆動することを示している。ΣΔ変調器２３２が１つしかないことを除いて、他の点では図６は図３と一致している。

図３及び図６が示すパルス幅変調器は２つだけであるが、これらの図は、３２又は６４パルス幅変調器がどのように組み合わされてアナログ出力を生成するかを示している。この構成では、加算ユニット３４１には、３２又は６４の単一ビットを入力してもよい。

＜エッジ波による実施態様＞
図８は、いわゆるエッジ波の実施態様を示している。この方法は、ΣΔ変調器２３２の単一ビット出力８２７に基づいて動作する場合を示している。これをマルチビット信号８２７に基づいて動作するように変更することも可能である。一実施態様８３４において、一連のビットは受け取られ、高ビットが順序付けられた列の始め、終わり、或いは、中間にくるように並べ直される。この並べ直しは、特定の間隔における高ビットの数を正確に反映しているが、それらのタイミングを正確に表しているわけではない。そこで、先に述べたようにディジタルフィルタフィードバックループが用いられる。

別実施態様８３５では、ビットシーケンスは、高ビットが最初にくる場合と、最後にくる場合とが交互になるように、或いは、その反対になるように並べ直される。図では２つの入力シーケンスが示されており、夫々が５つの１を含んでいる。出力シーケンスは、５つの１、３つの０、３つの０、５つの１を含んでいる。このように２相を交互に並べることによって、立ち上がりエッジを望ましい一定の周波数に保つことができ、立ち上がりエッジの数を２倍減らすことができる。

＜ビットの再ストリーミングを行う実施態様＞
図９は、いわゆるビットの再ストリーミングを行う実施態様を示している。この方法は、ΣΔ変調器２３２の単一ビット出力８２７に基づいて動作する場合を示している。マルチビット信号８２７に基づいて動作するように変更することも可能である。一実施態様では、プレースホルダを備えるベース信号が、０ｘ１ ０ｙ１ ０ｘ１、０ｙ１、或いは、１ｘ０ １ｙ０ １ｘ０ １ｙ０のパターンで生成される。ΣΔ変調器から受け取られるビットｘｙｘｙはベース信号のプレースホルダに挿入される。結果として得られる信号は、エッジの周期が一定となっている。この信号はタイミングの歪みを生じる可能性があるため、ディジタルフィードバックフィルタが適用される。

別実施態様９３５は、立ち上がりエッジの周波数を少なくした異なるベース信号パターンを用いる。このパターンは一般に、０ｘ１ １ｙ０ ０ｘ１ １ｙ０の形をとり、ΣΔ変調器から受け取られたビットｘｙｘｙに基づいて動作する。

図１０〜図１３に更なる詳細を示す。図１０の主な構成要素は、バイアスリソース１０３０、３つのアナログ積分器１０４０、１０５０、１０６０、差分要素１０１０、重み付け加算要素１０７０、再ストリーミング要素１０２０である。差分要素１０１０は、入力信号１０１３を受け取り、再ストリーミングユニット１０２０によって提供される一対の信号１０２１、１０２３から入力信号１０１３を減算する。一対の信号１０２１、１０２３のうち一方は他方を反転させたものである。差分要素は、信号１０２１を電流に変換し、その電流を入力信号に加算するか、或いは、減算する。差分ユニット１０１０の出力１０１２、１０１４は、鎖状につながったアナログ積分器に供給される差分信号である。差分ユニット１０１０とバイアスリソース１０３０の間に残っている接続１０１６はバイアスである。各アナログ積分器（例えば、１０４０）には、一対のタップ（１０４１、１０４２）と一対の出力（１０４３、１０４４）が関連している。差分ユニットと各アナログ積分器からの出力は、重み付け加算要素１０７０に接続されている。各接続に対して行う重み付けは異なっていてもよい。例えば、１０４１、１０４２にされる重み付けと１０５１、１０５２にされる重み付けを夫々２０ユニットとし、１０６１、１０６２にされる重み付けを５０ユニットとし、１０７１、１０７２にされる重み付けを１００ユニットとしてもよい。重み付け加算要素１０７０の出力１０２２、１０２４は、再ストリーミング要素１０２０に入力される。再ストリーミング要素は、ループフィードバック信号を受け取って、エラー訂正信号１０２１、１０２３を駆動する。再ストリーミング要素は、Ｄタイプ、又は、クロック量子化器といった他の静的化（スタティサイジング）要素である。再ストリーミングユニットは、２つのクロック信号１０２６、１０２８を用いる。これらのクロック信号は、適宜Ｐ１２、Ｐ２３と称する。

図１２は、Ｐ１２及びＰ２３クロック信号を示している。信号Ｐ１２（１０２６、１２０２）は、３つの時間間隔のうち最初の２つに対して高状態である。信号Ｐ２３（１０２８、１２０１）は、第２、第３間隔に対して高状態である。再ストリーミングユニットの動作には直接関係はないが、注目すべきは、上記信号が「２つ同時に低状態にならない」ということである。そのため、立ち上がり及び立ち下がり信号エッジのレンダリングが不完全であっても、２つの信号が同時に低状態になることはない。このことは、図１２の参照線１２０３によって示されている。実際、ハードウェアは、まず低状態から高状態となった出力を取得し、次に高状態から低状態となった出力を取得する。

再ストリーミングユニットの詳細は、図１１に示されている。主な構成要素は、差動変換器１１１０、ラッチ１１２０、多くの個別のロジック要素１１４１、１１５１、１１６１、１１４２、１１５２、１１６２、１１４３、１１４４である。図１０にも示されている入力信号１０２２、１０２４、１０２６、１０２８、及び、出力信号１０２１、１０２３が、この図まで続いている。ロジック要素１１５１、１１５２への符号が付与されていない入力はどちらもクロック信号Ｐ２３（１０２８）である。ラッチ１１２０は、差分入力信号及び差分クロック信号を受け取り、差分出力を駆動する。見て分かるように、冗長なインバータがラッチ段へのキックバックを防いでいる。差動クロック信号１１１２が高状態で、その反転信号１１１４が低状態の場合、出力状態１０２１は固定されているか、或いは、凍結している。その逆の状態、すなわち、クロック信号１１１２が低状態で、その反転信号１１１４が高状態の場合、出力状態１０２１は入力状態１０２２に従う。この回路を分析すると、このブロックの出力１０２１は、図１３に示すパターンに従っていることが分かる。ベース信号１３０１は、オーバーサンプラー１３０２からの出力で満たされ、波形１３０３となる。

＜ロジックリングによる実施態様＞
図１４はロジックリングによる実施態様の高レベルブロック図である。マルチビット入力信号８２７が、丸で示された一連の組合せロジックブロック１４０３に分配される（１４０２）。（或いは、ｔにおける入力信号とｔ−１における入力信号の間の差が計算され
、分配される。）四角１４０４は、円状に並べられた要素に対応するＤタイプロジックブロックである。

この単一出力の実施態様は、同時期に提出された出願に記載されたマルチ出力構成に基づく変形である。単一出力は、スポーク１４０５に沿ってハブ１４０６に送られる。高ビットと低ビットが単一出力スポークを通り過ぎて回転するため、この単一出力は、ＰＷＭ信号に似た波形を生じる。この単一出力によってのみ、ビット列が通り過ぎる際のビット列の先頭と末尾における変化に基づいてビット列の長さを効果的に判定することができる。出力がビット列の真ん中にある、或いは、ビット列の真ん中とは反対の位置にある時にビット列の長さが変化する場合、出力サンプリングスポークが変化に気付かなくても、ビット列の長さを再び、更には繰り返し変化させることができる。

組合せロジックブロック１４０３はＤタイプロジックブロック１４０４間でビット列を回転させ、ビット列を必要に応じて短縮、或いは、伸長する。ビット列の長さの違いは、各ブロック１４０３において、或いは、全てのブロックへの分配（１４０２）に関して、入力信号１４０１から算出される。回転を操作するために、ロジックブロックは、現在のＤタイプ値を単純に１つ分時計回りに回転させることができる。末尾に１つ加算してビット列を伸長するために、ロジックブロックは、時計回りの次の位置にセットされたビットと、反時計回りの次の位置にセットされていないビットを発見することによって、末尾を検知する。ロジックブロックは、ビット列が回転する時に、反時計回りの位置のＤタイプロジックブロックをセットするか、或いは、反時計回りの位置から時計回りの位置までセットされていないビットが回転しないようにするかの何れかを行う。

この変換方法と装置は歪みを生じるため、単一出力２３５は、ディジタルフィルタ２４０を介して処理され、エラー訂正信号を生成する。このエラー訂正信号は、前述の実施態様と同様に処理される。

＜フィードフォワードによる実施態様＞
前述のフィードバックの実施態様は、ディジタル設計者には公知の設計適応を用いた事前訂正をフィードフォワードする際に適用することができる。１つの適用例としては、オーバーサンプリングとＰＷＭエンコーディングを含む処理セクションを第１段及び第２段と二重化し、第１段の最後でエラー訂正信号を算出する。このエラー訂正は、第１段を迂回してフィードフォワードされた入力信号のバッファされたコピーに対して行われる。第２段は、訂正された入力信号を処理し、結果を出力する。

図１５は、図２の要素を一般的なフィードフォワード構成に並べ直した構成を示している。図２と図１５で共有されている要素は、図２の参照番号がそのまま付与されている。最初の積分器２２０は、バッファ１５２０、及び、再配置された差分要素２１０と加算要素１５１０の組合せに置き換えられている。差分要素２１０は、エラー訂正信号１５０５を算出して供給する。バッファによって、入力信号のバージョンの処理と事前訂正信号１５０５の算出が一致する。訂正された信号１５０５は、第２処理ブロック１５３０にフィードフォワードされる。第２処理ブロック１５３０は、少なくとも１つのΣΔ変調器１５３２を備え、このΣΔ変調器１５３２は、少なくとも１つのオーバーサンプル信号１５２７を生成してＰＷＭ変調器１５３４に送る。出力信号１５３５は、事前訂正入力１５０５から生成される。

＜特定の実施態様＞
開示された上記実施態様は、方法、或いは、前記方法を実施するために適応された装置の形で実施される。上記実施態様は、オーバーサンプルパルスコード変調信号をパルス幅変調信号に変換する際に生じる歪みを訂正するためのロジックを持った媒体といった製造物の形をとってもよい。或いは、製造物は、記載した方法の何れか、或いは、上記実施態様の側面の何れかを実行する集積回路を構築するロジックを持った媒体としてもよい。

一実施態様は、オーバーサンプルパルスコード変調信号を変換する際に生じる歪みを訂正するループである。このループは、ワイドビット信号に基づいて動作し、ワイドビット信号を受け取る差分要素と、差分要素に接続する入力フィルタを備える。更に、シグマデルタ変調器等の少なくとも１つのオーバーサンプラーを備える。このオーバーサンプラーは、入力フィルタに接続し、ワイドビット信号よりも精度が低く周波数の高いオーバーサンプル信号を少なくとも１つ生成する。複数のパルス幅変調器は、オーバーサンプラーに接続し、その動作は時間的にオフセットしている。複数の出力がパルス幅変調器、及び、少なくとも１つのディジタルフィルタに接続されている。ディジタルフィードバックフィルタは訂正信号を生成するが、少なくとも一部は、パルス幅変調器により生じる歪みを補償し、精度と周波数がワイドビット入力信号と一致するように訂正信号をフォーマットする。フォーマットされた訂正信号は、差分要素にフィードバックされる。

本実施態様の一側面によると、入力フィルタは、ワイドビット入力信号のインスタンスと差分要素からの出力のインスタンスとを合成する積分器である。差分要素の出力は、ワイドビット入力信号の他のインスタンスと、フォーマットされた訂正信号のインスタンスから生じる。

本実施態様の別側面によると、パルス幅変調器は１パルス幅間隔につきＭ値の精度を有し、少なくともＭ個のパルス幅変調器がオーバーサンプラーに接続する。このＭ個のパルス幅変調器は、時間的にオフセットして動作するため、それらにより生じるパルス幅間隔は、Ｍ個の異なる時間に開始される。

フィードバック又はフィードフォワードの何れかが使用できる。他の実施態様としては、オーバーサンプルパルスコード変調信号をパルス幅変調信号に変換する際に生じる歪みを訂正するループがある。このループは、ワイドビット入力信号に基づいて動作し、ワイドビット入力信号に接続する入力バッファと、オーバーサンプラーを備える。このオーバーサンプラーは、入力信号に接続し、ワイドビット信号よりも低い精度と高い周波数を有するオーバーサンプル信号を生成する。複数のパルス幅変調器は、オーバーサンプラーに接続し、時間的にオフセットして動作する。少なくとも１つのディジタルフィードフォワードフィルタが、パルス幅変調器に接続する。このディジタルフィードフォワードフィルタは、パルス幅変調器により生じる歪みを少なくとも部分的に補償する訂正信号を生成し、精度と周波数がワイドビット入力信号と一致するように、この訂正信号をフォーマットする。フォーマットされた訂正信号は、入力バッファにも接続する差分要素にフィードフォワードされる。

本実施態様の一側面によると、このループは、差分要素と１以上の第２パルス幅変調器に接続する第２オーバーサンプラーを備える第２処理ブロックを備える。別側面によれば、このループは更に、差分要素と複数の第２パルス幅変調器に接続する第２オーバーサンプラーを備える第２処理ブロックを備える。第２パルス幅変調器の各動作は時間的にオフセットしている。

他の実施態様としては、オーバーサンプルされたワイドビットパルスコード変調信号を、１信号間隔につきＭ値を表すパルス幅変調信号に変換する際に生じる歪みを低減する方法がある。この方法には、１以上のオーバーサンプル信号を複数のパルス幅変調器に分配する工程が含まれる。パルス幅変調器の動作は時間的にオフセットしており、信号間隔の各部分に亘って分配されている。歪みはパルス幅変調器により生じる。前記方法は、パルス幅変調器からのパルス幅変調信号をディジタル処理でフィルタする工程を更に含む。このフィルタリングでは、パルス幅変調器により生じた歪みを少なくとも部分的に補償する訂正信号を生成し、精度と周波数がワイドビット入力信号と一致するように訂正信号をフォーマットする。前記方法は、訂正信号とワイドビット入力信号のバージョンと合成して訂正された信号を生成する工程と、この訂正された信号をオーバーサンプリングとパルス幅変調要素で処理して補償されたパルス幅変調信号を生成する工程とを含む。

本実施態様の一側面によれば、少なくともＭ個のパルス幅変調器が使用される。

他の実施態様としては、オーバーサンプルされたワイドビットパルスコード変調信号を、１信号間隔につきＭ値を表すパルス幅変調信号に変換する際に生じる歪みを低減する方法がある。この方法には、１以上のオーバーサンプル信号を、少なくともＭ個のパルス幅変調器に分配する工程が含まれる。パルス幅変調器の動作は時間的にオフセットしており、信号間隔のＭ個の部分に亘って分配されている。歪みはパルス幅変調器により生じる。前記方法は、パルス幅変調器からのパルス幅変調信号をディジタル処理でフィルタする工程を更に含む。このフィルタリングでは、パルス幅変調器により生じる歪みを少なくとも部分的に補償する訂正信号を生成し、精度と周波数がワイドビット入力信号と一致するように訂正信号をフォーマットする。前記方法は、訂正信号とワイドビット入力信号のバージョンとを合成して訂正された信号を生成する工程と、この訂正された信号をオーバーサンプリングとパルス幅変調で処理して補償されたパルス幅変調信号を生成する工程とを含む。

本実施態様の一側面によれば、訂正信号とワイドビット入力信号のバージョンを合成する工程には、訂正信号とワイドビット入力信号のバージョンを合計してエラー補償信号を生成する工程と、エラー補償信号と、ワイドビット入力信号の遅延したバージョンとを統合して、訂正された信号を生成する工程とが含まれる。

本実施態様の他の側面には、オーバーサンプリングと、少なくともＭ個のパルス幅変調器からパルス幅変調信号を生成するために使用されるパルス幅変調部品を介してフィードバックすることによって、訂正された信号を処理する工程が含まれる。

他の装置に関する実施態様としては、オーバーサンプルしたパルスコード変調信号をパルス幅変調信号に変換する際に生じる歪みを訂正するループがある。このループは、ワイドビット入力信号に基づいて動作し、ワイドビット入力信号を受け取る差分要素と、差分要素と接続する入力フィルタを備える。更に、入力フィルタに接続するオーバーサンプラーを備える。このオーバーサンプラーは、ワイドビット信号よりも低い精度と高い周波数を有するオーバーサンプル信号を生成する。また、オーバーサンプラーに接続する少なくともＭ個のパルス幅変調器を備える。このパルス幅変調器は、１パルス幅間隔につき精度Ｍを有し、時間的にオフセットして動作する。そのため、Ｍ個のパルス幅発生器のパルス幅間隔は、Ｍ個の異なる時間に開始する。前記ループは、パルス幅変調器に接続する複数の出力と、パルス幅変調器に接続するディジタルフィードバックフィルタを更に備える。ディジタルフィードバックフィルタは、パルス幅変調器により生じた歪みの少なくとも一部を補償する訂正信号を生成し、精度と周波数がワイドビット入力信号と一致するように訂正信号をフォーマットし、フォーマットされた訂正信号を差分要素にフィードバックする。

他の実施態様としては、マルチビットディジタル入力信号を立ち上がりエッジの周波数が固定されたディジタル信号に変換する方法がある。この方法には、ワイドビット入力信号を１ビットのサンプルにオーバーサンプルする工程と、オーバーサンプリングからＳ個のサンプルを処理する工程とを含む。数Ｓは出力信号の精度に対応する。前記方法は更に、Ｓ個のサンプルの内、高い信号値と低い信号値の比率を決定する工程と、高い信号値と低い信号値間の遷移が１回の信号間隔を出力する工程とを含む。前記間隔における高い信号値と低い信号値の比率は、Ｓ個のサンプルの内の高い信号値と低い信号値の決定された前記比率に対応している。

本実施態様の一側面は、信号間隔のストリームをディジタル処理でフィルタする工程を含む。このディジタルフィルタリングでは、Ｓ個のサンプルを信号間隔に変換する際に生じる歪みの少なくとも一部を補償する訂正信号を生成し、精度と周波数がワイドビット入力信号と一致するように訂正信号をフォーマットする。本態様は更に、フォーマットされた訂正信号とワイドビット入力信号のバージョンとを合成して訂正された信号を生成する工程を含む。

本実施態様の一側面は、フォーマットされた訂正信号をワイドビット入力信号にフィードバックする工程と、結果として得られる差分値と少なくとも１つ前のワイドビット入力信号とを統合する工程を含む。

他の実施態様として、マルチビットディジタル入力信号を、立ち上がりエッジの周波数が固定されたディジタル信号に変換する方法がある。この方法は、ワイドビット入力信号をオーバーサンプルしてサンプルを生成する工程と、前記サンプルの１つから値を受け取るための少なくとも１つのプレースホルダを有するベース信号を発生させる工程を含む。ベース信号は、プレースホルダにある値に拘わらず、立ち上がりエッジの周波数が固定されている。前記方法は更に、プレースホルダを前記値で満たす工程と、立ち上がりエッジの周波数が固定された、結果として得られる信号を出力する工程を含む。

本実施態様の一側面によれば、ベース信号には、１つの高い信号値と１つの低い信号値が含まれ、高い信号値と低い信号値の間にはプレースホルダが設けられている。本実施態様の他の側面では、ベース信号は、２つの高い信号値、２つの低い信号値、２つのプレースホルダがｘ１ｙｙ２ｘのパターン、すなわち、第１信号値−第１プレースホルダ−第２信号値−第２信号値−第２プレースホルダ−第１信号値のパターンでできている。

本実施態様の他の側面には、結果として得られる信号のストリームをディジタル処理でフィルタする工程が含まれる。このディジタルフィルタリングによって、前記値をベース信号に合成する際に生じる歪みの少なくとも一部を補償する訂正信号が生成される。また、このディジタルフィルタリングは、精度と周波数がワイドビット入力信号と一致するように訂正信号をフォーマットする。本側面は更に、フォーマットされた訂正信号とワイドビット入力信号のバージョンとを合成して、訂正された信号を生成する工程を含む。

本実施態様の更なる側面は、フォーマットされた変換信号をワイドビット入力信号にフィードバックする工程と、結果として得られる差分値と少なくとも１つ前のワイドビット入力信号とを統合する工程を含む。

本発明は、上記の好ましい実施態様、及び、実施例を参照することによって開示されるが、これらの実施例は、限定を行うためではなく、例示するために記載されたことを理解されたい。上記の実施態様は、コンピュータを使った処理に関する。本発明の精神と特許請求の範囲内において、変形及び組合せが当業者によって想起されると考えられる。

信号をデコードし増幅するための一方法を示す図 ワイドビット信号を受け取る処理システムのブロック図 ２つのＰＷＭ変調器を用いて１つの出力信号を発生することに関する、２つのＰＷＭ変調器と２つのシグマ・デルタ（ΣΔ）変調器を組み合わせた図 ２つのＰＷＭ変調器を用いて１つの出力信号を発生することに関する、２つのΣΔ変調器と２つのパルス幅変調器（ＰＷＭ）のクロックを示す図 ２つのＰＷＭ変調器を用いて１つの出力信号を発生することに関する、組み合わせたΣΔ変調器とパルス幅変調器のタイミングを示す図 ２つのＰＷＭ変調器を用いて１つの出力信号を発生することに関する、２つのＰＷＭ変調器を１つのΣΔ変調器に接続して、１つの合成出力を生成することを示す図 ３２サイクルの信号間隔に対する３２のＰＷＭ変調器のタイミングを示す図 いわゆるエッジ波の実施態様を示す図 いわゆるビット再ストリーミングの実施態様を示す図 再ストリーミングユニットを含むハードウェアの高レベルブロック図 再ストリーミングユニットのブロック図 タイミング信号であるＰ１２及びＰ２３を示す図 ビット再ストリーミングの出力を示す図 ロジックリングの実施態様の高レベルブロック図

Claims (13)

1. オーバーサンプルされたパルスコード変調信号をパルス幅変調信号に変換する際に生じる歪みを訂正するループであって、
   ワイドビット入力信号のための入力と、
   前記入力に接続し、前記ワイドビット入力信号を受け取る差分要素と、
   前記差分要素に接続する入力フィルタと、
   前記入力フィルタに接続し、前記ワイドビット信号よりも低い精度と高い周波数を有する少なくとも１つのオーバーサンプル信号を生成する少なくとも１つのオーバーサンプラーと、
   前記オーバーサンプラーに接続し、個々の動作が時間的にオフセットしている複数のパルス幅変調器と、
   前記パルス幅変調器に接続された複数の出力と、
   前記パルス幅変調器に接続し、前記パルス幅変調器により生じる望ましくない歪みを少なくとも部分的に補償する訂正信号を生成し、精度と周波数が前記ワイドビット入力信号と一致するように前記訂正信号をフォーマットし、フォーマットされた前記訂正信号を前記差分要素にフィードバックするディジタルフィードバックフィルタと、を備えることを特徴とするループ。
2. 前記入力フィルタは、前記差分要素の出力と前記ワイドビット入力信号のインスタンスとを合成するディジタルフィルタであることを特徴とする請求項１に記載のループ。
3. 前記オーバーサンプラーに接続された少なくともＭ個のパルス幅変調器を更に備え、
   前記パルス幅変調器が１パルス幅間隔につき精度Ｍを有し、時間的にオフセットして動作することにより、前記Ｍ個のパルス幅発生器の前記パルス幅間隔がＭ個の異なる時間に開始することを特徴とする請求項１に記載のループ。
4. オーバーサンプルされたパルスコード変調信号をパルス幅変調信号に変換する際に生じる歪みを訂正するループであって、
   ワイドビット入力信号のための入力と、
   前記入力に接続し、前記ワイドビット入力信号を受け取る入力バッファと、
   前記入力に接続し、前記ワイドビット信号よりも低い精度と高い周波数を有するオーバーサンプル信号を生成する少なくとも１つのオーバーサンプラーと、
   前記オーバーサンプラーに接続し、個々の動作が時間的にオフセットしている複数のパルス幅変調器と、
   前記パルス幅変調器に接続し、前記パルス幅変調器により生じる歪みを少なくとも部分的に補償する訂正信号を生成し、精度と周波数が前記ワイドビット入力信号と一致するように前記訂正信号をフォーマットし、フォーマットされた前記訂正信号をフィードフォワードする少なくとも１つのディジタルフィードフォワードフィルタと、
   前記入力バッファと前記ディジタルフィードフォワードフィルタに接続する差分要素と、を備えることを特徴とするループ。
5. 前記差分要素と接続する少なくとも１つの第２オーバーサンプラーと、前記第２オーバーサンプラーと接続する１つ以上の第２パルス幅変調器とを備える第２処理ブロックを更に含むことを特徴とする請求項４に記載のループ。
6. 前記第２パルス幅変調器の動作は、時間的にオフセットしていることを特徴とする請求項５に記載のループ。
7. オーバーサンプルされたワイドビットパルスコード変調信号を、１信号間隔につきＭ値を表すパルス幅変調信号に変換する際に生じる歪みを低減する方法であって、
   動作が時間的にオフセットされて、前記信号間隔のＭ個の部分に亘って分配され、歪みを誘起する複数のパルス幅変調器に１つ以上のオーバーサンプル信号を分配する工程と、
   前記パルス幅変調器により生じた前記歪みを少なくとも部分的に補償する訂正信号を生成し、精度と周波数が前記ワイドビット入力信号と一致するように前記訂正信号をフォーマットすることによって、前記パルス幅変調器からのパルス幅変調信号をディジタル処理でフィルタする工程と、
   前記訂正信号と前記ワイドビット入力信号のバージョンを合成して訂正された信号を生成する工程と、
   前記訂正された信号をオーバーサンプリングとパルス幅変調器で処理して補償されたパルス幅変調信号を生成する工程と、を含む方法。
8. 前記訂正信号を前記ワイドビット入力信号のバージョンと合成する工程は、
   前記ワイドビット入力信号のバージョンから前記訂正信号を減算してエラー補償信号を生成する工程と、
   前記ワイドビット入力信号の遅延したバージョンと前記エラー補償信号を合成して前記訂正された信号を生成する工程とを含むことを特徴とする請求項７に記載の方法。
9. 前記複数のパルス幅変調器は少なくともＭ個あることを特徴とする請求項７に記載の方法。
10. 前記訂正された信号を処理する工程は、前記訂正された信号をオーバーサンプリングと、前記少なくともＭ個のパルス変調器から前記パルス変調信号を生成するために使用されるパルス幅変調部品を介してフィードバックを行う工程を含むことを特徴とする請求項９に記載の方法。
11. 請求項７に記載の方法を実行するように構成されたロジックとリソースを備える集積回路。
12. 請求項７に記載の方法を実行する指示を与えられたコンピュータが読み取り可能なメモリ。
13. 請求項７に記載の方法を実行するように構成されたロジックとリソースを備える集積回路を製造する指示を与えられたコンピュータが読み取り可能なメモリ。
    

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