JPH04150416A - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- JPH04150416A JPH04150416A JP27373490A JP27373490A JPH04150416A JP H04150416 A JPH04150416 A JP H04150416A JP 27373490 A JP27373490 A JP 27373490A JP 27373490 A JP27373490 A JP 27373490A JP H04150416 A JPH04150416 A JP H04150416A
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- 230000001934 delay Effects 0.000 claims abstract description 6
- 230000003111 delayed effect Effects 0.000 abstract description 15
- 238000000034 method Methods 0.000 description 17
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- 230000000694 effects Effects 0.000 description 4
- 125000002015 acyclic group Chemical group 0.000 description 2
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- 230000005236 sound signal Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル・アナログ変換器（以下、Ｄ／Ａ
変換器という。）に係り、特に１ビツトＤ／Ａ変換器を
用いて高サンプリング周波数化（以下、ハイｆ 化とい
う。）技術に関する。
変換器という。）に係り、特に１ビツトＤ／Ａ変換器を
用いて高サンプリング周波数化（以下、ハイｆ 化とい
う。）技術に関する。
ＣＤ（コンパクトディスク）プレーヤ等のディジタルオ
ーディオ機器には、ＣＤ内に記録されたディジタルデー
タを再びもとのアナログ信号に変換するためにＤ／Ａ変
換器が用いられている。ＣＤ内に記録されているディジ
タルデータは原音信号を所定のサンプリング周波数（４
４，１ＫＨ）で量子化したマルチビット（例えば、１６
ビツト）の信号である。このディジタルデータをＤ／Ａ
変換する場合、変換したアナログ出力信号に折返し雑音
が発生する。折返し雑音は、サンプリング周波数を中心
とするサイドバンドにベースバンド帯域（可聴域の０〜
２０ＫＨ）分に亘って発生する。折返し雑音は可聴周波
数域（０〜２０Ｋｌ（）に及ぶため、ローパスフィルタ
（以下、ＬＰＦという。）により遮断する必要がある。
ーディオ機器には、ＣＤ内に記録されたディジタルデー
タを再びもとのアナログ信号に変換するためにＤ／Ａ変
換器が用いられている。ＣＤ内に記録されているディジ
タルデータは原音信号を所定のサンプリング周波数（４
４，１ＫＨ）で量子化したマルチビット（例えば、１６
ビツト）の信号である。このディジタルデータをＤ／Ａ
変換する場合、変換したアナログ出力信号に折返し雑音
が発生する。折返し雑音は、サンプリング周波数を中心
とするサイドバンドにベースバンド帯域（可聴域の０〜
２０ＫＨ）分に亘って発生する。折返し雑音は可聴周波
数域（０〜２０Ｋｌ（）に及ぶため、ローパスフィルタ
（以下、ＬＰＦという。）により遮断する必要がある。
このＬ Ｐ Ｆは、通常、Ｄ／Ａ変換器の後段に挿入さ
れる。折返し雑音を完全に除去するためには、相当急峻
な減衰特性のＬＰＦを用意しなければならない。ＬＰＦ
としてアナログフィルタを用いる場合を考えると、その
ようなフィルタ特性をもたせるためには高次のアナログ
フィルタが必要となる。しかし、高次のアナログフィル
タは時間遅れや波形再現性の点で問題が多い。
れる。折返し雑音を完全に除去するためには、相当急峻
な減衰特性のＬＰＦを用意しなければならない。ＬＰＦ
としてアナログフィルタを用いる場合を考えると、その
ようなフィルタ特性をもたせるためには高次のアナログ
フィルタが必要となる。しかし、高次のアナログフィル
タは時間遅れや波形再現性の点で問題が多い。
そこで、Ｄ／Ａ変換器の前にディジタルフィルタを挿入
し、オーバーサンプリング（ｎ・ｆｓ）により折返し雑
音を高域側にシフトさせ、低次のアナログＬＰＦで除去
するようにしている。オーバサンプリング周波数は高け
れば高いほどアナログＬＰＦのフィルタ特性はなだらか
でよいことになる。このようなことから、オーバサンプ
リングの倍数（ｎ）を増加させる、いわゆるハイｆ 化
がハイビット化とともに進められてきた。
し、オーバーサンプリング（ｎ・ｆｓ）により折返し雑
音を高域側にシフトさせ、低次のアナログＬＰＦで除去
するようにしている。オーバサンプリング周波数は高け
れば高いほどアナログＬＰＦのフィルタ特性はなだらか
でよいことになる。このようなことから、オーバサンプ
リングの倍数（ｎ）を増加させる、いわゆるハイｆ 化
がハイビット化とともに進められてきた。
第１１図に従来のハイｆ 化回路の例を示す。
このハイｆ 化回路は、ディジタルフィルターによりデ
ィジタル入力信号ＤＩ１１をオーバサンプリングし、さ
らにディジタルフィルターの出力をメモリ、あるいはシ
フトレジスタ等の遅延回路４により遅延させ、その遅延
信号をＤ／Ａ変換回路５によりアナログ信号に変換した
のち、Ｄ／Ａ変換回路２の出力信号に加算要素３によっ
てアナログ的に加算するものである。
ィジタル入力信号ＤＩ１１をオーバサンプリングし、さ
らにディジタルフィルターの出力をメモリ、あるいはシ
フトレジスタ等の遅延回路４により遅延させ、その遅延
信号をＤ／Ａ変換回路５によりアナログ信号に変換した
のち、Ｄ／Ａ変換回路２の出力信号に加算要素３によっ
てアナログ的に加算するものである。
上記従来のハイｆ 化回路の問題点は、Ｄ／Ａ変換回路
２と５の特性を合わせることが難しく回路構成が大型化
、複雑化する点にあり、さらに、Ｄ／Ａ変換回路（２，
５）が２つも必要となるのでコスト的にも不利になる点
である。
２と５の特性を合わせることが難しく回路構成が大型化
、複雑化する点にあり、さらに、Ｄ／Ａ変換回路（２，
５）が２つも必要となるのでコスト的にも不利になる点
である。
本発明の目的は、ハイｆ 化を簡単な構成で実現しうる
Ｄ／Ａ変換器を提供することにある。
Ｄ／Ａ変換器を提供することにある。
本発明は、所定サンプリング周波数ｆ で生成されたデ
ィジタル入力データを、信号レベルがパルス密度で表現
される信号に変換するＤ／Ａ変換器において、前記ｆ）
／Ａ変換器の出力信号を１／ｎ・ｆｓ （ｎは整数）
時間遅延させる遅延回路と、前記Ｄ／Ａ変換器の出力信
号と前記遅延回路の出力信号を加算する加算回路と、を
備えて構成される。
ィジタル入力データを、信号レベルがパルス密度で表現
される信号に変換するＤ／Ａ変換器において、前記ｆ）
／Ａ変換器の出力信号を１／ｎ・ｆｓ （ｎは整数）
時間遅延させる遅延回路と、前記Ｄ／Ａ変換器の出力信
号と前記遅延回路の出力信号を加算する加算回路と、を
備えて構成される。
本発明によれば、Ｄ／Ａ変換器の出力信号は、信号レベ
ルをパルス密度で表現される信号であるため、この出力
信号を遅延回路により１／ｎ・ｆｓ 時間だけ遅延させ
、この遅延信号をＤ／Ａ変換器の出力信号に加算回路に
より加え合せることでパルス密度が高くなり、結果とし
てハイｆ 化されることとなる。
ルをパルス密度で表現される信号であるため、この出力
信号を遅延回路により１／ｎ・ｆｓ 時間だけ遅延させ
、この遅延信号をＤ／Ａ変換器の出力信号に加算回路に
より加え合せることでパルス密度が高くなり、結果とし
てハイｆ 化されることとなる。
次に、本発明の好適な実施例を図面に基づいて説明する
。
。
第１図に、本発明に係るＤ／Ａ変換器の実施例を示す。
Ｄ／Ａ変換器は、大別して、ディジタル入力信号ＤＮを
１ビツトデータに再量子化して１ビット単位で出力信号
Ａ に変換するＤ／ＡコＯＵＴ＋ ンバータ６と、Ｄ／Ａコンバータ６から出力される出力
信号Ａ をｎ倍オーバサンプリング周期ＯＵＴ＋ １／ｎ・ｆｓ の時間だけ遅延する遅延回路８と、出力
信号Ａ と遅延回路８の出力信号を加算し１１ＴＩ て出力信号Ａ を出力する加算要素７と、を備ＵＴ２ えて構成される。
１ビツトデータに再量子化して１ビット単位で出力信号
Ａ に変換するＤ／ＡコＯＵＴ＋ ンバータ６と、Ｄ／Ａコンバータ６から出力される出力
信号Ａ をｎ倍オーバサンプリング周期ＯＵＴ＋ １／ｎ・ｆｓ の時間だけ遅延する遅延回路８と、出力
信号Ａ と遅延回路８の出力信号を加算し１１ＴＩ て出力信号Ａ を出力する加算要素７と、を備ＵＴ２ えて構成される。
Ｄ／Ａコンバータ６は、第２図に示すように、ディジタ
ル入力信号ＤＩＮをオーバサンプリングするディジタル
フィルタ９と、その出力ディジタル信号Ｄ を入力とし
てディジタル信号Ｄｏに含まれる量子化ノイズの分布状
態を高い周波数域にシフトさせるノイズシェーバ−０と
、ノイズシェーパ１０から出力されるディジタル信号Ｄ
Ｉをアナログ信号に変換するＤ／Ａ変換回路１１を含ん
でいる。一般に、Ｄ／Ａコンバータ６としては、ＭＡ
Ｓ Ｈ（Ｍｕｌｔｉ−Ｈａｇｅ Ｎｏ１Ｓｅ Ｓｈａｐ
ｉｎｇ ）方式と、ピットストリーム方式がよく知られ
ており、本実施例ではＭＡＳＨ方式を用いている。ＭＡ
ＳＨ方式はノイズシェービングを多段構成にし、ディジ
タル負帰還（Ｎ ］” Ｂ）のみで可聴域の量子化ノイ
ズを低減化するのではなく、後述する１ビット量子化器
１９による再量子化で生ずる量子化ひずみを抽出し、そ
の逆ひずみ成分を作ってディジタル・フィードフォワー
ド（ＦＦ）することにより量子化ノイズをキャンセルす
るようにしたものである。
ル入力信号ＤＩＮをオーバサンプリングするディジタル
フィルタ９と、その出力ディジタル信号Ｄ を入力とし
てディジタル信号Ｄｏに含まれる量子化ノイズの分布状
態を高い周波数域にシフトさせるノイズシェーバ−０と
、ノイズシェーパ１０から出力されるディジタル信号Ｄ
Ｉをアナログ信号に変換するＤ／Ａ変換回路１１を含ん
でいる。一般に、Ｄ／Ａコンバータ６としては、ＭＡ
Ｓ Ｈ（Ｍｕｌｔｉ−Ｈａｇｅ Ｎｏ１Ｓｅ Ｓｈａｐ
ｉｎｇ ）方式と、ピットストリーム方式がよく知られ
ており、本実施例ではＭＡＳＨ方式を用いている。ＭＡ
ＳＨ方式はノイズシェービングを多段構成にし、ディジ
タル負帰還（Ｎ ］” Ｂ）のみで可聴域の量子化ノイ
ズを低減化するのではなく、後述する１ビット量子化器
１９による再量子化で生ずる量子化ひずみを抽出し、そ
の逆ひずみ成分を作ってディジタル・フィードフォワー
ド（ＦＦ）することにより量子化ノイズをキャンセルす
るようにしたものである。
ディジタルフィルタ９は、第３図に示すように、非巡回
型のディジタルフィルタ（ＦＩＲ）であり、ディジタル
入力信号”ＩＮを順次シフトしながら、個々のデータＸ
（ｎ）・・・Ｘ（ｎ−Ｎ＋１）のそれぞれにフィルタ
係数ｈ ・・・ｈ を乗算し、そのｎ−１ 乗算値の総和を求める演算を行う。このディジタルフィ
ルタ９は、具体的には第４図に示すようなハードウェア
構成となる。すなわち、ディジタルフィルタ９はディジ
タル入力信号ＤＩＮのデータＸを遅延するデータメモリ
１２を有しており、各データＸ （ｎ ） ＝・Ｘ （
ｎ −Ｎ ＋ １ ）を遅延（Ｚ −’）させて乗算器
１４に出力する。フィルタ係数メモリ１３にはフィルタ
係数ｈ −ｈ が格納されＯｎ−１ ており、フィルタ係数ｈ ・・・ｈ は順次読出さｎ
−１ れて乗算器１４に出力される。乗算器１４は各データＸ
（ｎ ） ＝・Ｘ （ｎ −Ｎ ＋ １ ）とフィル
タ係数ｈ ・・・ｈ をそれぞれ掛は合わせ、その各
乗算ｎ−１ 値を加算器１５に出力する。加算器１５は各乗算値を足
し合せ、アキュームレータ１６に出力する。
型のディジタルフィルタ（ＦＩＲ）であり、ディジタル
入力信号”ＩＮを順次シフトしながら、個々のデータＸ
（ｎ）・・・Ｘ（ｎ−Ｎ＋１）のそれぞれにフィルタ
係数ｈ ・・・ｈ を乗算し、そのｎ−１ 乗算値の総和を求める演算を行う。このディジタルフィ
ルタ９は、具体的には第４図に示すようなハードウェア
構成となる。すなわち、ディジタルフィルタ９はディジ
タル入力信号ＤＩＮのデータＸを遅延するデータメモリ
１２を有しており、各データＸ （ｎ ） ＝・Ｘ （
ｎ −Ｎ ＋ １ ）を遅延（Ｚ −’）させて乗算器
１４に出力する。フィルタ係数メモリ１３にはフィルタ
係数ｈ −ｈ が格納されＯｎ−１ ており、フィルタ係数ｈ ・・・ｈ は順次読出さｎ
−１ れて乗算器１４に出力される。乗算器１４は各データＸ
（ｎ ） ＝・Ｘ （ｎ −Ｎ ＋ １ ）とフィル
タ係数ｈ ・・・ｈ をそれぞれ掛は合わせ、その各
乗算ｎ−１ 値を加算器１５に出力する。加算器１５は各乗算値を足
し合せ、アキュームレータ１６に出力する。
アキュームレータ１６はその出力の一部を加算器１５に
戻し、乗算値の累積値を求めてディジタル信号り。とじ
て演算結果データｙを出力する。
戻し、乗算値の累積値を求めてディジタル信号り。とじ
て演算結果データｙを出力する。
このディジタルフィルタ９の演算処理過程においては、
データの掛は算をしているため、必要なビット数に対し
て余りのビット数が生じる。そのため、一般に、四捨五
入あるいは切り捨てなどの丸め処理が行われる。しかし
、この丸め処理はデータの下位ビットを捨てることであ
り、丸め誤差が生じてデータの精度が低下することにな
る。そこで、このような誤差の偏りを分散させるために
、ノイズシェーパ１０が用いられる。
データの掛は算をしているため、必要なビット数に対し
て余りのビット数が生じる。そのため、一般に、四捨五
入あるいは切り捨てなどの丸め処理が行われる。しかし
、この丸め処理はデータの下位ビットを捨てることであ
り、丸め誤差が生じてデータの精度が低下することにな
る。そこで、このような誤差の偏りを分散させるために
、ノイズシェーパ１０が用いられる。
ノイズシェーパ１０はディジタルフィルタ９の演算処理
の最終段階で切り捨てられる下位ビットのデータをディ
ジタルフィードバック（負帰還）させることにより、本
来ならば切り捨てられる下位ビット情報を逆位相でフィ
ードバックさせて誤差の偏りを減少させるものである。
の最終段階で切り捨てられる下位ビットのデータをディ
ジタルフィードバック（負帰還）させることにより、本
来ならば切り捨てられる下位ビット情報を逆位相でフィ
ードバックさせて誤差の偏りを減少させるものである。
第５図にノイズシェーパ１０の例を示す。第５図におい
て、ノイズシェーパ１０は、ディジタルフィルタ９から
のディジタル信号り。を積分器１８により積分（１／
（１−Ｚ’））Ｌ、その積分値を１ｂｉｔ量子化器１９
に出力する。１ｂｉｔ量子化器１９はコンパレータが用
いられ、マルチビットのディジタル信号Ｄｏを１ビツト
ずつのデータに再量子化するものである。遅延回路２０
は１ｂｉｔ量子化器１９から出力される１ビツトデータ
を１サンプルデ一タ分だけ遅延（Ｚ ”）させるもので
ある。
て、ノイズシェーパ１０は、ディジタルフィルタ９から
のディジタル信号り。を積分器１８により積分（１／
（１−Ｚ’））Ｌ、その積分値を１ｂｉｔ量子化器１９
に出力する。１ｂｉｔ量子化器１９はコンパレータが用
いられ、マルチビットのディジタル信号Ｄｏを１ビツト
ずつのデータに再量子化するものである。遅延回路２０
は１ｂｉｔ量子化器１９から出力される１ビツトデータ
を１サンプルデ一タ分だけ遅延（Ｚ ”）させるもので
ある。
遅延回路２０の出力信号は逆相で加算要素１７にフィー
ドバックされる。加算要素１７はディジタルフィルタ９
からのディジタル信号Ｄｏから遅延回路２０の出力デー
タを減算する。
ドバックされる。加算要素１７はディジタルフィルタ９
からのディジタル信号Ｄｏから遅延回路２０の出力デー
タを減算する。
Ｄ／Ａ変換回路１１は、例えばＭＡＳＨ方式の場合の一
例を示すと、ディジタル信号Ｄ１の値に対応するパルス
幅を発生させる回路である。この様子を第７図に示す。
例を示すと、ディジタル信号Ｄ１の値に対応するパルス
幅を発生させる回路である。この様子を第７図に示す。
ビットストリーム方式の場合は２値であるから０．１を
出力するコンパレータである。
出力するコンパレータである。
遅延回路８は、第６図に示すように、Ｄ／Ａコンバータ
６から出力される出力信号Ａ。ｌｌＴｌをｎ倍オーバサ
ンプリング周期Ｔ （＝１／ｎ・ｆｓ ）Ｓ の時間だけ遅延するものである。遅延回路８はｎ倍オー
バサンプリング周期Ｔ の時間分に対応する数のシフト
レジスタ２１−１〜２１□により構成される。シフトレ
ジスタ２１−１〜２１、は外部から与えられるクロック
信号ＣＫに同期して順次出力信号Ａ。、７１をシフトさ
せることにより遅延データを加算要素７に出力する。
６から出力される出力信号Ａ。ｌｌＴｌをｎ倍オーバサ
ンプリング周期Ｔ （＝１／ｎ・ｆｓ ）Ｓ の時間だけ遅延するものである。遅延回路８はｎ倍オー
バサンプリング周期Ｔ の時間分に対応する数のシフト
レジスタ２１−１〜２１□により構成される。シフトレ
ジスタ２１−１〜２１、は外部から与えられるクロック
信号ＣＫに同期して順次出力信号Ａ。、７１をシフトさ
せることにより遅延データを加算要素７に出力する。
次に、作用を説明する。
まず、第７図にＤ／Ａ変換回路１１の出力信号ＡＯＵＴ
Ｉの一般的な出力波形を示す。第７図（ａ）はＭＡＳＨ
方式の場合のＤ／Ａ変換出力信号ＡＯＵＴＩを示し、第
７図（ｂ）はピットストリーム方式の場合のＤ／Ａ変換
回路１１の出力信号ＡＯＵ工１を示している。ＭＡＳＨ
方式の場合、第７図（ａ）および第８図に示すように、
信号レベルをオーバーサンプリング周期Ｔ 内のパルス
幅でＳ 表現するＰＷＭ方式が用いられている。オーバーサンプ
リング周波数は、例えば、サンプリング周波数ｆ の６
４倍の（６４ｆ ）であり、したがＳ って、その周期Ｔ ＝１／６４ｆ である。信号ｌ
Ｓレベルは±５値
で表現される。これに対してピットストリーム方式の場
合、第７図（ｂ）に示すように、信号レベルをオーバー
サンプリング周期Ｔ のパルス数で表現するＰＤＭ方式
が用いられている。オーバーサンプリング周波数は、例
えば、サンプリング周波数ｆ の２５６倍（２５６ｆ
）Ｓ
Ｉであり、その周期Ｔ ＝１／２５
６ｆ である。
Ｉの一般的な出力波形を示す。第７図（ａ）はＭＡＳＨ
方式の場合のＤ／Ａ変換出力信号ＡＯＵＴＩを示し、第
７図（ｂ）はピットストリーム方式の場合のＤ／Ａ変換
回路１１の出力信号ＡＯＵ工１を示している。ＭＡＳＨ
方式の場合、第７図（ａ）および第８図に示すように、
信号レベルをオーバーサンプリング周期Ｔ 内のパルス
幅でＳ 表現するＰＷＭ方式が用いられている。オーバーサンプ
リング周波数は、例えば、サンプリング周波数ｆ の６
４倍の（６４ｆ ）であり、したがＳ って、その周期Ｔ ＝１／６４ｆ である。信号ｌ
Ｓレベルは±５値
で表現される。これに対してピットストリーム方式の場
合、第７図（ｂ）に示すように、信号レベルをオーバー
サンプリング周期Ｔ のパルス数で表現するＰＤＭ方式
が用いられている。オーバーサンプリング周波数は、例
えば、サンプリング周波数ｆ の２５６倍（２５６ｆ
）Ｓ
Ｉであり、その周期Ｔ ＝１／２５
６ｆ である。
Ｉ Ｓ信
号値は２値で表わされる。第７図（ａ）、（ｂ）かられ
かるように、両方式には、信号表現がＰＷＭかＰＤＭか
の違いはあるものの、結局、信号レベルはパルス密度で
表現されている。つまり、ハイｆ 化に当ってはパルス
密度を任意に変化できるように構成すればよい。
号値は２値で表わされる。第７図（ａ）、（ｂ）かられ
かるように、両方式には、信号表現がＰＷＭかＰＤＭか
の違いはあるものの、結局、信号レベルはパルス密度で
表現されている。つまり、ハイｆ 化に当ってはパルス
密度を任意に変化できるように構成すればよい。
そこで、本実例においては、ＭＡＳＨ方式を前提とし、
出力信号Ａ を適当な時間遅延させ、ＵＴ この遅延させた信号をもとの出力信号Ａ に加ＵＴ えることによりハイｆ 化を図ったものである。
出力信号Ａ を適当な時間遅延させ、ＵＴ この遅延させた信号をもとの出力信号Ａ に加ＵＴ えることによりハイｆ 化を図ったものである。
すなわち、第６図に示すように、Ｄ／Ａコンバータ６か
らの出力信号Ａ を加算要素７に入力すＵＨ る。一方、出力信号へ を適当なりロック信号ＵＴＩ ＣＫに同期させて遅延回路８に入力し、この遅延回路８
において適当なオーバサンプリング周期Ｔ。＝１／６４
ｆｓだけずらしたのち加算要素７により出力信号Ａ
と加算することで、ハイＵＴＩ ｆ 化された出力信号Ａ。ｔｌＴ２を得ることができる
。
らの出力信号Ａ を加算要素７に入力すＵＨ る。一方、出力信号へ を適当なりロック信号ＵＴＩ ＣＫに同期させて遅延回路８に入力し、この遅延回路８
において適当なオーバサンプリング周期Ｔ。＝１／６４
ｆｓだけずらしたのち加算要素７により出力信号Ａ
と加算することで、ハイＵＴＩ ｆ 化された出力信号Ａ。ｔｌＴ２を得ることができる
。
第８図は、＋５レベルから−５レベル間に存在する３２
ｆ のデータを遅延回路８により６４ｆ の周期だ
けシフトさせる場合の信号波形の例を示している。
ｆ のデータを遅延回路８により６４ｆ の周期だ
けシフトさせる場合の信号波形の例を示している。
以上のように、Ｄ／Ａコンバータ６の出力信号ＡｏＵＴ
１の１ ／ ｎの周期分遅延させた信号を遅延回路８に
より作り、その遅延信号をＤ／Ａコンバータ６の出力信
号へ に加えるだけでハイｆ 化ＯυＴｌ
ｓ が可能となる。それと同時に、従来の遅延回路８をもた
ないＤ／Ａ変換回路１１の出力信号Ａ。ＵＴには、第９
図に示すような、オーバサンプリング周波数に対応する
周波数に、ピーク状のスパイクノイズが現れるが、本実
施例のように、遅延回路８を加えた構成では、第１０図
に示すように、高域ノイズのレベルが低下する効果が得
られる。
１の１ ／ ｎの周期分遅延させた信号を遅延回路８に
より作り、その遅延信号をＤ／Ａコンバータ６の出力信
号へ に加えるだけでハイｆ 化ＯυＴｌ
ｓ が可能となる。それと同時に、従来の遅延回路８をもた
ないＤ／Ａ変換回路１１の出力信号Ａ。ＵＴには、第９
図に示すような、オーバサンプリング周波数に対応する
周波数に、ピーク状のスパイクノイズが現れるが、本実
施例のように、遅延回路８を加えた構成では、第１０図
に示すように、高域ノイズのレベルが低下する効果が得
られる。
以上の通り、本発明によれば、Ｄ／Ａ変換器の出力信号
を１／ｎ・ｆｓ 時間だけ遅延させ、この遅延信号をＤ
／Ａ変換器の出力信号に加えるようにしたので、簡単な
構成でハイｆ 化が可能となる。また本実施例ではＤ／
Ａ変換器は１個で説明したが、１ｂｉｔＤ／Ａ変換器は
純ロジックで構成できるため、将来プロセス技術向上に
より複数個のＤ／Ａ変換器を使うことも可能である。そ
の時もマルチビットＤ／Ａ変換器のように特性にバラツ
キを合わせる必要がないため、安価に実現が可能となる
。
を１／ｎ・ｆｓ 時間だけ遅延させ、この遅延信号をＤ
／Ａ変換器の出力信号に加えるようにしたので、簡単な
構成でハイｆ 化が可能となる。また本実施例ではＤ／
Ａ変換器は１個で説明したが、１ｂｉｔＤ／Ａ変換器は
純ロジックで構成できるため、将来プロセス技術向上に
より複数個のＤ／Ａ変換器を使うことも可能である。そ
の時もマルチビットＤ／Ａ変換器のように特性にバラツ
キを合わせる必要がないため、安価に実現が可能となる
。
第１図は本発明に係るＤ／Ａ変換器の概要構成を示すブ
ロック図、 第２図は１ｂｉｔＤ／Ａコンバータの構成を示すブロッ
ク図、 第３図はディジタルフィルタの演算過程を示すブロック
図、 第４図は非巡回型ディジタルフィルタの構成を示すブロ
ック図、 第５図はノイズシェーバの構成を示すブロック図、 第６図は遅延回路の構成例を示すブロック図、第７図は
１ビツトＤ／Ａコンバータの一般的な出力波形を示す波
形図、 第８図はＭＡＳＨ方式の信号表現の説明図、第９図は従
来の１ビツトＤ／Ａコンバータの出力波形の具体例を示
す波形図、 第１０図は本発明のＤ／Ａ変換器の出力波形の具体例を
示す波形図、 第１１図は従来のマルチビットＤ／Ａ変換器でのハイｆ
化回路の構成を示すブロック図である。 １・・・ディジタルフィルタ ２・・・Ｄ／Ａ変換回路 ３・・・加算要素 ４・・・遅延回路 ５・・・Ｄ／Ａ変換回路 ６・・・Ｄ／Ａコンバータ ７・・・加算要素 ８・・・遅延回路 ９・・・ディジタルフィルタ １０・・・ノイズシェーパ １１・・・Ｄ／Ａコンバータ １２・・・データメモリ １３・・・フィルタ係数メモリ １４・・・乗算器 １５・・・加算器 １６・・・アキュームレータ １７・・・加算要素 １８・・・積分器 １９・・・１ｂｉｔ量子化器 ２０・・・遅延回路 Ａ ・・・出力信号 １１Ｔ ＡＯＵＴＩ・・・出力信号 八〇〇〇、・・・出力信号 ＤＩＮ・・・ディジタル入力信号 ＤＯ・・・ディジタル信号 ＤＩ・・・ディジタル信号
ロック図、 第２図は１ｂｉｔＤ／Ａコンバータの構成を示すブロッ
ク図、 第３図はディジタルフィルタの演算過程を示すブロック
図、 第４図は非巡回型ディジタルフィルタの構成を示すブロ
ック図、 第５図はノイズシェーバの構成を示すブロック図、 第６図は遅延回路の構成例を示すブロック図、第７図は
１ビツトＤ／Ａコンバータの一般的な出力波形を示す波
形図、 第８図はＭＡＳＨ方式の信号表現の説明図、第９図は従
来の１ビツトＤ／Ａコンバータの出力波形の具体例を示
す波形図、 第１０図は本発明のＤ／Ａ変換器の出力波形の具体例を
示す波形図、 第１１図は従来のマルチビットＤ／Ａ変換器でのハイｆ
化回路の構成を示すブロック図である。 １・・・ディジタルフィルタ ２・・・Ｄ／Ａ変換回路 ３・・・加算要素 ４・・・遅延回路 ５・・・Ｄ／Ａ変換回路 ６・・・Ｄ／Ａコンバータ ７・・・加算要素 ８・・・遅延回路 ９・・・ディジタルフィルタ １０・・・ノイズシェーパ １１・・・Ｄ／Ａコンバータ １２・・・データメモリ １３・・・フィルタ係数メモリ １４・・・乗算器 １５・・・加算器 １６・・・アキュームレータ １７・・・加算要素 １８・・・積分器 １９・・・１ｂｉｔ量子化器 ２０・・・遅延回路 Ａ ・・・出力信号 １１Ｔ ＡＯＵＴＩ・・・出力信号 八〇〇〇、・・・出力信号 ＤＩＮ・・・ディジタル入力信号 ＤＯ・・・ディジタル信号 ＤＩ・・・ディジタル信号
Claims (1)
- 【特許請求の範囲】 所定サンプリング周波数ｆ＿ｓで生成されたディジタル
入力データを、信号レベルがパルス密度で表現される信
号に変換するディジタル・アナログ変換器において、 前記ディジタル・アナログ変換器の出力信号を１／ｎ・
ｆ＿ｓ（は整数）時間遅延させる遅延回路と、 前記ディジタル・アナログ変換器の出力信号と前記遅延
回路の出力信号を加算する加算回路と、を備えたことを
特徴とするディジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27373490A JPH04150416A (ja) | 1990-10-12 | 1990-10-12 | ディジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27373490A JPH04150416A (ja) | 1990-10-12 | 1990-10-12 | ディジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150416A true JPH04150416A (ja) | 1992-05-22 |
Family
ID=17531823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27373490A Pending JPH04150416A (ja) | 1990-10-12 | 1990-10-12 | ディジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150416A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610606A (en) * | 1993-07-21 | 1997-03-11 | Kabushiki Kaisha Toshiba | 1-bit D/A conversion circuit |
| US5699064A (en) * | 1994-08-01 | 1997-12-16 | Matsushita Electric Industrial Co., Ltd. | Oversampling D/A converter using a bidirectional shift register |
| JP2019198086A (ja) * | 2014-04-14 | 2019-11-14 | シーラス ロジック, インコーポレイテッドCirrus Logic, Inc. | 切換可能な２次再生経路 |
-
1990
- 1990-10-12 JP JP27373490A patent/JPH04150416A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610606A (en) * | 1993-07-21 | 1997-03-11 | Kabushiki Kaisha Toshiba | 1-bit D/A conversion circuit |
| US5699064A (en) * | 1994-08-01 | 1997-12-16 | Matsushita Electric Industrial Co., Ltd. | Oversampling D/A converter using a bidirectional shift register |
| JP2019198086A (ja) * | 2014-04-14 | 2019-11-14 | シーラス ロジック, インコーポレイテッドCirrus Logic, Inc. | 切換可能な２次再生経路 |
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