JP3857028B2 - デジタル・アナログ変換回路及びそれを用いた再生装置 - Google Patents
デジタル・アナログ変換回路及びそれを用いた再生装置 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明はΔΣ変調器を用いたデジタル・アナログ変換回路及びそれを用いた再生装置に関し、特に、オーバーサンプリングを用いた、音声・オーディオ機器等で用いられるΔΣ型デジタル・アナログ変換回路に関する。
【０００２】
【従来の技術】
近年、デジタル音声・オーディオ技術の分野等では、マルチビットのデジタル信号をデルタ−シグマ（ΔΣ）変調することで、ビット数の低減したデジタル信号に変換し、このビット数の低減したデジタル信号をアナログ信号へと変換するデジタル・アナログ変換方式が一般に用いられている。
【０００３】
このΔΣ変調型デジタル・アナログ変換方式を用いると、量子化ノイズを高域側に集中させて可聴帯域内のノイズを低減させる事により、可聴帯域のＳＮを向上させることができる。
【０００４】
一般にこのΔΣ変調器は、複数の積分器と複数の加算器及び量子化器から構成される。ΔΣ変調器につき図１及び図２を参照して説明する。図１は２次ΔΣ変調器の構成を、図２は図１中の積分器１２、積分器１４の構成を示す。
【０００５】
例として、図１において、入力ｄｉｎが１６ビット、出力ｄｏｕｔが１ビットの場合を説明する。入力ｄｉｎは加算器１１により、量子化器１５の出力との差分が演算され、この差分が積分器１２により積分されていく。さらに、この積分器１２の出力は加算器１３により、量子化器１５の出力との差分が演算され、この差分が積分器１４により積分されていく。そして、この積分器１４の出力は量子化器１５に入力され、量子化器１５では入力の極性判定を行い、量子化器（１５）入力≧０なら＋１出力に相当する１を、量子化器（１５）入力＜０なら−１出力に相当する０を出力する。
【０００６】
この量子化器１５の出力はｄｏｕｔになるとともに、加算器１１及び加算器１３へのフィードバック信号となる。つまり、このフィードバック信号は加算器１１，１３に対して負帰還がかかることとなる。出力ｄｏｕｔはアナログ１ビットＤＡＣに入力され、１ビットＤＡＣでは＋１の場合は出力電圧を上昇させ、−１の場合は出力電圧を下降させる。以上のループを繰り返すことで、入力ｄｉｎの振幅変化に対して１ビットＤＡＣ出力電圧が追従していくこととなる。
【０００７】
ここで、dinは１６ビット幅なので＋(２15−１)から−２15の入力振幅幅を持つ。また、量子化器１５の出力が１の場合は２15が、０の場合は−２15が加算器１１及び加算器１３へフィードバックされ減算される。
【０００８】
以上のように構成されたΔΣ変調器１において、入力ｄｉｎがしばらく入っていた後、入力ｄｉｎが無くなった場合（無音時）の動作を考える。
【０００９】
入力ｄｉｎが”０”となることから、積分器１２に保持されている量子化誤差値が±２15以内になった時点で、それ以上保持している誤差値が減少することは無くなり、入力ｄｉｎが無音状態の間、積分器１２はある一定の誤差値を保持することとなる。そして、この積分器１２の誤差値は積分器１４の入力となっているため、積分器１４はこの誤差値を積分していくこととなり、積分器１４の出力は積分器１２が保持している量子化誤差分ずつ、順次増加もしくは減少していくこととなる。この動作により、入力ｄｉｎが無いにもかかわらず出力ｄｏｕｔからある特定のノイズが発生することとなってしまう。
【００１０】
従来、無音時を検出して１ビットＤＡＣ以降のアナログ部でミュートする方法や、同様に無音時を検出して積分器１２及び積分器１４に対してリセットをかけ、積分器の値を０にする等の方法がとられていた。
【００１１】
【発明が解決しようとする課題】
しかしながら、アナログ部でミュートする場合はミュート回路を付加しなければならず、回路の複雑化、コストアップという問題があった。また積分器にリセットをかける方法では、リセットをかけた時点で積分器の値が急に変化することから、この変化がノイズとなって現れるという問題があった。
【００１２】
本発明は、これら問題点を解決するためになされたもので、ミュート回路の付加や積分器のリセットを行うこと無しに、簡単な回路を付加することで上記特定ノイズの発生を阻止することが可能な、デジタル・アナログ変換回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明の請求項１に記載の発明は、オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、前記ΔΣ変調型ノイズシェーピング量子化ループは、複数の積分器と複数の加算器および量子化器から構成され、前記ΔΣ変調型ノイズシェーピング量子化ループ内に含まれる量子化誤差を保持する前記量子化器の入力側に縦続接続された積分器のそれぞれが、積分器入力信号とフィードバック処理手段の出力とを加算する加算器と、前記加算器出力を保持する遅延回路と、前記遅延回路出力を時系列的に蓄積する時系列値レジスタと、前記時系列値レジスタの出力パターンと量子化出力の符号ビットパターンとの比較を行う傾斜判定手段と、前記遅延回路の出力に基づき積分器が保持している量子化誤差が０であるかを判定する誤差値判定手段と、前記傾斜判定手段と誤差値判定手段との出力に応じて遅延回路に保持される値を増減させるためのフィードバック処理手段とを有することを特徴とする。
【００１４】
この発明の請求項２に記載の発明は、前記傾斜判定手段は、前記時系列値レジスタの出力パターンを比較することで、前記マルチビット入力信号もしくは２段目以降の積分器の前段の積分器の出力信号の変化状態が、傾斜が緩やかであるかもしくは傾斜が無い状態を検出することを特徴とする。
【００１５】
この発明の請求項３に記載の発明は、前記フィードバック処理手段は、前記傾斜判定手段と誤差値判定手段との出力に基づき積分器入力信号の傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が正である場合は遅延回路の値を減少させ、傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が負である場合は遅延回路の値を増加させ、それ以外では遅延回路の値は変更しないように処理を行うことを特徴とする。
【００１６】
この発明の請求項４に記載の発明は、オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、前記ΔΣ変調型ノイズシェーピング量子化ループは、複数の積分器と複数の加算器および量子化器から構成され、前記ΔΣ変調型ノイズシェーピング量子化ループ内に含まれる量子化誤差を保持する前記量子化器の入力側に縦続接続された積分器のうち最終段の積分器を除くそれぞれの積分器が、積分器入力信号とフィードバック処理手段の出力とを加算する加算器と、前記加算器出力を保持する遅延回路と、前記遅延回路出力を時系列的に蓄積する時系列値レジスタと、前記時系列値レジスタの出力パターンと量子化出力の符号ビットパターンとの比較を行う傾斜判定手段と、前記遅延回路の出力に基づき積分器が保持している量子化誤差が０であるかを判定する誤差値判定手段と、前記傾斜判定手段と誤差値判定手段との出力に応じて遅延回路に保持される値を増減させるためのフィードバック処理手段とを有することを特徴とする。
【００１７】
この発明の請求項５に記載の発明は、前記傾斜判定手段は、前記時系列値レジスタの出力パターンを比較することで、前記マルチビット入力信号もしくは２段目以降の積分器の前段の積分器の出力信号の変化状態が、傾斜が緩やかであるかもしくは傾斜が無い状態を検出することを特徴とする。
【００１８】
この発明の請求項６に記載の発明は、前記フィードバック処理手段は、前記傾斜判定手段と誤差値判定手段との出力に基づき積分器入力信号の傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が正である場合は遅延回路の値を減少させ、傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が負である場合は遅延回路の値を増加させ、それ以外では遅延回路の値は変更しないように処理を行うことを特徴とする。
【００１９】
この発明の請求項７に記載の発明は、オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、前記ΔΣ変調型ノイズシェーピング量子化ループは、複数の積分器と複数の加算器および量子化器から構成され、前記ΔΣ変調型ノイズシェーピング量子化ループ内に含まれる量子化誤差を保持する前記量子化器の入力側に縦続接続された積分器のそれぞれが、積分器入力信号とフィードバック処理手段の出力とを加算する加算器と、前記加算器出力を保持する遅延回路と、ΔΣ変調器の出力である前記ビット数の低減したデジタル信号出力を時系列的に蓄積する時系列値レジスタと、前記時系列値レジスタの出力パターンと量子化出力パターンとの比較を行う傾斜判定手段と、前記遅延回路の出力に基づき積分器が保持している量子化誤差が０であるかを判定する誤差値判定手段と、前記傾斜判定手段と誤差値判定手段との出力に応じて遅延回路に保持される値を増減させるためのフィードバック処理手段とを有し、前記フィードバック処理手段は、前記傾斜判定手段と誤差値判定手段で前記ビット数の低減したデジタル信号出力の傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が正である場合は遅延回路の値を減少させ、傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が負である場合は遅延回路の値を増加させ、それ以外では遅延回路の値は変更しないように処理を行うことを特徴とする。
【００２０】
この発明の請求項８に記載の発明は、前記傾斜判定手段は、前記時系列値レジスタの出力パターンを比較することで、前記マルチビット入力信号もしくは２段目以降の積分器の前段の積分器の出力信号の変化状態が、傾斜が緩やかであるかもしくは傾斜が無い状態を検出することを特徴とする。
【００２１】
この発明の請求項９に記載の発明は、オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、前記ΔΣ変調型ノイズシェーピング量子化ループは、複数の積分器と複数の加算器および量子化器から構成され、前記ΔΣ変調型ノイズシェーピング量子化ループ内に含まれる量子化誤差を保持する前記量子化器の入力側に縦続接続された積分器のうち最終段の積分器を除くそれぞれの積分器が、積分器入力信号とフィードバック処理手段の出力とを加算する加算器と、前記加算器出力を保持する遅延回路と、ΔΣ変調器の出力である前記ビット数の低減したデジタル信号出力を時系列的に蓄積する時系列値レジスタと、前記時系列値レジスタの出力パターンと量子化出力パターンとの比較を行う傾斜判定手段と、前記遅延回路の出力に基づき積分器が保持している量子化誤差が０であるかを判定する誤差値判定手段と、前記傾斜判定手段と誤差値判定手段との出力に応じて遅延回路に保持される値を増減させるためのフィードバック処理手段とを有し、前記フィードバック処理手段は、前記傾斜判定手段と誤差値判定手段で前記ビット数の低減したデジタル信号出力の傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が正である場合は遅延回路の値を減少させ、傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が負である場合は遅延回路の値を増加させ、それ以外では遅延回路の値は変更しないように処理を行うことを特徴とする。
【００２２】
この発明の請求項１０に記載の発明は、前記傾斜判定手段は、前記時系列値レジスタの出力パターンを比較することで、前記マルチビット入力信号もしくは２段目以降の積分器の前段の積分器の出力信号の変化状態が、傾斜が緩やかであるかもしくは傾斜が無い状態を検出することを特徴とする。
【００２３】
この発明の請求項１１に記載の発明は、デジタル音楽データを入力する手段と、入力されたデジタルデータをＰＣＭ変調する手段と、ＰＣＭ変調されたデータをオーバサンプリングしたマルチビット入力信号に基づきΔΣ変調器によりデジタル・アナログ変換する手段と、デジタル・アナログ変換する手段からの信号を増幅する手段と、を備えた再生装置において、デジタル・アナログ変換する手段に前記請求項１乃至１０のいずれかに記載のデジタル・アナログ変換回路を用いたことを特徴とする。
【００２４】
上記したように、この発明は、本来の積分器に簡単な回路を付加することにより、積分器に残っている誤差を０に収束させていくことで、入力信号が無くなった状態でもノイズの発生を押さえることが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。本発明のデジタル・アナログ変換回路の基本構成は前述した図１と同様である。なお、図１において、実際のデータの流れとしては、積分器１４での演算のオーバーフローを避けるために、加算器１３には積分器１２出力の１／２が入力されている。
【００２６】
図４に図１で示した２次ΔΣ変調器において、入力ｄｉｎが無入力状態で、積分器１２および積分器１４がリセット後の状態での、積分器１２、積分器１４、および量子化器１５の各出力波形を示す。
【００２７】
積分器１２出力は、±０を中心に±８０００ｈの範囲で振動している。また、量子化器１５出力は、”００１１”（−−＋＋に対応）を繰り返しており、よってこの”００１１”の繰り返しパターンが無音時の量子化器１５の出力パターンであることが示される。
【００２８】
この状態から信号が入力ｄｉｎに入力され、その後、入力信号が無くなった（無音状態への移行）状態を考える。この例では、積分器１２，１４へのフィードバックは±２15なので、入力ｄｉｎが０となっても積分器１２および積分器１４には、±２15以下の誤差は残ることとなる。
【００２９】
図５に積分器１２、積分器１４に＋１００ｈの誤差が残った場合の積分器１２、積分器１４および量子化器１５の出力を示す。積分器１２の出力は図４の積分器１２出力と比較すると、＋１００ｈのオフセットを持って同様に振動しているのがわかる。
【００３０】
これに対し、積分器1４の出力は図４の積分器１４出力と比べ、１変化点毎に＋８０ｈの割合で誤差値が増加しているのがわかる。これは積分器１２のオフセット分の＋１００ｈの１／２が積分器１４に順次加算されていくためである。そして、この状態が継続すると、積分器１４の誤差値がオーバーフローを起こすため、このオーバーフローが発生した時点で量子化器１４の出力の”００１１”の繰り返しパターンが変化し、その後また”００１１”のパターンが繰り返されていくこととなる。このパターン変化が可聴帯域でのノイズとなって現れることとなる。
【００３１】
なお、積分器に残った誤差が負の場合でもこのノイズ発生の過程は同様である。図６に積分器１２、積分器１４に−１００ｈの誤差が残った場合を示す。
【００３２】
以上より、このノイズ発生を除去するには最終段の積分器の入力に対するオフセットを０にすれば、つまり最終段以前の積分器の残誤差を０にすれば良いことが分かる。もちろんあわせて最終段の積分器の残誤差を０にしても良い。
【００３３】
このため本発明では積分器の出力パターンを比較して入力信号dinの信号傾斜が小さい
ときを検出し、この場合に積分器の残誤差が正の状態なら積分器の残誤差を減少させていき、負の状態なら積分器の残誤差を増加させていくことで、最終的に積分器の残誤差を０とする事で、ノイズの発生を除去する。
【００３４】
図３に本発明に用いられる積分器の構成図を示す。
【００３５】
まず信号傾斜が小さいときの検出について説明する。傾斜が０の場合、量子化器出力は”００１１”のパターンが続くこととなる。また傾斜が小さい場合は、量子化器出力パターンとして大多数が”００１１”となることとなる。この傾斜が小さい場合の積分器１２出力を見ると、積分器１２の残誤差が０の場合、積分器１２出力は図４の通りであるが、簡単の為に積分器１２出力の符号ビットだけを順に見ると”０００１０００１”（正または０の場合０、負の場合１）となっている。同様に残誤差が正の場合は図５の通り、”０００１０００１”となり、負の場合は”１０１１１０１１”となる。
【００３６】
つまり、図３の時系列レジスタ３３で図３の遅延回路３２出力、つまり積分器出力の符号ビットのみを蓄積していく。そして、図３の傾斜判定回路３４により前記パターンとの比較を行うことにより、傾斜が小さい時であって、積分器残誤差が正もしくは０であるか、負であるかの判定を行う。もちろん符号ビットだけでなく、下位の数値ビットまでを判定範囲に加えることでより正確に信号傾斜検出が可能である。
【００３７】
また、前記の判定だけでは残誤差が正であるか０であるかの区別がつかないので、図５の積分器１２出力で＋１００ｈが現れている期間で積分器の残誤差が０であるかどうかを、図３の誤差値判定回路３５にて判定する。
【００３８】
そして、前記傾斜判定３４の出力と前記誤差値判定３５の出力から、図３のフィードバック処理回路３６を通すことにより、誤差値が正の場合は図３の遅延回路３２の値から減少させた値を加算器３１に返し、誤差値が負の場合は図３の遅延回路３２の値から増加させた値を加算器３１に返し、また誤差値が０の場合は図３の遅延回路３２の値をそのまま加算器３１に返すことにより、積分器の残誤差つまり遅延回路３２の値を０に収束させていく。
【００３９】
ここで、フィードバック処理により増減する値は、大きな値を取ると０への収束が早くなるが、入力信号に対して影響を与えることとなるため、収束時間は長くなるが増減値は最小値、例えば±１に押さえるのが望ましい。
【００４０】
またこの動作では、前記のように入力信号ｄｉｎが０となったのを検出して積分器をリセットしたときのような積分器の値の急激な変化が起こらないため、積分器の値を変更することによるノイズ発生は起こらない。
【００４１】
また、前記信号傾斜が小さいときの検出については、図７に示すように、時系列レジスタ３３に与えるデータを積分器出力の符号ビットの代りに量子化器１５の出力を使用しても、”００１１”のパターンマッチを行うことにより、同様の判定が可能である。この場合、誤差値判定３５では遅延回路３２出力に対して正、負、０の判定を行うこととなる。
【００４２】
以上のように従来の積分器に対して前記のように、時系列レジスタ、傾斜判定、誤差値判定、フィードバック処理、これらの簡単な回路を付加することで、無音状態でのノイズの発生を押さえることが出来る。
【００４３】
図８に上記した本発明のデジタル・アナログ変換器１を用いた音声再生装置を示す。図８に示すものは、ＣＤなどの再生並びにＤＳＢ（デジタル音声放送）などのデジタル音声を再生する装置に本発明のデジタル・アナログ変換器１を用いたものである。アンテナ４１よりデジタル音声を受信し、デジタル入力回路４２に受信した符号化されたデジタル信号が格納されてゆく。そして、復号化回路４３にて、符号化されたデジタル音声信号を復号化し、ＰＣＭ回路４４でＰＣＭ変調され、フィルター４５にてオーバーサンプリングされ、本発明のデジタル・アナログ変換器１にてマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換し、１ビットのＤＡＣ４６でアナログ信号に変換して、図示しないスピーカ等から音声を出力する。
【００４４】
また、ＣＤの場合には、ＣＤ再生装置４７により、ＣＤに格納された音楽データを読み出し、ＰＣＭ回路４８でＰＣＭ変調される。そして、フィルター４５にてオーバーサンプリングされ、本発明のデジタル・アナログ変換器１にてマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換し、１ビットのＤＡＣ４６でアナログ信号に変換して、図示しないスピーカ等から音声を出力する。このように、本発明のデジタル・アナログ変換器１を用いることにより、無音状態でのノイズの発生を押さえた音声再生装置が得られる。また、上記した１ビットのＤＡＣの変わりにＤ級アンプを用いることも出来る。
【００４５】
【発明の効果】
以上説明したように、この発明によれば、従来の積分器に簡単な回路を付加することにより、積分器に残っている誤差を０に収束させていくことで、入力信号が無くなった状態でもノイズの発生を押さえることが可能となる。
【図面の簡単な説明】
【図１】 一般的な２次ΔΣ変調器の構成を示すブロック図である。
【図２】 図１中の積分器１２、積分器１４の構成を示すブロック図である。
【図３】 この発明の積分器の構成を示すブロック図である。
【図４】 図１における積分器１２、１４及び量子化器の出力を示す図である。
【図５】 図１における積分器１２、１４及び量子化器の出力を示す図である。
【図６】 図１における積分器１２、１４及び量子化器の出力を示す図である。
【図７】 この発明の積分器の他の構成を示すブロック図である。
【図８】 この発明の２次ΔΣ変調器を用いた生成装置を示すブロック図である。
【符号の説明】
１１、１３ 加算器
１２、１４ 積分器
１５ 量子化器
３２ 遅延回路
３３ 時系列レジスタ
３４ 傾斜判定回路
３５ 誤差判定回路
３６ フィードバック処理回路
【産業上の利用分野】
本発明はΔΣ変調器を用いたデジタル・アナログ変換回路及びそれを用いた再生装置に関し、特に、オーバーサンプリングを用いた、音声・オーディオ機器等で用いられるΔΣ型デジタル・アナログ変換回路に関する。
【０００２】
【従来の技術】
近年、デジタル音声・オーディオ技術の分野等では、マルチビットのデジタル信号をデルタ−シグマ（ΔΣ）変調することで、ビット数の低減したデジタル信号に変換し、このビット数の低減したデジタル信号をアナログ信号へと変換するデジタル・アナログ変換方式が一般に用いられている。
【０００３】
このΔΣ変調型デジタル・アナログ変換方式を用いると、量子化ノイズを高域側に集中させて可聴帯域内のノイズを低減させる事により、可聴帯域のＳＮを向上させることができる。
【０００４】
一般にこのΔΣ変調器は、複数の積分器と複数の加算器及び量子化器から構成される。ΔΣ変調器につき図１及び図２を参照して説明する。図１は２次ΔΣ変調器の構成を、図２は図１中の積分器１２、積分器１４の構成を示す。
【０００５】
例として、図１において、入力ｄｉｎが１６ビット、出力ｄｏｕｔが１ビットの場合を説明する。入力ｄｉｎは加算器１１により、量子化器１５の出力との差分が演算され、この差分が積分器１２により積分されていく。さらに、この積分器１２の出力は加算器１３により、量子化器１５の出力との差分が演算され、この差分が積分器１４により積分されていく。そして、この積分器１４の出力は量子化器１５に入力され、量子化器１５では入力の極性判定を行い、量子化器（１５）入力≧０なら＋１出力に相当する１を、量子化器（１５）入力＜０なら−１出力に相当する０を出力する。
【０００６】
この量子化器１５の出力はｄｏｕｔになるとともに、加算器１１及び加算器１３へのフィードバック信号となる。つまり、このフィードバック信号は加算器１１，１３に対して負帰還がかかることとなる。出力ｄｏｕｔはアナログ１ビットＤＡＣに入力され、１ビットＤＡＣでは＋１の場合は出力電圧を上昇させ、−１の場合は出力電圧を下降させる。以上のループを繰り返すことで、入力ｄｉｎの振幅変化に対して１ビットＤＡＣ出力電圧が追従していくこととなる。
【０００７】
ここで、dinは１６ビット幅なので＋(２15−１)から−２15の入力振幅幅を持つ。また、量子化器１５の出力が１の場合は２15が、０の場合は−２15が加算器１１及び加算器１３へフィードバックされ減算される。
【０００８】
以上のように構成されたΔΣ変調器１において、入力ｄｉｎがしばらく入っていた後、入力ｄｉｎが無くなった場合（無音時）の動作を考える。
【０００９】
入力ｄｉｎが”０”となることから、積分器１２に保持されている量子化誤差値が±２15以内になった時点で、それ以上保持している誤差値が減少することは無くなり、入力ｄｉｎが無音状態の間、積分器１２はある一定の誤差値を保持することとなる。そして、この積分器１２の誤差値は積分器１４の入力となっているため、積分器１４はこの誤差値を積分していくこととなり、積分器１４の出力は積分器１２が保持している量子化誤差分ずつ、順次増加もしくは減少していくこととなる。この動作により、入力ｄｉｎが無いにもかかわらず出力ｄｏｕｔからある特定のノイズが発生することとなってしまう。
【００１０】
従来、無音時を検出して１ビットＤＡＣ以降のアナログ部でミュートする方法や、同様に無音時を検出して積分器１２及び積分器１４に対してリセットをかけ、積分器の値を０にする等の方法がとられていた。
【００１１】
【発明が解決しようとする課題】
しかしながら、アナログ部でミュートする場合はミュート回路を付加しなければならず、回路の複雑化、コストアップという問題があった。また積分器にリセットをかける方法では、リセットをかけた時点で積分器の値が急に変化することから、この変化がノイズとなって現れるという問題があった。
【００１２】
本発明は、これら問題点を解決するためになされたもので、ミュート回路の付加や積分器のリセットを行うこと無しに、簡単な回路を付加することで上記特定ノイズの発生を阻止することが可能な、デジタル・アナログ変換回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明の請求項１に記載の発明は、オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、前記ΔΣ変調型ノイズシェーピング量子化ループは、複数の積分器と複数の加算器および量子化器から構成され、前記ΔΣ変調型ノイズシェーピング量子化ループ内に含まれる量子化誤差を保持する前記量子化器の入力側に縦続接続された積分器のそれぞれが、積分器入力信号とフィードバック処理手段の出力とを加算する加算器と、前記加算器出力を保持する遅延回路と、前記遅延回路出力を時系列的に蓄積する時系列値レジスタと、前記時系列値レジスタの出力パターンと量子化出力の符号ビットパターンとの比較を行う傾斜判定手段と、前記遅延回路の出力に基づき積分器が保持している量子化誤差が０であるかを判定する誤差値判定手段と、前記傾斜判定手段と誤差値判定手段との出力に応じて遅延回路に保持される値を増減させるためのフィードバック処理手段とを有することを特徴とする。
【００１４】
この発明の請求項２に記載の発明は、前記傾斜判定手段は、前記時系列値レジスタの出力パターンを比較することで、前記マルチビット入力信号もしくは２段目以降の積分器の前段の積分器の出力信号の変化状態が、傾斜が緩やかであるかもしくは傾斜が無い状態を検出することを特徴とする。
【００１５】
この発明の請求項３に記載の発明は、前記フィードバック処理手段は、前記傾斜判定手段と誤差値判定手段との出力に基づき積分器入力信号の傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が正である場合は遅延回路の値を減少させ、傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が負である場合は遅延回路の値を増加させ、それ以外では遅延回路の値は変更しないように処理を行うことを特徴とする。
【００１６】
この発明の請求項４に記載の発明は、オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、前記ΔΣ変調型ノイズシェーピング量子化ループは、複数の積分器と複数の加算器および量子化器から構成され、前記ΔΣ変調型ノイズシェーピング量子化ループ内に含まれる量子化誤差を保持する前記量子化器の入力側に縦続接続された積分器のうち最終段の積分器を除くそれぞれの積分器が、積分器入力信号とフィードバック処理手段の出力とを加算する加算器と、前記加算器出力を保持する遅延回路と、前記遅延回路出力を時系列的に蓄積する時系列値レジスタと、前記時系列値レジスタの出力パターンと量子化出力の符号ビットパターンとの比較を行う傾斜判定手段と、前記遅延回路の出力に基づき積分器が保持している量子化誤差が０であるかを判定する誤差値判定手段と、前記傾斜判定手段と誤差値判定手段との出力に応じて遅延回路に保持される値を増減させるためのフィードバック処理手段とを有することを特徴とする。
【００１７】
この発明の請求項５に記載の発明は、前記傾斜判定手段は、前記時系列値レジスタの出力パターンを比較することで、前記マルチビット入力信号もしくは２段目以降の積分器の前段の積分器の出力信号の変化状態が、傾斜が緩やかであるかもしくは傾斜が無い状態を検出することを特徴とする。
【００１８】
この発明の請求項６に記載の発明は、前記フィードバック処理手段は、前記傾斜判定手段と誤差値判定手段との出力に基づき積分器入力信号の傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が正である場合は遅延回路の値を減少させ、傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が負である場合は遅延回路の値を増加させ、それ以外では遅延回路の値は変更しないように処理を行うことを特徴とする。
【００１９】
この発明の請求項７に記載の発明は、オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、前記ΔΣ変調型ノイズシェーピング量子化ループは、複数の積分器と複数の加算器および量子化器から構成され、前記ΔΣ変調型ノイズシェーピング量子化ループ内に含まれる量子化誤差を保持する前記量子化器の入力側に縦続接続された積分器のそれぞれが、積分器入力信号とフィードバック処理手段の出力とを加算する加算器と、前記加算器出力を保持する遅延回路と、ΔΣ変調器の出力である前記ビット数の低減したデジタル信号出力を時系列的に蓄積する時系列値レジスタと、前記時系列値レジスタの出力パターンと量子化出力パターンとの比較を行う傾斜判定手段と、前記遅延回路の出力に基づき積分器が保持している量子化誤差が０であるかを判定する誤差値判定手段と、前記傾斜判定手段と誤差値判定手段との出力に応じて遅延回路に保持される値を増減させるためのフィードバック処理手段とを有し、前記フィードバック処理手段は、前記傾斜判定手段と誤差値判定手段で前記ビット数の低減したデジタル信号出力の傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が正である場合は遅延回路の値を減少させ、傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が負である場合は遅延回路の値を増加させ、それ以外では遅延回路の値は変更しないように処理を行うことを特徴とする。
【００２０】
この発明の請求項８に記載の発明は、前記傾斜判定手段は、前記時系列値レジスタの出力パターンを比較することで、前記マルチビット入力信号もしくは２段目以降の積分器の前段の積分器の出力信号の変化状態が、傾斜が緩やかであるかもしくは傾斜が無い状態を検出することを特徴とする。
【００２１】
この発明の請求項９に記載の発明は、オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、前記ΔΣ変調型ノイズシェーピング量子化ループは、複数の積分器と複数の加算器および量子化器から構成され、前記ΔΣ変調型ノイズシェーピング量子化ループ内に含まれる量子化誤差を保持する前記量子化器の入力側に縦続接続された積分器のうち最終段の積分器を除くそれぞれの積分器が、積分器入力信号とフィードバック処理手段の出力とを加算する加算器と、前記加算器出力を保持する遅延回路と、ΔΣ変調器の出力である前記ビット数の低減したデジタル信号出力を時系列的に蓄積する時系列値レジスタと、前記時系列値レジスタの出力パターンと量子化出力パターンとの比較を行う傾斜判定手段と、前記遅延回路の出力に基づき積分器が保持している量子化誤差が０であるかを判定する誤差値判定手段と、前記傾斜判定手段と誤差値判定手段との出力に応じて遅延回路に保持される値を増減させるためのフィードバック処理手段とを有し、前記フィードバック処理手段は、前記傾斜判定手段と誤差値判定手段で前記ビット数の低減したデジタル信号出力の傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が正である場合は遅延回路の値を減少させ、傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が負である場合は遅延回路の値を増加させ、それ以外では遅延回路の値は変更しないように処理を行うことを特徴とする。
【００２２】
この発明の請求項１０に記載の発明は、前記傾斜判定手段は、前記時系列値レジスタの出力パターンを比較することで、前記マルチビット入力信号もしくは２段目以降の積分器の前段の積分器の出力信号の変化状態が、傾斜が緩やかであるかもしくは傾斜が無い状態を検出することを特徴とする。
【００２３】
この発明の請求項１１に記載の発明は、デジタル音楽データを入力する手段と、入力されたデジタルデータをＰＣＭ変調する手段と、ＰＣＭ変調されたデータをオーバサンプリングしたマルチビット入力信号に基づきΔΣ変調器によりデジタル・アナログ変換する手段と、デジタル・アナログ変換する手段からの信号を増幅する手段と、を備えた再生装置において、デジタル・アナログ変換する手段に前記請求項１乃至１０のいずれかに記載のデジタル・アナログ変換回路を用いたことを特徴とする。
【００２４】
上記したように、この発明は、本来の積分器に簡単な回路を付加することにより、積分器に残っている誤差を０に収束させていくことで、入力信号が無くなった状態でもノイズの発生を押さえることが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。本発明のデジタル・アナログ変換回路の基本構成は前述した図１と同様である。なお、図１において、実際のデータの流れとしては、積分器１４での演算のオーバーフローを避けるために、加算器１３には積分器１２出力の１／２が入力されている。
【００２６】
図４に図１で示した２次ΔΣ変調器において、入力ｄｉｎが無入力状態で、積分器１２および積分器１４がリセット後の状態での、積分器１２、積分器１４、および量子化器１５の各出力波形を示す。
【００２７】
積分器１２出力は、±０を中心に±８０００ｈの範囲で振動している。また、量子化器１５出力は、”００１１”（−−＋＋に対応）を繰り返しており、よってこの”００１１”の繰り返しパターンが無音時の量子化器１５の出力パターンであることが示される。
【００２８】
この状態から信号が入力ｄｉｎに入力され、その後、入力信号が無くなった（無音状態への移行）状態を考える。この例では、積分器１２，１４へのフィードバックは±２15なので、入力ｄｉｎが０となっても積分器１２および積分器１４には、±２15以下の誤差は残ることとなる。
【００２９】
図５に積分器１２、積分器１４に＋１００ｈの誤差が残った場合の積分器１２、積分器１４および量子化器１５の出力を示す。積分器１２の出力は図４の積分器１２出力と比較すると、＋１００ｈのオフセットを持って同様に振動しているのがわかる。
【００３０】
これに対し、積分器1４の出力は図４の積分器１４出力と比べ、１変化点毎に＋８０ｈの割合で誤差値が増加しているのがわかる。これは積分器１２のオフセット分の＋１００ｈの１／２が積分器１４に順次加算されていくためである。そして、この状態が継続すると、積分器１４の誤差値がオーバーフローを起こすため、このオーバーフローが発生した時点で量子化器１４の出力の”００１１”の繰り返しパターンが変化し、その後また”００１１”のパターンが繰り返されていくこととなる。このパターン変化が可聴帯域でのノイズとなって現れることとなる。
【００３１】
なお、積分器に残った誤差が負の場合でもこのノイズ発生の過程は同様である。図６に積分器１２、積分器１４に−１００ｈの誤差が残った場合を示す。
【００３２】
以上より、このノイズ発生を除去するには最終段の積分器の入力に対するオフセットを０にすれば、つまり最終段以前の積分器の残誤差を０にすれば良いことが分かる。もちろんあわせて最終段の積分器の残誤差を０にしても良い。
【００３３】
このため本発明では積分器の出力パターンを比較して入力信号dinの信号傾斜が小さい
ときを検出し、この場合に積分器の残誤差が正の状態なら積分器の残誤差を減少させていき、負の状態なら積分器の残誤差を増加させていくことで、最終的に積分器の残誤差を０とする事で、ノイズの発生を除去する。
【００３４】
図３に本発明に用いられる積分器の構成図を示す。
【００３５】
まず信号傾斜が小さいときの検出について説明する。傾斜が０の場合、量子化器出力は”００１１”のパターンが続くこととなる。また傾斜が小さい場合は、量子化器出力パターンとして大多数が”００１１”となることとなる。この傾斜が小さい場合の積分器１２出力を見ると、積分器１２の残誤差が０の場合、積分器１２出力は図４の通りであるが、簡単の為に積分器１２出力の符号ビットだけを順に見ると”０００１０００１”（正または０の場合０、負の場合１）となっている。同様に残誤差が正の場合は図５の通り、”０００１０００１”となり、負の場合は”１０１１１０１１”となる。
【００３６】
つまり、図３の時系列レジスタ３３で図３の遅延回路３２出力、つまり積分器出力の符号ビットのみを蓄積していく。そして、図３の傾斜判定回路３４により前記パターンとの比較を行うことにより、傾斜が小さい時であって、積分器残誤差が正もしくは０であるか、負であるかの判定を行う。もちろん符号ビットだけでなく、下位の数値ビットまでを判定範囲に加えることでより正確に信号傾斜検出が可能である。
【００３７】
また、前記の判定だけでは残誤差が正であるか０であるかの区別がつかないので、図５の積分器１２出力で＋１００ｈが現れている期間で積分器の残誤差が０であるかどうかを、図３の誤差値判定回路３５にて判定する。
【００３８】
そして、前記傾斜判定３４の出力と前記誤差値判定３５の出力から、図３のフィードバック処理回路３６を通すことにより、誤差値が正の場合は図３の遅延回路３２の値から減少させた値を加算器３１に返し、誤差値が負の場合は図３の遅延回路３２の値から増加させた値を加算器３１に返し、また誤差値が０の場合は図３の遅延回路３２の値をそのまま加算器３１に返すことにより、積分器の残誤差つまり遅延回路３２の値を０に収束させていく。
【００３９】
ここで、フィードバック処理により増減する値は、大きな値を取ると０への収束が早くなるが、入力信号に対して影響を与えることとなるため、収束時間は長くなるが増減値は最小値、例えば±１に押さえるのが望ましい。
【００４０】
またこの動作では、前記のように入力信号ｄｉｎが０となったのを検出して積分器をリセットしたときのような積分器の値の急激な変化が起こらないため、積分器の値を変更することによるノイズ発生は起こらない。
【００４１】
また、前記信号傾斜が小さいときの検出については、図７に示すように、時系列レジスタ３３に与えるデータを積分器出力の符号ビットの代りに量子化器１５の出力を使用しても、”００１１”のパターンマッチを行うことにより、同様の判定が可能である。この場合、誤差値判定３５では遅延回路３２出力に対して正、負、０の判定を行うこととなる。
【００４２】
以上のように従来の積分器に対して前記のように、時系列レジスタ、傾斜判定、誤差値判定、フィードバック処理、これらの簡単な回路を付加することで、無音状態でのノイズの発生を押さえることが出来る。
【００４３】
図８に上記した本発明のデジタル・アナログ変換器１を用いた音声再生装置を示す。図８に示すものは、ＣＤなどの再生並びにＤＳＢ（デジタル音声放送）などのデジタル音声を再生する装置に本発明のデジタル・アナログ変換器１を用いたものである。アンテナ４１よりデジタル音声を受信し、デジタル入力回路４２に受信した符号化されたデジタル信号が格納されてゆく。そして、復号化回路４３にて、符号化されたデジタル音声信号を復号化し、ＰＣＭ回路４４でＰＣＭ変調され、フィルター４５にてオーバーサンプリングされ、本発明のデジタル・アナログ変換器１にてマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換し、１ビットのＤＡＣ４６でアナログ信号に変換して、図示しないスピーカ等から音声を出力する。
【００４４】
また、ＣＤの場合には、ＣＤ再生装置４７により、ＣＤに格納された音楽データを読み出し、ＰＣＭ回路４８でＰＣＭ変調される。そして、フィルター４５にてオーバーサンプリングされ、本発明のデジタル・アナログ変換器１にてマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換し、１ビットのＤＡＣ４６でアナログ信号に変換して、図示しないスピーカ等から音声を出力する。このように、本発明のデジタル・アナログ変換器１を用いることにより、無音状態でのノイズの発生を押さえた音声再生装置が得られる。また、上記した１ビットのＤＡＣの変わりにＤ級アンプを用いることも出来る。
【００４５】
【発明の効果】
以上説明したように、この発明によれば、従来の積分器に簡単な回路を付加することにより、積分器に残っている誤差を０に収束させていくことで、入力信号が無くなった状態でもノイズの発生を押さえることが可能となる。
【図面の簡単な説明】
【図１】 一般的な２次ΔΣ変調器の構成を示すブロック図である。
【図２】 図１中の積分器１２、積分器１４の構成を示すブロック図である。
【図３】 この発明の積分器の構成を示すブロック図である。
【図４】 図１における積分器１２、１４及び量子化器の出力を示す図である。
【図５】 図１における積分器１２、１４及び量子化器の出力を示す図である。
【図６】 図１における積分器１２、１４及び量子化器の出力を示す図である。
【図７】 この発明の積分器の他の構成を示すブロック図である。
【図８】 この発明の２次ΔΣ変調器を用いた生成装置を示すブロック図である。
【符号の説明】
１１、１３ 加算器
１２、１４ 積分器
１５ 量子化器
３２ 遅延回路
３３ 時系列レジスタ
３４ 傾斜判定回路
３５ 誤差判定回路
３６ フィードバック処理回路
Claims (11)
- オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、
前記ΔΣ変調型ノイズシェーピング量子化ループは、複数の積分器と複数の加算器および量子化器から構成され、前記ΔΣ変調型ノイズシェーピング量子化ループ内に含まれる量子化誤差を保持する前記量子化器の入力側に縦続接続された積分器のそれぞれが、積分器入力信号とフィードバック処理手段の出力とを加算する加算器と、前記加算器出力を保持する遅延回路と、前記遅延回路出力を時系列的に蓄積する時系列値レジスタと、前記時系列値レジスタの出力パターンと量子化出力の符号ビットパターンとの比較を行う傾斜判定手段と、前記遅延回路の出力に基づき積分器が保持している量子化誤差が０であるかを判定する誤差値判定手段と、前記傾斜判定手段と誤差値判定手段との出力に応じて遅延回路に保持される値を増減させるためのフィードバック処理手段とを有することを特徴とするデジタル・アナログ変換回路。 - 前記傾斜判定手段は、前記時系列値レジスタの出力パターンを比較することで、前記マルチビット入力信号もしくは２段目以降の積分器の前段の積分器の出力信号の変化状態が、傾斜が緩やかであるかもしくは傾斜が無い状態を検出することを特徴とする請求項１に記載のデジタル・アナログ変換回路。
- 前記フィードバック処理手段は、前記傾斜判定手段と誤差値判定手段との出力に基づき積分器入力信号の傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が正である場合は遅延回路の値を減少させ、傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が負である場合は遅延回路の値を増加させ、それ以外では遅延回路の値は変更しないように処理を行うことを特徴とする請求項１に記載のデジタル・アナログ変換回路。
- オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、
前記ΔΣ変調型ノイズシェーピング量子化ループは、複数の積分器と複数の加算器および量子化器から構成され、前記ΔΣ変調型ノイズシェーピング量子化ループ内に含まれる量子化誤差を保持する前記量子化器の入力側に縦続接続された積分器のうち最終段の積分器を除くそれぞれの積分器が、積分器入力信号とフィードバック処理手段の出力とを加算する加算器と、前記加算器出力を保持する遅延回路と、前記遅延回路出力を時系列的に蓄積する時系列値レジスタと、前記時系列値レジスタの出力パターンと量子化出力の符号ビットパターンとの比較を行う傾斜判定手段と、前記遅延回路の出力に基づき積分器が保持している量子化誤差が０であるかを判定する誤差値判定手段と、前記傾斜判定手段と誤差値判定手段との出力に応じて遅延回路に保持される値を増減させるためのフィードバック処理手段とを有することを特徴とするデジタル・アナログ変換回路。 - 前記傾斜判定手段は、前記時系列値レジスタの出力パターンを比較することで、前記マルチビット入力信号もしくは２段目以降の積分器の前段の積分器の出力信号の変化状態が、傾斜が緩やかであるかもしくは傾斜が無い状態を検出することを特徴とする請求項４に記載のデジタル・アナログ変換回路。
- 前記フィードバック処理手段は、前記前記傾斜判定手段と誤差値判定手段との出力に基づき積分器入力信号の傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が正である場合は遅延回路の値を減少させ、傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が負である場合は遅延回路の値を増加させ、それ以外では遅延回路の値は変更しないように処理を行うことを特徴とする請求項４に記載のデジタル・アナログ変換回路。
- オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、
前記ΔΣ変調型ノイズシェーピング量子化ループは、複数の積分器と複数の加算器および量子化器から構成され、前記ΔΣ変調型ノイズシェーピング量子化ループ内に含まれる量子化誤差を保持する前記量子化器の入力側に縦続接続された積分器のそれぞれが、積分器入力信号とフィードバック処理手段の出力とを加算する加算器と、前記加算器出力を保持する遅延回路と、ΔΣ変調器の出力である前記ビット数の低減したデジタル信号出力を時系列的に蓄積する時系列値レジスタと、前記時系列値レジスタの出力パターンと量子化出力パターンとの比較を行う傾斜判定手段と、前記遅延回路の出力に基づき積分器が保持している量子化誤差が０であるかを判定する誤差値判定手段と、前記傾斜判定手段と誤差値判定手段との出力に応じて遅延回路に保持される値を増減させるためのフィードバック処理手段とを有し、前記フィードバック処理手段は、前記傾斜判定手段と誤差値判定手段で前記ビット数の低減したデジタル信号出力の傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が正である場合は遅延回路の値を減少させ、傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が負である場合は遅延回路の値を増加させ、それ以外では遅延回路の値は変更しないように処理を行うことを特徴とするデジタル・アナログ変換回路。 - 前記傾斜判定手段は、前記時系列値レジスタの出力パターンを比較することで、前記マルチビット入力信号もしくは２段目以降の積分器の前段の積分器の出力信号の変化状態が、傾斜が緩やかであるかもしくは傾斜が無い状態を検出することを特徴とする請求項７に記載のデジタル・アナログ変換回路。
のデジタル・アナログ変換回路。 - オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、
前記ΔΣ変調型ノイズシェーピング量子化ループは、複数の積分器と複数の加算器および量子化器から構成され、前記ΔΣ変調型ノイズシェーピング量子化ループ内に含まれる量子化誤差を保持する前記量子化器の入力側に縦続接続された積分器のうち最終段の積分器を除くそれぞれの積分器が、積分器入力信号とフィードバック処理手段の出力とを加算する加算器と、前記加算器出力を保持する遅延回路と、ΔΣ変調器の出力である前記ビット数の低減したデジタル信号出力を時系列的に蓄積する時系列値レジスタと、前記時系列値レジスタの出力パターンと量子化出力パターンとの比較を行う傾斜判定手段と、前記遅延回路の出力に基づき積分器が保持している量子化誤差が０であるかを判定する誤差値判定手段と、前記傾斜判定手段と誤差値判定手段との出力に応じて遅延回路に保持される値を増減させるためのフィードバック処理手段とを有し、前記フィードバック処理手段は、前記傾斜判定手段と誤差値判定手段で前記ビット数の低減したデジタル信号出力の傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が正である場合は遅延回路の値を減少させ、傾斜が緩やかもしくは傾斜が無い場合で量子化誤差の状態が負である場合は遅延回路の値を増加させ、それ以外では遅延回路の値は変更しないように処理を行うことを特徴とするデジタル・アナログ変換回路。 - 前記傾斜判定手段は、前記時系列値レジスタの出力パターンを比較することで、前記マルチビット入力信号もしくは２段目以降の積分器の前段の積分器の出力信号の変化状態が、傾斜が緩やかであるかもしくは傾斜が無い状態を検出することを特徴とする請求項９に記載のデジタル・アナログ変換回路。
- デジタル音楽データを入力する手段と、入力されたデジタルデータをＰＣＭ変調する手段と、ＰＣＭ変調されたデータをオーバサンプリングしたマルチビット入力信号に基づきΔΣ変調器によりデジタル・アナログ変換する手段と、デジタル・アナログ変換する手段からの信号を増幅する手段と、を備えた再生装置において、デジタル・アナログ変換する手段に前記請求項１乃至１０のいずれかに記載のデジタル・アナログ変換回路を用いたことを特徴とする再生装置。
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