JP4619415B2 - 発振周波数制御回路、その発振周波数制御回路を有するｄｃ−ｄｃコンバータ及び半導体装置 - Google Patents

Description

本発明は、デジタルオーディオ回路と該回路に給電を行うスイッチングレギュレータ等からなるＤＣ−ＤＣコンバータ及びそのＤＣ−ＤＣコンバータを有する半導体装置に関し、特に該ＤＣ−ＤＣコンバータに使用する発振回路の発振周波数制御回路に関する。

デジタルオーディオ回路とその電源回路に関する従来技術としては、パワーアンプの電源電圧変動を検出してスイッチングレギュレータにフィードバックする制御ループに加えて、パワーアンプを駆動制御する元となるＰＷＭ信号を用いてスイッチングレギュレータにフィードフォワードする制御ループを設け、フィードバック制御だけではなくフィードフォワード制御も合わせて行うことで、より電源電圧の変動を有効に制御できるようにしたものがあった（例えば、特許文献１参照。）。
また、出力増幅段に電源を供給する定電圧電源回路と、ＰＣＭマルチビットデジタルオーディオ入力信号と出力増幅段の出力信号を比較し、該比較結果を元に定電圧電源回路の出力を変調する変調回路を備え、出力増幅段による歪を低減しているものがあった（例えば、特許文献２参照。）。

しかし、前記のような従来技術では、オーディオ出力に応じて、電源回路からの出力電圧の変動を補正するようにしているが、電源回路に用いるＤＣ−ＤＣコンバータをなすスイッチングレギュレータのスイッチング用クロック信号の周波数に関しては何ら考慮されていなかった。
また、増幅回路に供給する電源の電圧を増幅回路の出力電圧に応じて変化させる他、電源に使用するスイッチングレギュレータのスイッチングによるノイズの基本波成分と高調波成分を、チューナ部で選局する信号の周波数、及びチューナ部で得られる信号の周波数と異なる周波数にしてノイズの影響を軽減するものがあった（例えば、特許文献３参照。）。しかし、この場合、チューナ部におけるノイズに対しては考慮されているものの、オーディオ回路におけるノイズ対策は行われていなかった。

図８は、デジタルオーディオシステムの従来例を示したブロック図である。
図８のシステムは、デジタルオーディオ回路１０１、電源回路であるＤＣ−ＤＣコンバータ１０２、及びスピーカＳＰで構成されている。
デジタルオーディオ回路１０１は、第１発振回路１１１、デジタルフィルタ１１２、ΔΣモジュレータ１１３、Ｄ／Ａコンバータ１１４及び出力アンプ１１５を備えており、ＤＣ−ＤＣコンバータ１０２は、第２発振回路１２１及び制御回路１２２を備えている。

ＤＣ−ＤＣコンバータ１０２は、入力電圧Ｖｉｎから生成した出力電圧Ｖｄｄを、デジタルオーディオ回路１０１内の各回路の電源として出力している。第１発振回路１１１から出力された第１クロック信号ＣＬＫＡは、Ｄ／Ａコンバータ１１４に入力され、Ｄ／Ａ変換時のクロック信号として使用される。第２発振回路１２１から出力された第２クロック信号ＣＬＫＢは、制御回路１２２に入力され、制御回路１２２内の図示しないスイッチ素子のオン／オフ制御に使用される。
特開２００２−２２３１３２号公報 特開２００４−１２８６６２号公報 特開平９−２６６４２４号公報

ここで、図９は、出力アンプ１１５に発生するノイズの周波数成分例を示した図である。
図９で示すように、第１発振回路１１１から出力された第１クロック信号ＣＬＫＡの周波数を２ＭＨｚとし、第２発振回路１２１から出力される第２クロック信号ＣＬＫＢの周波数を２.００１ＭＨｚとすると、第１クロック信号ＣＬＫＡの周波数である２ＭＨｚと第２クロック信号ＣＬＫＢの周波数である２.００１ＭＨｚに大きなノイズ成分が発生する。更に、２ＭＨｚと２.００１ＭＨｚの差である１ｋＨｚにもノイズ成分が発生する。
人間の可聴周波数帯域は２０Ｈｚから２０ｋＨｚと言われており、前記のような２ＭＨｚと２.００１ＭＨｚのノイズは人間の耳には聞こえないので問題はないが、前記の１ｋＨｚのノイズは聞こえてしまう。

通常、Ｄ／Ａコンバータ１１４で使用する第１発振回路１１１は、水晶発振回路等のような極めて発振周波数が安定したものを使用するが、ＤＣ−ＤＣコンバータ１０２で使用する第２発振回路１２１には、安価なＣＲ発振回路を使用することが多い。ＣＲ発振回路は、駆動電圧や温度変動に対して周波数が変動しやすく、また製造バラツキも大きいため、第１クロック信号ＣＬＫＡの周波数と第２クロック信号ＣＬＫＢの周波数が接近している場合、温度変動や製造バラツキによって、該各周波数の差の絶対値が可聴周波数帯域の最高周波数（２０ｋＨｚ）以下になると、前記したように出力アンプ１１５から可聴周波数帯域内のノイズ信号が出力され、雑音として聞こえてしまうという問題があった。

本発明は、このような問題を解決するためになされたものであり、デジタルオーディオ回路で使用する第１クロック信号ＣＬＫＡとＤＣ−ＤＣコンバータで使用する第２クロック信号ＣＬＫＢとの周波数差によって生ずる可聴周波数帯域のノイズ信号を除去することができる発振周波数制御回路、その発振周波数制御回路を有するＤＣ−ＤＣコンバータ及び半導体装置を得ることを目的とする。

この発明に係る発振周波数制御回路は、入力された制御信号に応じた第２周波数の第２クロック信号を生成して出力する第２発振回路に対して、該第２周波数の制御を行う発振周波数制御回路において、
外部の第１発振回路で生成された第１クロック信号における所定の第１周波数と前記第２周波数との差の検出を行い、該検出結果を示す信号を生成して出力する周波数差検出回路部と、
該周波数差検出回路部の出力信号に応じて、前記第１周波数と前記第２周波数との差の絶対値が所定値を超えるように、前記第２発振回路に対して、前記第２クロック信号の周波数制御を行う周波数制御回路部と、
を備えるものである。

具体的には、前記周波数差検出回路部は、
前記第１クロック信号を１／Ｎ（Ｎは、Ｎ＞１の整数）に分周して第１分周クロック信号を生成して出力する第１分周回路と、
前記第２クロック信号を１／（Ｎ＋１）に分周して第２分周クロック信号を生成して出力する第２分周回路と、
前記第２クロック信号を１／（Ｎ−１）に分周して第３分周クロック信号を生成して出力する第３分周回路と、
前記第１分周クロック信号と前記第２分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第１周波数比較回路と、
前記第１分周クロック信号と前記第３分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第２周波数比較回路と、
を備え、
前記周波数制御回路部は、前記第１周波数比較回路と第２周波数比較回路の各出力信号に応じて前記第１周波数と前記第２周波数との差の絶対値が所定値を超えるように、前記第２発振回路に対して、前記第２クロック信号の周波数制御を行うようにした。

この場合、前記周波数制御回路部は、前記第２発振回路が第２周波数を上昇させているか又は低下させているかという動作状態の検出を行い、前記第１周波数比較回路が、前記第２分周クロック信号の周波数が前記第１分周クロック信号の周波数よりも低いことを検出すると共に、前記第２周波数比較回路が、前記第３分周クロック信号の周波数が前記第１分周クロック信号の周波数よりも高いことを検出すると、検出した前記動作状態を維持するように第２発振回路の動作を制御するようにした。

また、前記周波数制御回路部は、前記第１周波数比較回路が、前記第２分周クロック信号の周波数が前記第１分周クロック信号の周波数以上であることを検出するか、又は前記第２周波数比較回路が、前記第３分周クロック信号の周波数が前記第１分周クロック信号の周波数以下であることを検出すると、前記第２発振回路に対する制御動作を停止するようにした。

また、前記周波数差検出回路部は、前記第１分周クロック信号と前記第２クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第３周波数比較回路を備え、前記周波数制御回路部は、該第３周波数比較回路が、前記第２クロック信号の第２周波数が前記第１分周クロック信号の周波数以下であることを検出すると、前記第２発振回路に対して、前記第１周波数比較回路及び第２周波数比較回路の検出結果に関係なく前記第２クロック信号の第２周波数を上昇させるようにしてもよい。

また、前記所定値は、可聴周波数帯域の最高周波数であるようにした。

また、この発明に係るＤＣ−ＤＣコンバータは、入力された制御信号に応じた第２周波数の第２クロック信号を生成して出力する第２発振回路と、
該第２発振回路からの第２クロック信号に基づいて、前記スイッチング電源回路におけるスイッチ素子に対してスイッチング制御を行い、入力された電圧を所定の定電圧に変換して出力する制御回路と、
前記第２発振回路に対して、前記第２クロック信号の周波数制御を行う発振周波数制御回路と、
を備え、
前記発振周波数制御回路は、
外部の第１発振回路で生成された第１クロック信号における所定の第１周波数と前記第２周波数との差の検出を行い、該検出結果を示す信号を生成して出力する周波数差検出回路部と、
該周波数差検出回路部の出力信号に応じて、前記第１周波数と前記第２周波数との差の絶対値が所定値を超えるように、前記第２発振回路に対して、前記第２クロック信号の周波数制御を行う周波数制御回路部と、
を備えるものである。

具体的には、前記周波数差検出回路部は、
前記第１クロック信号を１／Ｎ（Ｎは、Ｎ＞１の整数）に分周して第１分周クロック信号を生成して出力する第１分周回路と、
前記第２クロック信号を１／（Ｎ＋１）に分周して第２分周クロック信号を生成して出力する第２分周回路と、
前記第２クロック信号を１／（Ｎ−１）に分周して第３分周クロック信号を生成して出力する第３分周回路と、
前記第１分周クロック信号と前記第２分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第１周波数比較回路と、
前記第１分周クロック信号と前記第３分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第２周波数比較回路と、
を備え、
前記周波数制御回路部は、前記第１周波数比較回路と第２周波数比較回路の各出力信号に応じて前記第１周波数と前記第２周波数との差の絶対値が所定値を超えるように、前記第２発振回路に対して、前記第２クロック信号の周波数制御を行うようにした。

この場合、前記周波数制御回路部は、前記第２発振回路が第２周波数を上昇させているか又は低下させているかという動作状態の検出を行い、前記第１周波数比較回路が、前記第２分周クロック信号の周波数が前記第１分周クロック信号の周波数よりも低いことを検出すると共に、前記第２周波数比較回路が、前記第３分周クロック信号の周波数が前記第１分周クロック信号の周波数よりも高いことを検出すると、検出した前記動作状態を維持するように第２発振回路の動作を制御するようにした。

また、前記周波数制御回路部は、前記第１周波数比較回路が、前記第２分周クロック信号の周波数が前記第１分周クロック信号の周波数以上であることを検出するか、又は前記第２周波数比較回路が、前記第３分周クロック信号の周波数が前記第１分周クロック信号の周波数以下であることを検出すると、前記第２発振回路に対する制御動作を停止するようにした。

また、前記周波数差検出回路部は、前記第１分周クロック信号と前記第２クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第３周波数比較回路を備え、前記周波数制御回路部は、該第３周波数比較回路が、前記第２クロック信号の第２周波数が前記第１分周クロック信号の周波数以下であることを検出すると、前記第２発振回路に対して、前記第１周波数比較回路及び第２周波数比較回路の検出結果に関係なく第２クロック信号の第２周波数を上昇させるようにしてもよい。

また、前記所定値は、可聴周波数帯域の最高周波数であるようにした。

また、前記第２発振回路は、前記第１発振回路よりも周波数安定度が低いものであるようにした。

また、前記制御回路は、前記スイッチ素子に対してＰＦＭ制御を行うようにしてもよい。

また、この発明に係る半導体装置は、入力されたデジタル信号をアナログのオーディオ信号にＤ／Ａ変換するデジタルオーディオ回路と、スイッチング電源回路からなるＤＣ−ＤＣコンバータとを備えた半導体装置において、
前記Ｄ／Ａ変換を行うために使用する第１周波数の第１クロック信号を生成して出力する第１発振回路と、
前記スイッチング電源回路におけるスイッチ素子に対してスイッチング制御を行う際に使用する第２周波数の第２クロック信号を生成して出力する第２発振回路と、
該第２発振回路に対して、前記第２クロック信号の周波数制御を行う発振周波数制御回路と、
を備え、
前記発振周波数制御回路は、
前記第１発振回路で生成された第１クロック信号における所定の第１周波数と前記第２周波数との差の検出を行い、該検出結果を示す信号を生成して出力する周波数差検出回路部と、
該周波数差検出回路部の出力信号に応じて、前記第１周波数と前記第２周波数との差の絶対値が所定値を超えるように、前記第２発振回路に対して、前記第２クロック信号の周波数制御を行う周波数制御回路部と、
を備えるものである。

具体的には、前記周波数差検出回路部は、
前記第１クロック信号を１／Ｎ（Ｎは、Ｎ＞１の整数）に分周して第１分周クロック信号を生成して出力する第１分周回路と、
前記第２クロック信号を１／（Ｎ＋１）に分周して第２分周クロック信号を生成して出力する第２分周回路と、
前記第２クロック信号を１／（Ｎ−１）に分周して第３分周クロック信号を生成して出力する第３分周回路と、
前記第１分周クロック信号と前記第２分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第１周波数比較回路と、
前記第１分周クロック信号と前記第３分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第２周波数比較回路と、
を備え、
前記周波数制御回路部は、前記第１周波数比較回路と第２周波数比較回路の各出力信号に応じて前記第１周波数と前記第２周波数との差の絶対値が所定値を超えるように、前記第２発振回路に対して、前記第２クロック信号の周波数制御を行うようにした。

この場合、前記周波数制御回路部は、前記第２発振回路が第２周波数を上昇させているか又は低下させているかという動作状態の検出を行い、前記第１周波数比較回路が、前記第２分周クロック信号の周波数が前記第１分周クロック信号の周波数よりも低いことを検出すると共に、前記第２周波数比較回路が、前記第３分周クロック信号の周波数が前記第１分周クロック信号の周波数よりも高いことを検出すると、検出した前記動作状態を維持するように第２発振回路の動作を制御するようにした。

また、前記周波数制御回路部は、前記第１周波数比較回路が、前記第２分周クロック信号の周波数が前記第１分周クロック信号の周波数以上であることを検出するか、又は前記第２周波数比較回路が、前記第３分周クロック信号の周波数が前記第１分周クロック信号の周波数以下であることを検出すると、前記第２発振回路に対する制御動作を停止するようにした。

また、前記周波数差検出回路部は、前記第１分周クロック信号と前記第２クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第３周波数比較回路を備え、前記周波数制御回路部は、該第３周波数比較回路が、前記第２クロック信号の第２周波数が前記第１分周クロック信号の周波数以下であることを検出すると、前記第２発振回路に対して、前記第１周波数比較回路及び第２周波数比較回路の検出結果に関係なく前記第２クロック信号の第２周波数を上昇させるようにしてもよい。

また、前記所定値は、可聴周波数帯域の最高周波数であるようにした。

本発明の発振周波数制御回路、その発振制御制御回路を有するＤＣ−ＤＣコンバータ及び半導体装置によれば、前記第１クロック信号と前記第２クロック信号との周波数差が可聴周波数帯域に入ると、該周波数差が可聴周波数帯域に留まらないように前記第２クロック信号の第２周波数を変えるようにしたことから、前記第１クロック信号をデジタルオーディオ回路に使用し、前記第２クロック信号をＤＣ−ＤＣコンバータに使用する場合等において、第１クロック信号と第２クロック信号との周波数差によって生ずる可聴周波数帯域のノイズ信号を除去することができ、デジタルオーディオ回路の出力回路に重畳するクロックノイズを低減させることができる。

また、第２クロック信号の第２周波数自体が可聴周波数帯域に入ってくると、第２クロック信号の第２周波数を上げて、最大可聴周波数以下にならないようにしたことから、デジタルオーディオ回路の出力回路に重畳するクロックノイズを低減させることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における発振周波数制御回路を使用したデジタルオーディオシステムの例を示したブロック図である。
図１のデジタルオーディオシステム１は、デジタルオーディオ回路２、電源回路であるＤＣ−ＤＣコンバータ３、及びスピーカＳＰで構成されている。
デジタルオーディオ回路２は、所定の第１クロック信号ＣＬＫＡを生成する第１発振回路１１、デジタルフィルタ１２、ΔΣモジュレータ１３、Ｄ／Ａコンバータ１４及び出力アンプ１５を備えており、ＤＣ−ＤＣコンバータ３は、第２クロック信号ＣＬＫＢを生成する第２発振回路２１、第２クロック信号ＣＬＫＢが入力される制御回路２２、及び第２発振回路２１の発振周波数を制御する発振周波数制御回路２３を備えている。

デジタルオーディオ回路２に入力されたデジタル入力信号Ｓｉｎは、デジタルフィルタ１２及びΔΣモジュレータ１３を通って、Ｄ／Ａコンバータ１４に入力される。Ｄ／Ａコンバータ１４に入力されたデジタル信号は、Ｄ／Ａコンバータ１４によってアナログのオーディオ信号に変換され、該オーディオ信号は、出力アンプ１５で増幅された後、スピーカＳＰで音に変換される。
第１発振回路１１は、所定の第１周波数ＦＡの第１クロック信号ＣＬＫＡを生成して出力する。第１クロック信号ＣＬＫＡはＤ／Ａコンバータ１４に入力され、Ｄ／Ａ変換用のクロック信号として使用される。

ＤＣ−ＤＣコンバータ３は、入力された入力電圧Ｖｉｎを所定の定電圧に変換して電源電圧Ｖｄｄとして、デジタルオーディオ回路２内の各回路に供給する。第１発振回路１１から出力された第１クロック信号ＣＬＫＡは、Ｄ／Ａコンバータ１４に入力され、Ｄ／Ａ変換時のクロック信号として使用される。また、第１クロック信号ＣＬＫＡは発振周波数制御回路２３にも入力され、第２発振回路２１から出力された第２クロック信号ＣＬＫＢは、制御回路２２に入力され、制御回路２２内の図示しないスイッチ素子のオン／オフ制御に使用され、制御回路２２は、入力された第２クロック信号ＣＬＫＢを用いて、入力電圧Ｖｉｎを所定の定電圧に変換して電源電圧Ｖｄｄを生成する。

図２は、本発明の第１の実施の形態における発振周波数制御回路の例を示したブロック図であり、図１の発振周波数制御回路２３の構成例を示したブロック図である。
図２において、発振周波数制御回路２３は、アップ／ダウン制御回路３１、第１周波数比較回路３２、第２周波数比較回路３３、第１分周回路３４、第２分周回路３５及び第３分周回路３６で構成されている。なお、アップ／ダウン制御回路３１は周波数制御回路部を、第１周波数比較回路３２、第２周波数比較回路３３、第１分周回路３４、第２分周回路３５及び第３分周回路３６は周波数差検出回路部をそれぞれなす。

第１分周回路３４には第１クロック信号ＣＬＫＡが入力されており、第１分周回路３４は、入力された第１クロック信号ＣＬＫＡを１／Ｎ（Ｎは、Ｎ＞１の整数）に分周して第１分周クロック信号ＣＬＫＡ１を生成して出力する。第１分周クロック信号ＣＬＫＡ１の周波数が、所定の周波数、例えば可聴周波数帯域の最高周波数である約２０ｋＨｚか、又はそれよりも少し高い周波数になるようにＮの値は決められている。第１クロック信号ＣＬＫＡの第１周波数ＦＡが２ＭＨｚであるとすると、該第１周波数ＦＡを２０ｋＨｚまで分周するにはＮ＝１００にすればよい。

第２分周回路３５には第２クロック信号ＣＬＫＢが入力されており、第２分周回路３５は、入力された第２クロック信号ＣＬＫＢを１／（Ｎ＋１）に分周して第２分周クロック信号ＣＬＫＢ１を生成して出力する。前記のように、第１クロック信号ＣＬＫＡの第１周波数ＦＡが２ＭＨｚのときＮ＝１００であることから、このときの第２分周回路３５の分周比は１／１０１となる。すなわち、第２クロック信号ＣＬＫＢの第２周波数ＦＢが第１クロック信号ＣＬＫＡの第１周波数ＦＡよりも２０ｋＨｚ高い２.０２ＭＨｚになったとき、第２分周クロック信号ＣＬＫＢ１の周波数は、第１分周クロック信号ＣＬＫＡ１の周波数と同じ２０ｋＨｚになる。

第３分周回路３６には第２クロック信号ＣＬＫＢが入力されており、第３分周回路３６は、入力された第２クロック信号ＣＬＫＢを１／（Ｎ−１）に分周して第３分周クロック信号ＣＬＫＢ２を生成して出力する。前記のように、第１クロック信号ＣＬＫＡの第１周波数ＦＡが２ＭＨｚのときＮ＝１００であることから、このときの第３分周回路３６の分周比は１／９９となる。すなわち、第２クロック信号ＣＬＫＢの第２周波数ＦＢが第１クロック信号ＣＬＫＡの第１周波数ＦＡよりも２０ｋＨｚ低い１.９８ＭＨｚになったとき、第３分周クロック信号ＣＬＫＢ２の周波数は、第１分周クロック信号ＣＬＫＡ１の周波数と同じ２０ｋＨｚになる。

第１周波数比較回路３２には、第１分周クロック信号ＣＬＫＡ１と第２分周クロック信号ＣＬＫＢ１がそれぞれ入力されており、第１周波数比較回路３２は、第１分周クロック信号ＣＬＫＡ１と第２分周クロック信号ＣＬＫＢ１の周波数の比較を行い、該比較結果を示すアップ信号ＵＰを生成してアップ／ダウン制御回路３１に出力する。例えば、第１周波数比較回路３２は、第２分周クロック信号ＣＬＫＢ１の周波数が第１分周クロック信号ＣＬＫＡ１の周波数よりも低い場合、ハイレベルのアップ信号ＵＰを出力し、第２分周クロック信号ＣＬＫＢ１の周波数が第１分周クロック信号ＣＬＫＡ１の周波数以上である場合は、ローレベルのアップ信号ＵＰを出力する。なお、第１周波数比較回路３２は、第２分周クロック信号ＣＬＫＢ１の周波数が第１分周クロック信号ＣＬＫＡ１の周波数よりも高いことを検出すると、ローレベルのアップ信号ＵＰを出力するようにしてもよい。

また、第２周波数比較回路３３には、第１分周クロック信号ＣＬＫＡ１と第３分周クロック信号ＣＬＫＢ２がそれぞれ入力されており、第２周波数比較回路３３は、第１分周クロック信号ＣＬＫＡ１と第３分周クロック信号ＣＬＫＢ２の周波数の比較を行い、該比較結果を示すダウン信号ＤＯＷＮを生成してアップ／ダウン制御回路３１に出力する。例えば、第２周波数比較回路３３は、第３分周クロック信号ＣＬＫＢ２の周波数が第１分周クロック信号ＣＬＫＡ１の周波数よりも高い場合、ハイレベルのダウン信号ＤＯＷＮを出力し、第３分周クロック信号ＣＬＫＢ２の周波数が第１分周クロック信号ＣＬＫＡ１の周波数以下である場合は、ローレベルのダウン信号ＤＯＷＮを出力する。なお、第２周波数比較回路３３は、第３分周クロック信号ＣＬＫＢ２の周波数が第１分周クロック信号ＣＬＫＡ１の周波数よりも低いことを検出すると、ローレベルのダウン信号ＤＯＷＮを出力するようにしてもよい。

図３は、アップ信号ＵＰとダウン信号ＤＯＷＮの例を示した図である。
例えば、第１発振回路１１から出力されている第１クロック信号ＣＬＫＡの第１周波数ＦＡが２ＭＨｚであり、第２発振回路２１から出力されている第２クロック信号ＣＬＫＢの第２周波数ＦＢが２ＭＨｚより２０ｋＨｚ以上高い２.０３ＭＨｚであるとする。なお、第１分周回路３４、第２分周回路３５及び第３分周回路３６の分周比を示すＮの値は１００とする。

このときの第１分周回路３４から出力される第１分周クロック信号ＣＬＫＡ１の周波数は２０ｋＨｚであり、第２分周回路３５から出力される第２分周クロック信号ＣＬＫＢ１の周波数は約２０.１ｋＨｚである。第１分周クロック信号ＣＬＫＡ１よりも第２分周クロック信号ＣＬＫＢ１の周波数の方が高いことから、第１周波数比較回路３２からローレベルのアップ信号ＵＰが出力される。
また、第３分周回路３６から出力される第３分周クロック信号ＣＬＫＢ２の周波数は約２０.５ｋＨｚであり、第１分周クロック信号ＣＬＫＡ１より第３分周クロック信号ＣＬＫＢ２の周波数の方が高いことから、第２周波数比較回路３３からハイレベルのダウン信号ＤＯＷＮが出力される。

次に、第２クロック信号ＣＬＫＢの第２周波数ＦＢが２.０１ＭＨｚであり、第２クロック信号ＣＬＫＢの第２周波数ＦＢと第１クロック信号ＣＬＫＡの第１周波数ＦＡとの差が２０ｋＨｚ以下であるとする。このとき、第２分周クロック信号ＣＬＫＢ１の周波数は約１９.９ｋＨｚであり、第１分周クロック信号ＣＬＫＡ１の周波数以下であるため、第１周波数比較回路３２からのアップ信号ＵＰはハイレベルになる。また、第３分周クロック信号ＣＬＫＢ２の周波数は約２０.３ｋＨｚであり、第１分周クロック信号ＣＬＫＡ１の周波数よりも高いため、第２周波数比較回路３３からのダウン信号ＤＯＷＮはハイレベルのままである。

次に、第２クロック信号ＣＬＫＢの第２周波数ＦＢが第１クロック信号ＣＬＫＡの第１周波数ＦＡよりも２０ｋＨｚ以上低い１.９７ＭＨｚであるとする。このとき、第２分周クロック信号ＣＬＫＢ１の周波数は、約１９.５ｋＨｚであり第１分周クロック信号ＣＬＫＡ１の周波数以下であることから、第１周波数比較回路３２からのアップ信号ＵＰはハイレベルのままである。また、第３分周クロック信号ＣＬＫＢ２の周波数は、約１９.９ｋＨｚとなり第１分周クロック信号ＣＬＫＡ１よりも低くなるため、第２周波数比較回路３３からのダウン信号ＤＯＷＮはローレベルに変わる。

すなわち、図３に示すように、ダウン信号ＤＯＷＮは、第２クロック信号ＣＬＫＢの第２周波数ＦＢが、第１クロック信号ＣＬＫＡの第１周波数ＦＡよりも第１分周クロック信号ＣＬＫＡ１の周波数だけ低い周波数（例では１.９８ＭＨｚ）以下の場合はローレベルになり、該周波数（１.９８ＭＨｚ）よりも高ければハイレベルになる。また、アップ信号ＵＰは、第２クロック信号ＣＬＫＢの第２周波数ＦＢが第１クロック信号ＣＬＫＡの第１周波数ＦＡよりも第１分周クロック信号ＣＬＫＡ１の周波数だけ高い周波数（例では２.０２ＭＨｚ）以上の場合はローレベルになり、該周波数（２.０２ＭＨｚ）よりも低ければハイレベルになる。

一方、第２発振回路２１は、ＤＣ−ＤＣコンバータ３のスイッチングトランジスタ（図示せず）を制御する第２クロック信号ＣＬＫＢを生成して出力する。例えば、ＤＣ−ＤＣコンバータ３は出力負荷条件に応じてスイッチング周波数を変えるＰＦＭ方式であり、第２発振回路２１は、外部から入力される外部入力信号ＥＸｉに応じて第２クロック信号ＣＬＫＢの第２周波数ＦＢを変える。また、第２発振回路２１は、第２クロック信号ＣＬＫＢ以外に、第２クロック信号ＣＬＫＢの第２周波数ＦＢを上げているときはハイレベルとなるアップ出力信号ＵＰｏと、該第２周波数ＦＢを下げているときにハイレベルとなるダウン出力信号ＤＯＷＮｏをアップ／ダウン制御回路３１に出力する。なお、第２発振回路２１は、第２クロック信号ＣＬＫＢの第２周波数ＦＢが安定している状態では、アップ出力信号ＵＰｏとダウン出力信号ＤＯＷＮｏを共にローレベルにする。

アップ／ダウン制御回路３１は、入力されたアップ信号ＵＰとダウン信号ＤＯＷＮに応じて、第１クロック信号ＣＬＫＡの第１周波数ＦＡと第２クロック信号ＣＬＫＢの第２周波数ＦＢとの差の絶対値が、所定値以下にならないように、アップ制御信号ＵＰｉ及びダウン制御信号ＤＯＷＮｉを生成して第２発振回路２１に出力する。第２発振回路２１は、アップ制御信号ＵＰｉがハイレベルのときは、外部入力信号ＥＸｉに関係なく第２クロック信号ＣＬＫＢの第２周波数ＦＢを上げるように動作し、ダウン制御信号ＤＯＷＮｉがハイレベルのときは、外部入力信号ＥＸｉに関係なく第２クロック信号ＣＬＫＢの第２周波数ＦＢを下げるように動作する。また、第２発振回路２１は、アップ制御信号ＵＰｉとダウン制御信号ＤＯＷＮｉが共にローレベルのときは、外部入力信号ＥＸｉに応じて第２クロック信号ＣＬＫＢの第２周波数ＦＢを制御する。

図４は、図２のアップ／ダウン制御回路３１の回路例を示した図である。図４を使用して、アップ／ダウン制御回路３１の動作についてもう少し詳細に説明する。
図４において、アップ／ダウン制御回路３１は、ラッチ回路４１，４２、ＡＮＤ回路４３〜４５及びインバータ４６で構成されている。

ＡＮＤ回路４５の各入力端には、アップ信号ＵＰとダウン信号ＤＯＷＮが対応して入力されており、ＡＮＤ回路４５の出力端は、ＡＮＤ回路４３及び４４の各一方の入力端とインバータ４６の入力端にそれぞれ接続されている。ＡＮＤ回路４３の他方の入力端にはアップ出力信号ＵＰｏが、ＡＮＤ回路４４の他方の入力端にはダウン出力信号ＤＯＷＮｏがそれぞれ入力され、ＡＮＤ回路４３の出力端は、ラッチ回路４１のセット入力端Ｓに接続されている。また、ＡＮＤ回路４４の出力端は、ラッチ回路４２のセット入力端Ｓに接続され、インバータ４６の出力端は、ラッチ回路４１及び４２の各リセット入力端Ｒにそれぞれ接続されている。ラッチ回路４１の出力端Ｑからアップ制御信号ＵＰｉが、ラッチ回路４２の出力端Ｑからダウン制御信号ＤＯＷＮｉがそれぞれ出力される。

このような構成において、第２クロック信号ＣＬＫＢの第２周波数ＦＢを制御する動作について説明する。なお、以下、第１クロック信号ＣＬＫＡの第１周波数ＦＡを２ＭＨｚとし、第１分周回路３４、第２分周回路３５及び第３分周回路３６におけるＮを１００とする。
第２クロック信号ＣＬＫＢの第２周波数ＦＢが、１.９８ＭＨｚより低いか又は２.０２ＭＨｚより高い場合は、前記のように、アップ信号ＵＰとダウン信号ＤＯＷＮのいずれ一方がローレベルである。このような条件では、ＡＮＤ回路４５に入力されているアップ信号ＵＰとダウン信号ＤＯＷＮのいずれか一方がローレベルであるため、ＡＮＤ回路４５の出力信号はローレベルになる。

該ローレベルの信号がＡＮＤ回路４３と４４の対応する各入力端に入力されることから、ＡＮＤ回路４３及び４４は、入力されているアップ出力信号ＵＰｏとダウン出力信号ＤＯＷＮｏに関係なくそれぞれローレベルの信号を出力する。一方、インバータ４６の出力信号はハイレベルになるため、ラッチ回路４１と４２はそれぞれリセットされ、ラッチ回路４１と４２から出力されるアップ制御信号ＵＰｉ及びダウン制御信号ＤＯＷＮｉはそれぞれローレベルになる。すなわち、第２発振回路２１に入力されるアップ制御信号ＵＰｉとダウン制御信号ＤＯＷＮｉは共にローレベルとなり、第２発振回路２１は、外部入力信号ＥＸｉによってのみ周波数制御が行われる。

第２クロック信号ＣＬＫＢの第２周波数ＦＢが１.９８〜２.０２ＭＨｚの間であり、かつ第２周波数ＦＢが低下していっている場合は、アップ信号ＵＰとダウン信号ＤＯＷＮは共にハイレベルであるため、ＡＮＤ回路４５の出力信号はハイレベルになりインバータ４６の出力信号はローレベルになっている。更に、第２周波数ＦＢが低下中であることから、アップ出力信号ＵＰｏはローレベルで、ダウン出力信号ＤＯＷＮｏはハイレベルであり、ＡＮＤ回路４３の出力信号はローレベルになり、ＡＮＤ回路４４の出力信号はハイレベルになる。

すなわち、ラッチ回路４２がセットされるため、ダウン制御信号ＤＯＷＮｉがハイレベルに、アップ制御信号ＵＰｉがローレベルになり、第２発振回路２１は、外部入力信号ＥＸｉに関係なく第２クロック信号ＣＬＫＢの第２周波数ＦＢを低下させる。第２クロック信号ＣＬＫＢの第２周波数ＦＢが低下して１.９８ＭＨｚ以下になると、前記のようにアップ制御信号ＵＰｉとダウン制御信号ＤＯＷＮｉは共にローレベルになるため、第２発振回路２１は外部入力信号ＥＸｉに応じて第２周波数ＦＢを制御する。

第２クロック信号ＣＬＫＢの第２周波数ＦＢが１.９８〜２.０２ＭＨｚの間であり、かつ第２周波数ＦＢが上昇していっている場合は、アップ信号ＵＰとダウン信号ＤＯＷＮが共にハイレベルであるため、ＡＮＤ回路４５の出力信号はハイレベルになる。第２周波数ＦＢが上昇中であることから、アップ出力信号ＵＰｏはハイレベルに、ダウン出力信号ＤＯＷＮｏはローレベルにそれぞれなり、ＡＮＤ回路４３の出力信号はハイレベルに、ＡＮＤ回路４４の出力信号はローレベルに、インバータ４６の出力信号はローレベルにそれぞれなる。

すなわち、ラッチ回路４１がセットされるため、アップ制御信号ＵＰｉがハイレベルに、ダウン制御信号ＤＯＷＮｉがローレベルにそれぞれなり、第２発振回路２１は外部入力信号ＥＸｉに関係なく第２周波数ＦＢを上昇させる。
第２クロック信号ＣＬＫＢの第２周波数ＦＢが上昇して２.０２ＭＨｚ以上になると、前記のようにアップ入力信号ＵＰｉとダウン入力信号ＤＯＷＮｉは共にローレベルになるため、第２発振回路２１は、外部入力信号ＥＸｉに応じて第２周波数ＦＢを制御する。

このように、第２クロック信号ＣＬＫＢの第２周波数ＦＢと第１クロック信号ＣＬＫＡの第１周波数ＦＡとの差が可聴周波数以下になると、第２発振回路２１は、第２周波数ＦＢと第１周波数ＦＡとの差が可聴周波数以上になるまで、連続して第２周波数ＦＢを上昇又は低下させるため、第２周波数ＦＢと第１周波数ＦＡとの差が可聴周波数帯域に留まることがなくなり、オーディオ回路から出力されるノイズを大幅に削減することができる。
また、第２周波数ＦＢと第１周波数ＦＡとの差が可聴周波数を往復するような場合でも、ノイズとなる周波数が可聴周波数帯域全体に分散されることから、平均ノイズレベルは低下することとなり、実用上問題のないレベルにすることができる。

次に、図５は、本発明の第１の実施の形態における発振周波数制御回路の他の例を示したブロック図であり、図１の発振周波数制御回路２３の他の構成例を示したブロック図である。なお、図５では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２との相違点のみ説明する。
図５における図２との相違点は、第３周波数比較回路３７を追加したことにある。なお、第１周波数比較回路３２、第２周波数比較回路３３、第１分周回路３４、第２分周回路３５、第３分周回路３６及び第３周波数比較回路３７は周波数差検出回路部をなす。
第３周波数比較回路３７は、第１分周クロック信号ＣＬＫＡ１と第２クロック信号ＣＬＫＢがそれぞれ入力されており、第１分周クロック信号ＣＬＫＡ１と第２クロック信号ＣＬＫＢの周波数の比較を行い、該比較結果を示すリミット信号ＬＩＭを生成してアップ／ダウン制御回路３１に出力する。

図６は、図５のリミット信号ＬＩＭ、アップ信号ＵＰ、及びダウン信号ＤＯＷＮの関係例を示した図であり、横軸は第２周波数ＦＢを示している。
図６から分かるように、第３周波数比較回路３７は、第２クロック信号ＣＬＫＢの第２周波数ＦＢが第１分周クロック信号ＣＬＫＡ１の周波数である最大可聴周波数（２０ｋＨｚ）以下であればハイレベルのリミット信号ＬＩＭを出力し、第２周波数ＦＢが該最大可聴周波数を超えるとリミット信号ＬＩＭをローレベルにする。アップ／ダウン制御回路３１は、ハイレベルのリミット信号ＬＩＭが入力されると、図２及び図４で説明したように生成したアップ制御信号ＵＰｉに関係なく第２発振回路２１にハイレベルのアップ制御信号ＵＰｉを出力し、ローレベルのリミット信号ＬＩＭが入力されると、図２及び図４で説明したように生成したアップ制御信号ＵＰｉを第２発振回路２１に出力する。なお、第３周波数比較回路３７は、第２クロック信号ＣＬＫＢの第２周波数ＦＢが第１分周クロック信号ＣＬＫＡ１の周波数よりも低いことを検出すると、ハイレベルのリミット信号ＬＩＭを出力するようにしてもよい。

図７は、図５のアップ／ダウン制御回路３１の内部回路例を示した図である。なお、図７では、図４と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図４との相違点のみ説明する。
図７における図４との相違点は、ＯＲ回路４７を追加したことにある。
図７において、ＯＲ回路４７の一方の入力端にはリミット信号ＬＩＭが入力されており、ＯＲ回路４７の他方の入力端にはラッチ回路４１の出力信号が入力されている。ＯＲ回路４７から出力される信号がアップ制御信号ＵＰｉとして第２発振回路２１に出力される。

このような構成において、第２クロック信号ＣＬＫＢの第２周波数ＦＢが第１分周クロックＣＬＫＡ１以下になって可聴周波数以下である場合、第３周波数比較回路３７から出力されるリミット信号ＬＩＭはハイレベルであり、ＯＲ回路４７から出力されるアップ制御信号ＵＰｉはハイレベルになる。このため、第２発振回路２１が、第２周波数ＦＢを上昇させるように動作して、第２周波数ＦＢが可聴周波数帯域に入るのを防止できる。なお、リミット信号ＬＩＭがハイレベルであるときは、ダウン信号ＤＯＷＮはローレベルであるため、ダウン制御信号ＤＯＷＮｉがハイレベルになることはない。

このように、本第１の実施の形態における発振周波数制御回路は、第１周波数ＦＡと第２周波数ＦＢの差が可聴周波数帯域に入ると、該帯域に留まらないように第２周波数ＦＢを変化させるようにし、第２周波数ＦＢが可聴周波数帯域に入った場合は、第２周波数ＦＢを上昇させて最大可聴周波数以下にならないようにしたことから、デジタルオーディオ回路の出力回路に重畳するクロックノイズを低減させることができる。

なお、前記説明では、第１発振回路１１をデジタルオーディオ回路２のＤＡコンバータ１４用のクロック源とし、第２発振回路２１をデジタルオーディオ回路２の電源であるＤＣ−ＤＣコンバータ３のクロック源とした場合を例にしたが、本発明は、これに限定するものではなく、２つの発振回路の周波数差が問題となるあらゆる回路に適用することができる。

本発明の第１の実施の形態における発振周波数制御回路を使用したデジタルオーディオシステムの例を示したブロック図である。 本発明の第１の実施の形態における発振周波数制御回路の例を示したブロック図である。 アップ信号ＵＰとダウン信号ＤＯＷＮの例を示した図である。 図２のアップ／ダウン制御回路３１の回路例を示した図である。 本発明の第１の実施の形態における発振周波数制御回路の他の例を示したブロック図である。 図５のリミット信号ＬＩＭ、アップ信号ＵＰ、及びダウン信号ＤＯＷＮの関係例を示した図である。 図５のアップ／ダウン制御回路３１の内部回路例を示した図である。 デジタルオーディオシステムの従来例を示したブロック図である。 図８の出力アンプ１１５に発生するノイズの周波数成分例を示した図である。

符号の説明

１ デジタルオーディオシステム
２ デジタルオーディオ回路
３ ＤＣ−ＤＣコンバータ
１１ 第１発振回路
１２ デジタルフィルタ
１３ ΔΣモジュール
１４ Ｄ／Ａコンバータ
１５ 出力アンプ
２１ 第２発振回路
２２ 制御回路
２３ 発振周波数制御回路
ＳＰ スピーカ

Claims (20)

1. 入力された制御信号に応じた第２周波数の第２クロック信号を生成して出力する第２発振回路に対して、該第２周波数の制御を行う発振周波数制御回路において、
   外部の第１発振回路で生成された第１クロック信号における所定の第１周波数と前記第２周波数との差の検出を行い、該検出結果を示す信号を生成して出力する周波数差検出回路部と、
   該周波数差検出回路部の出力信号に応じて、前記第１周波数と前記第２周波数との差の絶対値が所定値を超えるように、前記第２発振回路に対して、前記第２クロック信号の周波数制御を行う周波数制御回路部と、
   を備えることを特徴とする発振周波数制御回路。
2. 前記周波数差検出回路部は、
   前記第１クロック信号を１／Ｎ（Ｎは、Ｎ＞１の整数）に分周して第１分周クロック信号を生成して出力する第１分周回路と、
   前記第２クロック信号を１／（Ｎ＋１）に分周して第２分周クロック信号を生成して出力する第２分周回路と、
   前記第２クロック信号を１／（Ｎ−１）に分周して第３分周クロック信号を生成して出力する第３分周回路と、
   前記第１分周クロック信号と前記第２分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第１周波数比較回路と、
   前記第１分周クロック信号と前記第３分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第２周波数比較回路と、
   を備え、
   前記周波数制御回路部は、前記第１周波数比較回路と第２周波数比較回路の各出力信号に応じて前記第１周波数と前記第２周波数との差の絶対値が所定値を超えるように、前記第２発振回路に対して、前記第２クロック信号の周波数制御を行うことを特徴とする請求項１記載の発振周波数制御回路。
3. 前記周波数制御回路部は、前記第２発振回路が第２周波数を上昇させているか又は低下させているかという動作状態の検出を行い、前記第１周波数比較回路が、前記第２分周クロック信号の周波数が前記第１分周クロック信号の周波数よりも低いことを検出すると共に、前記第２周波数比較回路が、前記第３分周クロック信号の周波数が前記第１分周クロック信号の周波数よりも高いことを検出すると、検出した前記動作状態を維持するように第２発振回路の動作を制御することを特徴とする請求項２記載の発振周波数制御回路。
4. 前記周波数制御回路部は、前記第１周波数比較回路が、前記第２分周クロック信号の周波数が前記第１分周クロック信号の周波数以上であることを検出するか、又は前記第２周波数比較回路が、前記第３分周クロック信号の周波数が前記第１分周クロック信号の周波数以下であることを検出すると、前記第２発振回路に対する制御動作を停止することを特徴とする請求項３記載の発振周波数制御回路。
5. 前記周波数差検出回路部は、前記第１分周クロック信号と前記第２クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第３周波数比較回路を備え、前記周波数制御回路部は、該第３周波数比較回路が、前記第２クロック信号の第２周波数が前記第１分周クロック信号の周波数以下であることを検出すると、前記第２発振回路に対して、前記第１周波数比較回路及び第２周波数比較回路の検出結果に関係なく前記第２クロック信号の第２周波数を上昇させることを特徴とする請求項２、３又は４記載の発振周波数制御回路。
6. 前記所定値は、可聴周波数帯域の最高周波数であることを特徴とする請求項１、２、３、４又は５記載の発振周波数制御回路。
7. スイッチング電源回路からなるＤＣ−ＤＣコンバータにおいて、
   入力された制御信号に応じた第２周波数の第２クロック信号を生成して出力する第２発振回路と、
   該第２発振回路からの第２クロック信号に基づいて、前記スイッチング電源回路におけるスイッチ素子に対してスイッチング制御を行い、入力された電圧を所定の定電圧に変換して出力する制御回路と、
   前記第２発振回路に対して、前記第２クロック信号の周波数制御を行う発振周波数制御回路と、
   を備え、
   前記発振周波数制御回路は、
   外部の第１発振回路で生成された第１クロック信号における所定の第１周波数と前記第２周波数との差の検出を行い、該検出結果を示す信号を生成して出力する周波数差検出回路部と、
   該周波数差検出回路部の出力信号に応じて、前記第１周波数と前記第２周波数との差の絶対値が所定値を超えるように、前記第２発振回路に対して、前記第２クロック信号の周波数制御を行う周波数制御回路部と、
   を備えることを特徴とするＤＣ−ＤＣコンバータ。
8. 前記周波数差検出回路部は、
   前記第１クロック信号を１／Ｎ（Ｎは、Ｎ＞１の整数）に分周して第１分周クロック信号を生成して出力する第１分周回路と、
   前記第２クロック信号を１／（Ｎ＋１）に分周して第２分周クロック信号を生成して出力する第２分周回路と、
   前記第２クロック信号を１／（Ｎ−１）に分周して第３分周クロック信号を生成して出力する第３分周回路と、
   前記第１分周クロック信号と前記第２分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第１周波数比較回路と、
   前記第１分周クロック信号と前記第３分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第２周波数比較回路と、
   を備え、
   前記周波数制御回路部は、前記第１周波数比較回路と第２周波数比較回路の各出力信号に応じて前記第１周波数と前記第２周波数との差の絶対値が所定値を超えるように、前記第２発振回路に対して、前記第２クロック信号の周波数制御を行うことを特徴とする請求項７記載のＤＣ−ＤＣコンバータ。
9. 前記周波数制御回路部は、前記第２発振回路が第２周波数を上昇させているか又は低下させているかという動作状態の検出を行い、前記第１周波数比較回路が、前記第２分周クロック信号の周波数が前記第１分周クロック信号の周波数よりも低いことを検出すると共に、前記第２周波数比較回路が、前記第３分周クロック信号の周波数が前記第１分周クロック信号の周波数よりも高いことを検出すると、検出した前記動作状態を維持するように第２発振回路の動作を制御することを特徴とする請求項８記載のＤＣ−ＤＣコンバータ。
10. 前記周波数制御回路部は、前記第１周波数比較回路が、前記第２分周クロック信号の周波数が前記第１分周クロック信号の周波数以上であることを検出するか、又は前記第２周波数比較回路が、前記第３分周クロック信号の周波数が前記第１分周クロック信号の周波数以下であることを検出すると、前記第２発振回路に対する制御動作を停止することを特徴とする請求項９記載のＤＣ−ＤＣコンバータ。
11. 前記周波数差検出回路部は、前記第１分周クロック信号と前記第２クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第３周波数比較回路を備え、前記周波数制御回路部は、該第３周波数比較回路が、前記第２クロック信号の第２周波数が前記第１分周クロック信号の周波数以下であることを検出すると、前記第２発振回路に対して、前記第１周波数比較回路及び第２周波数比較回路の検出結果に関係なく第２クロック信号の第２周波数を上昇させることを特徴とする請求項８、９又は１０記載のＤＣ−ＤＣコンバータ。
12. 前記所定値は、可聴周波数帯域の最高周波数であることを特徴とする請求項７、８、９、１０又は１１記載のＤＣ−ＤＣコンバータ。
13. 前記第２発振回路は、前記第１発振回路よりも周波数安定度が低いことを特徴とする請求項７、８、９、１０、１１又は１２記載のＤＣ−ＤＣコンバータ。
14. 前記制御回路は、前記スイッチ素子に対してＰＦＭ制御を行うことを特徴とする請求項７、８、９、１０、１１、１２又は１３記載のＤＣ−ＤＣコンバータ。
15. 入力されたデジタル信号をアナログのオーディオ信号にＤ／Ａ変換するデジタルオーディオ回路と、スイッチング電源回路からなるＤＣ−ＤＣコンバータとを備えた半導体装置において、
    前記Ｄ／Ａ変換を行うために使用する第１周波数の第１クロック信号を生成して出力する第１発振回路と、
    前記スイッチング電源回路におけるスイッチ素子に対してスイッチング制御を行う際に使用する第２周波数の第２クロック信号を生成して出力する第２発振回路と、
    該第２発振回路に対して、前記第２クロック信号の周波数制御を行う発振周波数制御回路と、
    を備え、
    前記発振周波数制御回路は、
    前記第１発振回路で生成された第１クロック信号における所定の第１周波数と前記第２周波数との差の検出を行い、該検出結果を示す信号を生成して出力する周波数差検出回路部と、
    該周波数差検出回路部の出力信号に応じて、前記第１周波数と前記第２周波数との差の絶対値が所定値を超えるように、前記第２発振回路に対して、前記第２クロック信号の周波数制御を行う周波数制御回路部と、
    を備えることを特徴とする半導体装置。
16. 前記周波数差検出回路部は、
    前記第１クロック信号を１／Ｎ（Ｎは、Ｎ＞１の整数）に分周して第１分周クロック信号を生成して出力する第１分周回路と、
    前記第２クロック信号を１／（Ｎ＋１）に分周して第２分周クロック信号を生成して出力する第２分周回路と、
    前記第２クロック信号を１／（Ｎ−１）に分周して第３分周クロック信号を生成して出力する第３分周回路と、
    前記第１分周クロック信号と前記第２分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第１周波数比較回路と、
    前記第１分周クロック信号と前記第３分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第２周波数比較回路と、
    を備え、
    前記周波数制御回路部は、前記第１周波数比較回路と第２周波数比較回路の各出力信号に応じて前記第１周波数と前記第２周波数との差の絶対値が所定値を超えるように、前記第２発振回路に対して、前記第２クロック信号の周波数制御を行うことを特徴とする請求項１５記載の半導体装置。
17. 前記周波数制御回路部は、前記第２発振回路が第２周波数を上昇させているか又は低下させているかという動作状態の検出を行い、前記第１周波数比較回路が、前記第２分周クロック信号の周波数が前記第１分周クロック信号の周波数よりも低いことを検出すると共に、前記第２周波数比較回路が、前記第３分周クロック信号の周波数が前記第１分周クロック信号の周波数よりも高いことを検出すると、検出した前記動作状態を維持するように第２発振回路の動作を制御することを特徴とする請求項１６記載の半導体装置。
18. 前記周波数制御回路部は、前記第１周波数比較回路が、前記第２分周クロック信号の周波数が前記第１分周クロック信号の周波数以上であることを検出するか、又は前記第２周波数比較回路が、前記第３分周クロック信号の周波数が前記第１分周クロック信号の周波数以下であることを検出すると、前記第２発振回路に対する制御動作を停止することを特徴とする請求項１７記載の半導体装置。
19. 前記周波数差検出回路部は、前記第１分周クロック信号と前記第２クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第３周波数比較回路を備え、前記周波数制御回路部は、該第３周波数比較回路が、前記第２クロック信号の第２周波数が前記第１分周クロック信号の周波数以下であることを検出すると、前記第２発振回路に対して、前記第１周波数比較回路及び第２周波数比較回路の検出結果に関係なく前記第２クロック信号の第２周波数を上昇させることを特徴とする請求項１６、１７又は１８記載の半導体装置。
20. 前記所定値は、可聴周波数帯域の最高周波数であることを特徴とする請求項１５、１６、１７、１８又は１９記載の半導体装置。

Images