JP2008047945A

JP2008047945A - アンプ装置

Info

Publication number: JP2008047945A
Application number: JP2005091892A
Authority: JP
Inventors: Yutaka Sasaki; 裕佐々木
Original assignee: NEC Saitama Ltd
Current assignee: NEC Saitama Ltd
Priority date: 2005-03-28
Filing date: 2005-03-28
Publication date: 2008-02-28
Also published as: EP1865597B1; EP1865597A1; EP1865597A4; US20090022339A1; CN101151799A; WO2006104075A1

Abstract

【課題】入力信号を受けてスピーカを駆動するアンプ部と、該アンプ部に出力電圧を供給する電源回路部とを備えたアンプ装置において、電源電圧の変動を小さくし、音の立ち上がりの歪みを小さくする。
【解決手段】入力信号を受けてスピーカ２３を駆動するアンプ部２６と、該アンプ部２６に出力電圧を供給する電源回路部２５とを備えたアンプ装置であって、前記アンプ部２６は、前記入力信号をＰＷＭ信号に変換するＰＷＭ信号発生回路４と、前記ＰＷＭ信号の時間差成分に比例する信号を出力するデューティ検出回路８とを備え、前記電源回路部２５は、前記デューティ検出回路８からの信号が入力され、この信号に基いて出力電圧を制御するＰＷＭ制御回路１５を備える。
【選択図】図１

Description

本発明は、携帯機器等に使用されるアンプ装置に関する。

電池を使用している携帯機器等において、大きな音を確保するために、電源回路に昇圧用のＤＤコンバータを使用することが多くなってきている。このような状況下で、大きな音量を確保しながら音質の確保も、同時に満足していることが求められる。

従来、電池を用いた携帯機器において、音声の増幅のために、Ｄクラスアンプを採用し、電源回路にＤＤコンバータを使用して電源である電池電圧を昇圧するようにしたアンプ装置は、種々提案されている（例えば、特許文献１参照）。

以下、図６を参照して、従来の昇圧型のＤＤコンバータについて説明する。
同図に示すように、従来の昇圧型のＤＤコンバータ２５では、ＤＤコンバータの出力電圧２７を基準電圧１７と比較して、その差分が"０"に近づくように、差分増幅器１６を介してＰＷＭ（パルス幅変調）制御回路１５でスイッチング素子１３を制御している。

このような昇圧型のＤＤコンバータ２５は、入力電圧をＶin、出力電圧をＶoutとし、スイッチング素子１３のＯＮ時間をＴon、ＯＦＦ時間をＴoffとすると、使用する素子の損失を無視すれば、Ｖout＝（１＋Ｔon／Ｔoff）×Ｖin、と表せる。出力電圧はコンデンサ１８で平滑することにより、ある程度はスイッチングによるリプルを軽減することができ、Ｖoutは平均電圧として表せる。

図７は、この動作のタイムチャートを示している。図７の左側から右側に時間が進行し、左側ではＤＤコンバータ２５の定常状態となっている。

図６のＤＤコンバータ２５の定常状態時間帯では、ＤＤコンバータ２５の出力電圧２７を差分増幅器１６で基準電圧１７と比較し、差分が"０"となるように別に入力されるクロック２８と同期させたＰＷＭ制御回路１５によりスイッチング素子１３を制御している。

図７のタイムチャートでは、出力電圧２７が基準電圧１７より低くなった場合にＰＷＭ信号が正となり、スイッチング素子１３がＯＮとなる。さらに、次のクロックの立ち上がりで、リセットされ、ＰＷＭ信号は負となる。ＰＷＭ信号が負になった瞬間、スイッチング素子１３がＯＦＦとなるので、インダクタ１２に蓄えられたエネルギーが逆方向に電流が流れるように放出され、整流素子１４を経て出力電圧として現れる。このため、出力電圧の波形は、クロックの立ち上がりで電圧が高く、次のクロックの直前まで電圧が徐々に低下する波形となり、この波形は出力電圧のリプルとして定義される。出力電圧２７には、コンデンサ１８が接続されるため、変化は一般になだらかである。

ＤＤコンバータ２５の負荷電流が多くなると、出力電圧２７は次のクロックまでの電圧の降下が急になり、そのためＴonとＴoffの比を一定にした場合、出力電圧２７の平均は低下する。この低下した電圧と、基準電圧１７とを差分増幅器１６で比較することで、ＴonとＴoffの時間の比を変えて電圧の低下を抑えようとする制御方式がＰＷＭの方式である。すなわち、ＰＷＭ方式では、Ｔon／Ｔoffの比を大きくしパルス幅が広くなれば出力電圧２７は上がることになる。

この逆に、負荷電流が小さくなると出力電圧２７は次のクロックまでの電圧の降下がゆるやかになるため、パルス幅が狭くなる。しかし、負荷電流が急に変化した場合、差分増幅器１６で電圧低下を検出するまでの時間、およびそこからスイッチング素子１３を制御するまでの時間などの遅延時間が発生するので、出力電圧２７は、負荷電流が増える場合には一時的に低下することがある。また、負荷電流が急に減る場合には、出力電圧２７は一時的に上昇することがある。
特開平１−１４７９０７号公報

上記のように、従来のＤＤコンバータ２５の電源回路を使用した場合、Ｄクラスアンプの入力信号の急激なレベルの変化で、電源の負荷電流が急激に増えると、ＤＤコンバータ２５の出力電圧が一時的に低下する。これは、ＤＤコンバータ２５の差分増幅器１６が電圧の低下を検出して、ＰＷＭ制御回路１５のパルス幅を変化させるまでに時間的な遅延があるために発生し、この遅延時間ならびにその過渡応答時間の間、電源の出力電圧は不安定になるためである。特に、Ｄクラスアンプの場合は、電源の出力電圧の一時的な低下は、出力の歪を大きくさせてしまい、スピーカから急に大きな音を出すと、出力される大きな音の最初の部分に歪みが増し、耳障りな音になるという問題があった。

本発明は、スピーカを駆動するアンプ部のＰＷＭ信号のデューティに比例した信号を、電源回路部のＰＷＭ信号とすることで、アンプ部が大きな音を出力する場合でも、電源の出力容量を同じタイミングで大きくすることができ、これにより、電源出力電圧の変動を小さくし、音の立ち上がりの歪みを小さくことを可能とする。

本発明によれば、
入力信号を受けてスピーカを駆動するアンプ部と、該アンプ部に出力電圧を供給する電源回路部とを備えたアンプ装置であって、
前記アンプ部は、
前記入力信号をＰＷＭ信号に変換するＰＷＭ信号発生回路と、
前記ＰＷＭ信号の時間差成分に比例する信号を出力するデューティ検出回路とを備え、
前記電源回路部は、
前記デューティ検出回路からの信号が入力され、この信号に基づいて出力電圧を制御するＰＷＭ制御回路を備えたことを特徴とするアンプ装置が提供される。

本発明によれば、スピーカを駆動するアンプ部のＰＷＭ信号のデューティに比例した信号を、電源回路部のＰＷＭ信号とすることにより、アンプ部が大きな音を出力する場合でも、電源回路部の出力容量を同じタイミングで大きくすることができ、これにより、電源電圧の変動を小さくし、音の立ち上がりの歪みを小さくすることを可能とする。

以下、本発明の実施形態について、図面を用いて説明する。
図１は、本発明のアンプ装置の第１実施形態を示すブロック図である。

本発明は、入力信号を受けてスピーカを駆動するアンプ部２６と、このアンプ部２６に電源電圧を供給する電源回路部２５とを備えたアンプ装置であって、アンプ部２６は、入力信号をＰＷＭ信号に変換するＰＷＭ信号発生回路４と、ＰＷＭ信号の時間差成分に比例する信号を出力するデューティ検出回路８とを備え、前記電源回路部２５は、前記デューティ検出回路８からの信号が入力され、この信号に基いて電源出力電圧を制御するＰＷＭ制御回路１５を備えるように構成される。

図１に示すように、本実施形態のアンプ装置では、スピーカ２３を駆動するアンプ部としてＰＷＭ方式のＤクラスアンプ２６を用いている。このＤクラスアンプ２６の入力のアナログ信号２１は差分増幅器１に入力され、かつ、スピーカ２３からの信号もフィードバック制御を行うため差分増幅器１に入力されている。差分増幅器１の出力信号は比較器２に入力され、別に入力されるクロック２２の信号をもとに三角波発生回路３において生成される三角波と比較器２で比較され、比較器２からＰＷＭ信号を発生する。すなわち、比較器２と三角波発生回路（三角波発生器３）とによりＰＭＷ信号発生回路４を構成している。

比較器２から出力されるＰＷＭ信号は、定電圧スイッチング回路５、９を駆動するとともに、そのＰＭＷ信号は、オンの時間（Ｔon）とオフの時間（Ｔoff）との差分出力に比例した信号を出力するデューティ（Ｄｕｔｙ）検出回路８にも入力され、その時間差分に比例した信号に変換される。デューティ検出回路８からの出力信号は、Ｄクラスアンプ２６に電源を供給する電源回路部であるＤＤコンバータ２５のＰＭＷ制御回路１５の入力信号となり、ＤＤコンバータ２５の出力電圧を制御している。

本実施形態では、一般的に使用されるフルブリッジ接続のＰＷＭ方式のＤクラスアンプ２６を用いており、定電圧スイッチング回路５を駆動するＰＷＭ信号は、フルブリッジ方式では２つに分岐され、片方は位相反転回路７を通して位相を反転され、定電圧スイッチング回路９を駆動することで、定電圧スイッチング回路５、９はおたがいに逆の位相となっている。それぞれの定電圧スイッチング回路５、９の出力は、それぞれ低域通過フィルタ６、１０に接続されクロック成分などのノイズを除去して、スピーカ２３を駆動するようになっている。

このＤクラスアンプ２６に電源を供給する電源回路部として、ＰＷＭ駆動方式の昇圧型ＤＤコンバータ２５を用いている。

電池１１から供給される電源電圧は、インダクタ１２を経てスイッチング素子１３に供給される。Ｄクラスアンプ２６で生成したＰＷＭ信号は、デューティ検出回路８でＴonとＴoffとの時間の差分出力に比例した信号に変換され、ＰＷＭ制御回路１５を経てスイッチング素子１３を駆動する。インダクタ１２の出力側に接続された整流素子１４から出力される電圧は、リプルを含んでいるため、コンデンサ１８で平滑して出力電圧２７としている。

このようにすると、スピーカ２３を駆動するＤクラスアンプ２６の入力信号のレベルに直接リンクした信号により、電源回路部であるＤＤコンバータ２５を駆動できるので、ＤＤコンバータ２５の立ち上がりを早くすることができる。このため、ＤＤコンバータ２５は、急激な負荷電流の増加に対し電源電圧の降下を改善することができる。

次に、上記アンプ装置の動作をさらに詳細に説明する。最初に、アンプ部であるＤクラスアンプ２６の回路の動作から説明する。

入力のアナログ信号２１は差分増幅器１に入力され、フィードバック制御信号との差分をＰＷＭ信号発生回路４に渡す。このフィードバック制御により、アンプ回路全体の利得を制御し、歪の発生を小さくするように作用する。

ＰＷＭ信号発生回路４は、比較器２と三角波発生回路３とで構成され、図２に示すようなタイムチャートでＰＷＭ信号を出力する。すなわち、クロック２２を基準にして、差分増幅器１の出力信号であるアナログ入力信号と、三角波発生回路３の出力信号である三角波信号のレベルを比較する。

比較器２の出力は、アナログ入力信号が三角波信号より大きい場合は"正"の信号を、アナログ入力信号が三角波信号より小さい場合は"負"の信号になる。この信号が、アナログ入力信号の電圧に比例したパルス幅を有するＰＷＭ信号である。ここで、クロック２２は、サンプリングクロックとしてアナログ信号の入力の最高周波数に対し、十分高い周波数に設定する。そのクロックをもとに、三角波発生回路３では、三角波信号を発生させている。

ＰＷＭ信号発生回路４から出力されるＰＷＭ信号を、位相が１８０度ずれた信号を生成する位相反転回路７を通すものと通さないものに分け、それぞれの信号を定電圧スイッチング回路５、９および低域通過フィルタ６、１０を通過させることにより、アナログ信号に再び変換し、逆の位相でスピーカを駆動している。この動作を、図３のタイムチャートに示している。

図３において、クロック２２を基準にしたＰＷＭ信号が、定電圧スイッチング回路５に入力され、スピーカ２３を駆動する十分な電力を得て、その信号が低域通過フィルタ６によりクロック成分を除去されると、パルス幅の時間に比例したアナログ電圧のレベルとなり、入力信号２１にレベルが比例したアナログ信号となる。位相が反転されたＰＷＭ信号は、定電圧スイッチング回路９に入力され、スピーカ２３を駆動する十な電力を得て、その信号が低域通過フィルタ１０によりクロック成分を除去されると、入力信号２１にレベルが比例し、位相が逆のアナログ信号となる。

このスピーカ２３の駆動方式は、フルブリッジ接続として一般的に採用されており、低い電源電圧でも大きな出力が期待でき、また電源利用率が高く、出力のカップリングコンデンサを省略できるなど利点が多い。但し、スピーカ２３の駆動方式としては、フルブリッジ接続方法以外に、定電圧スイッチング回路が１組の構成のハーフブリッジ接続も適用可能である。

一方、ＰＷＭ信号発生回路４から出力されるＰＷＭ信号はさらにデューティ検出回路８にも送られる。この回路では、図４に示すタイムチャートのように、クロックの立ち上がりから次の立ち上がりまでの時間内で、ＰＷＭ信号発生回路４から出力されるＰＷＭ信号のＴonとＴoffとの時間の差分に比例する信号を出力する。実際には、この信号にさらに係数をつけて、スピーカから出る音が大きいときに、ＤＤコンバータからの電源電圧が適正な電圧を出力するように調整する必要がある。

次に、電源回路部であるＤＤコンバータ２５について説明する。
図１に示される昇圧型のＤＤコンバータ２５において、電池１１からの入力電圧は、インダクタ１２を通してスイッチング素子１３と整流素子１４に接続され、スイッチング素子１３はＰＷＭ制御回路１５により、制御された時間（Ｔon）だけインダクタ１２の片方をグランドレベルに接続することで、ＤＤコンバータ２５は、電池１１からの入力電圧に対してスイッチング素子１３のＴonとＴoffに比例した電圧を出力する。出力された電圧は、コンデンサ１８で平滑され、スイッチングによるリプルを軽減され、ほぼ一定の平均電圧を保つように制御される。

このとき、Ｄクラスアンプ２６からのＰＷＭ信号でスイッチング素子１３を制御すると、ＤＤコンバータ２５の負荷電流が増える際、すなわちＤクラスアンプ２６が大きな音を出すことで消費電流の増える際には、もともとＰＷＭ信号のデューティ検出回路８からの信号のパルス幅が変化しているので、ＤＤコンバータ２５の電源出力電圧の低下を抑えることが可能となる。

ＤＤコンバータ２５は、負荷電流が非常に小さい領域では、デューティを小さくした状態で固定し、制御クロックの周波数を可変するＰＦＭ制御方式に自動的に切り替わり、ＤＤコンバータ２５の効率の低下を防ぐ方法を採用するのが一般的である。なお、ＰＦＭ制御方式とは、パルス周波数変調の制御方式のことで、パルスのデューティを変えずに周波数を変える制御方式のことである。

図５は、本発明の第２実施形態を示している。
図１に示す第１実施形態では、アナログ信号を入力としているが、デジタル信号の入力でもＰＷＭ信号として変換されていれば、そのまま使用ができる。図５は、Ｄクラスアンプ２６にΣΔ変調回路３０を採用して、ＰＷＭ信号を生成している例を示している。また、デジタル信号が複数ビットで構成されていても、デューティ検出回路８でその差分をＰＷＭ信号に変換すれば、そのまま使用できる。なお、入力信号は、デジタル信号、アナログ信号のいずれでも使用可能である。

本実施形態のアンプ装置は、Ｄクラスアンプ２６を使用してスピーカ２３を駆動する携帯機器において、電池１１の電圧をＤＤコンバータ２５で昇圧してその電源とする装置、例えば、携帯電話機、ＰＨＳ、ＰＤＡ等の携帯端末装置であって、スピーカから音声を出力する機能を備えたあらゆる装置に適用することができる。

第１実施形態に係わるアンプ装置のブロック図である。同じく、ＤクラスアンプのＰＷＭ信号発生回路の出力動作を示すタイムチャートである。同じく、Ｄクラスアンプの低域通過フィルタの出力動作を示すタイムチャートである。同じく、デューティ検出回路のタイムチャートである。第２実施形態に係わるアンプ装置のブロック図である。従来のアンプ装置の電源回路部であるＤＤコンバータのブロック図である。図６のＤＤコンバータの動作を示すタイムチャートである。

符号の説明

１差分増幅器
２比較器
３三角波発生回路
４ＰＷＭ信号発生回路
６低域通過フィルタ
７位相反転回路
８デューティ検出回路
９定電圧スイッチング回路
１０低域通過フィルタ
１１電池
１２インダクタ
１３スイッチング素子
１４整流素子
１５ＰＷＭ制御回路
１８コンデンサ
２１アナログ信号（入力信号）
２２クロック
２３スピーカ
２５ＤＤコンバータ（電源回路部）
２６Ｄクラスアンプ（アンプ部）
２７出力電圧
３０ ΣΔ変調回路

Claims

入力信号を受けてスピーカを駆動するアンプ部と、該アンプ部に出力電圧を供給する電源回路部とを備えたアンプ装置であって、
前記アンプ部は、
前記入力信号をＰＷＭ信号に変換するＰＷＭ信号発生回路と、
前記ＰＷＭ信号の時間差成分に比例する信号を出力するデューティ検出回路とを備え、
前記電源回路部は、
前記デューティ検出回路からの信号が入力され、この信号に基づいて出力電圧を制御するＰＷＭ制御回路を備えたことを特徴とするアンプ装置。
請求項１記載のアンプ装置において、
前記アンプ部は、前記ＰＷＭ信号発生回路が、位相を反転して２つに分岐した信号で２組のスイッチング回路を駆動する位相反転回路に接続され、それぞれのスイッチング回路を前記スピーカに接続された低域通過フィルタに接続した、フルブリッジ接続を備えていることを特徴とするアンプ装置。
請求項１記載のアンプ装置において、
前記アンプ部は、前記ＰＷＭ信号発生回路が、１組のスイッチング回路に接続され、この１組のスイッチング回路を、前記スピーカに接続された低域通過フィルタに接続した、ハーフブリッジ接続を備えていることを特徴とするアンプ装置。
請求項１ないし３のいずれかに記載のアンプ装置において、
前記アンプ部への入力信号を前記ＰＷＭ信号として変換するΣΔ変調回路を前記ＰＷＭ信号発生回路として用いることを特徴とするアンプ装置。
請求項１ないし４いずれかに記載のアンプ装置において、
前記アンプ部は、前記ＰＷＭ信号発生回路でＰＷＭ化した信号を、前記スイッチング回路および前記低域通過フィルタを通して前記スピーカに入力させるＤクラスアンプであり、前記電源回路部は、出力電圧を基準電圧と比較し、差分増幅器を介して前記ＰＷＭ制御回路によりスイッチング素子を制御して出力電圧を制御するＤＤコンバータであることを特徴とするアンプ装置。