JP2000224047A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
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Abstract
(57)【要約】
【課題】 ディジタルフィルタなどの信号処理回路にお
いて、ビット削減により信号に混入する丸め雑音を低減
する。 【解決手段】 ディジタル信号のビット数を削減する際
に、ビット削減器104の出力を、減算器102を用いて負帰
還させる。ビット削減によって発生した丸め雑音を含む
出力端子106の出力信号は、遅延器105で１標本化周期だ
け遅延したあと、減算器102で入力端子101のディジタル
信号から減算する。この減算によって負帰還ループが構
成されることになる。減算器102の出力は、出力端子106
の出力信号と入力端子101の入力信号との間の誤差信号
に相当する。誤差信号である減算器102の出力が積分器1
03において時間積分され、ビット削減器104へ入力され
る。遅延負帰還と積分によるノイズシェーピング効果に
よって、丸め雑音の低周波成分が抑圧され、ダイナミッ
クレンジの劣化を防ぐことができる。
いて、ビット削減により信号に混入する丸め雑音を低減
する。 【解決手段】 ディジタル信号のビット数を削減する際
に、ビット削減器104の出力を、減算器102を用いて負帰
還させる。ビット削減によって発生した丸め雑音を含む
出力端子106の出力信号は、遅延器105で１標本化周期だ
け遅延したあと、減算器102で入力端子101のディジタル
信号から減算する。この減算によって負帰還ループが構
成されることになる。減算器102の出力は、出力端子106
の出力信号と入力端子101の入力信号との間の誤差信号
に相当する。誤差信号である減算器102の出力が積分器1
03において時間積分され、ビット削減器104へ入力され
る。遅延負帰還と積分によるノイズシェーピング効果に
よって、丸め雑音の低周波成分が抑圧され、ダイナミッ
クレンジの劣化を防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号処
理回路に関し、特に、ディジタル信号処理の演算ビット
数を削減する処理において、ビット削減に伴って混入す
る誤差を低減して信号処理の精度を確保するディジタル
信号処理回路に関する。
理回路に関し、特に、ディジタル信号処理の演算ビット
数を削減する処理において、ビット削減に伴って混入す
る誤差を低減して信号処理の精度を確保するディジタル
信号処理回路に関する。
【０００２】
【従来の技術】ディジタル信号処理は、離散振幅の信号
を有限のビット数のディジタル値に置き換えて信号を処
理するものである。このビット数が大きければ、信号処
理の精度が高くなるが、必要なハードウェアの規模は増
大してしまう。したがって、両者のトレードオフを考慮
したビット数を選ぶ必要がある。
を有限のビット数のディジタル値に置き換えて信号を処
理するものである。このビット数が大きければ、信号処
理の精度が高くなるが、必要なハードウェアの規模は増
大してしまう。したがって、両者のトレードオフを考慮
したビット数を選ぶ必要がある。
【０００３】ディジタル信号処理の過程では、加算や乗
算を行うと、入力のビット数に対して出力のビット数は
増加する。このとき、ハードウェアが必要以上に増大す
るのを避けるためには、出力のビット数を適当に削減す
る処理が行われる。
算を行うと、入力のビット数に対して出力のビット数は
増加する。このとき、ハードウェアが必要以上に増大す
るのを避けるためには、出力のビット数を適当に削減す
る処理が行われる。
【０００４】ビット削減の方法には、四捨五入に相当す
る丸めと、単に下位のビットを無視する切り捨てとがあ
る。丸めは、丸めを行うブロック毎に四捨五入に相当す
る演算を論理回路で実行する。これは、削減するビット
の値を0.5ＬＳＢと比較してビットの繰り上げが必要か
どうかを判断する処理と、繰り上げを実行するための加
算器での演算とで実現される。一方、切り捨ては、図５
に示すような回路により、単に下位のビットを無視する
だけでよく、特別な処理や装置は必要としない。ビット
削減の結果、入力信号と出力信号の間には誤差が生じ、
丸め雑音として信号に加算される。ビット削減器によっ
て発生する丸め雑音は、図６に示すような平坦な周波数
特性を有する。このため、削減するビット数は、丸め雑
音によるダイナミックレンジの低下が許容される範囲で
選ばれる。
る丸めと、単に下位のビットを無視する切り捨てとがあ
る。丸めは、丸めを行うブロック毎に四捨五入に相当す
る演算を論理回路で実行する。これは、削減するビット
の値を0.5ＬＳＢと比較してビットの繰り上げが必要か
どうかを判断する処理と、繰り上げを実行するための加
算器での演算とで実現される。一方、切り捨ては、図５
に示すような回路により、単に下位のビットを無視する
だけでよく、特別な処理や装置は必要としない。ビット
削減の結果、入力信号と出力信号の間には誤差が生じ、
丸め雑音として信号に加算される。ビット削減器によっ
て発生する丸め雑音は、図６に示すような平坦な周波数
特性を有する。このため、削減するビット数は、丸め雑
音によるダイナミックレンジの低下が許容される範囲で
選ばれる。
【０００５】ビット削減に関する従来技術の例として
は、特開平6-104750号公報に開示されているものがあ
る。これは、周波数シンセサイザーの発信周波数の分解
能を高めるビット数低減回路である。基準信号で動作す
る鋸歯状波回路と、予め指定された分周数と電圧制御発
振器の出力により動作する鋸歯状波回路と、２つの鋸歯
状波回路の出力の差分から電圧制御発振器の発信周波数
制御を行うディジタル位相比較と用いた周波数シンセサ
イザーにおいて、電圧制御発振器の発信周波数制御を行
う回路が、ΔΣ型ノイズシェーピング回路によるビット
数低減回路と、Ｄ／Ａ変換器と、低域遮断フィルタとか
ら構成されているものである。12ビット程度のビット数
のＤ／Ａ変換器をもちいてても、分解能が100Ｈz以下の
周波数シンセサイザーが実現できる。
は、特開平6-104750号公報に開示されているものがあ
る。これは、周波数シンセサイザーの発信周波数の分解
能を高めるビット数低減回路である。基準信号で動作す
る鋸歯状波回路と、予め指定された分周数と電圧制御発
振器の出力により動作する鋸歯状波回路と、２つの鋸歯
状波回路の出力の差分から電圧制御発振器の発信周波数
制御を行うディジタル位相比較と用いた周波数シンセサ
イザーにおいて、電圧制御発振器の発信周波数制御を行
う回路が、ΔΣ型ノイズシェーピング回路によるビット
数低減回路と、Ｄ／Ａ変換器と、低域遮断フィルタとか
ら構成されているものである。12ビット程度のビット数
のＤ／Ａ変換器をもちいてても、分解能が100Ｈz以下の
周波数シンセサイザーが実現できる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のビット削減においては、ビット削減に伴って発生す
る丸め雑音が平坦な周波数スペクトラムを有するため、
希望の信号帯域内であっても帯域外であっても、同じよ
うにダイナミックレンジが低下し、狭帯域信号を処理す
る場合には非常に不利であるという問題を有していた。
来のビット削減においては、ビット削減に伴って発生す
る丸め雑音が平坦な周波数スペクトラムを有するため、
希望の信号帯域内であっても帯域外であっても、同じよ
うにダイナミックレンジが低下し、狭帯域信号を処理す
る場合には非常に不利であるという問題を有していた。
【０００７】本発明は、上記従来の問題を解決するもの
で、ビット削減に伴って発生する丸め雑音に周波数特性
を持たせることにより、希望の信号帯域内のダイナミッ
クレンジの劣化が小さいビット削減を実現するディジタ
ル信号処理回路を提供することを目的とする。
で、ビット削減に伴って発生する丸め雑音に周波数特性
を持たせることにより、希望の信号帯域内のダイナミッ
クレンジの劣化が小さいビット削減を実現するディジタ
ル信号処理回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、入力ディジタル信号のビット数を削
減して出力するディジタル信号処理回路を、ビット数を
削減するビット削減器と、ビット削減器の出力を遅延さ
せる遅延器と、入力ディジタル信号から遅延器の出力を
減算する減算器と、減算器の出力を積分してビット削減
器へ出力する積分器とを備える構成とした。
めに、本発明では、入力ディジタル信号のビット数を削
減して出力するディジタル信号処理回路を、ビット数を
削減するビット削減器と、ビット削減器の出力を遅延さ
せる遅延器と、入力ディジタル信号から遅延器の出力を
減算する減算器と、減算器の出力を積分してビット削減
器へ出力する積分器とを備える構成とした。
【０００９】このように構成したことにより、ビット削
減によって発生した丸め雑音をノイズシェーピング効果
で低周波成分の抑圧された周波数スペクトラムに整形し
て、低周波領域のダイナミックレンジの劣化を小さくで
きる。
減によって発生した丸め雑音をノイズシェーピング効果
で低周波成分の抑圧された周波数スペクトラムに整形し
て、低周波領域のダイナミックレンジの劣化を小さくで
きる。
【００１０】
【発明の実施の形態】本発明の請求項１に記載の発明
は、入力ディジタル信号のビット数を削減して出力する
ディジタル信号処理回路において、ビット数を削減する
ビット削減器と、前記ビット削減器の出力を遅延させる
遅延器と、前記入力ディジタル信号から前記遅延器の出
力を減算する減算器と、前記減算器の出力を積分して前
記ビット削減器へ出力する積分器とを備えるディジタル
信号処理回路であり、ビット削減によって発生する丸め
雑音の低周波成分を抑圧するという作用を有する。
は、入力ディジタル信号のビット数を削減して出力する
ディジタル信号処理回路において、ビット数を削減する
ビット削減器と、前記ビット削減器の出力を遅延させる
遅延器と、前記入力ディジタル信号から前記遅延器の出
力を減算する減算器と、前記減算器の出力を積分して前
記ビット削減器へ出力する積分器とを備えるディジタル
信号処理回路であり、ビット削減によって発生する丸め
雑音の低周波成分を抑圧するという作用を有する。
【００１１】本発明の請求項２に記載の発明は、入力デ
ィジタル信号のビット数を削減して出力するビット削減
方法において、ビット削減後の出力信号を入力ディジタ
ル信号に対して負帰還させて誤差信号を生成し、前記誤
差信号を積分した結果に対してビット削減を行うビット
削減方法であり、ビット削減によって発生する丸め雑音
の低周波成分を抑圧するという作用を有する。
ィジタル信号のビット数を削減して出力するビット削減
方法において、ビット削減後の出力信号を入力ディジタ
ル信号に対して負帰還させて誤差信号を生成し、前記誤
差信号を積分した結果に対してビット削減を行うビット
削減方法であり、ビット削減によって発生する丸め雑音
の低周波成分を抑圧するという作用を有する。
【００１２】本発明の請求項３に記載の発明は、アンテ
ナと変復調部と制御部とを有する無線通信機において、
前記変復調部は、少なくとも入力ディジタル信号のビッ
ト数を削減して出力するディジタル信号処理回路を備
え、前記ディジタル信号処理回路は、ビット数を削減す
るビット削減器と、前記ビット削減器の出力を遅延させ
る遅延器と、前記入力ディジタル信号から前記遅延器の
出力を減算する減算器と、前記減算器の出力を積分して
前記ビット削減器へ出力する積分器とを備える無線通信
機であり、変調信号や復調信号の雑音を低減して変調精
度や受信誤り率などの性能を改善するという作用を有す
る。
ナと変復調部と制御部とを有する無線通信機において、
前記変復調部は、少なくとも入力ディジタル信号のビッ
ト数を削減して出力するディジタル信号処理回路を備
え、前記ディジタル信号処理回路は、ビット数を削減す
るビット削減器と、前記ビット削減器の出力を遅延させ
る遅延器と、前記入力ディジタル信号から前記遅延器の
出力を減算する減算器と、前記減算器の出力を積分して
前記ビット削減器へ出力する積分器とを備える無線通信
機であり、変調信号や復調信号の雑音を低減して変調精
度や受信誤り率などの性能を改善するという作用を有す
る。
【００１３】以下、本発明の実施の形態について、図１
から図６を参照しながら詳細に説明する。
から図６を参照しながら詳細に説明する。
【００１４】（実施の形態）本発明の実施の形態は、ビ
ット削減器の出力を遅延させ、入力ディジタル信号から
減算し、積分してビット削減器へ出力するディジタル信
号処理回路である。
ット削減器の出力を遅延させ、入力ディジタル信号から
減算し、積分してビット削減器へ出力するディジタル信
号処理回路である。
【００１５】図１は、本発明の実施の形態のディジタル
信号処理回路のブロック図である。図１において、101
はディジタル信号の入力端子である。102は減算器であ
る。103は積分器である。104は、例えばビット切り捨て
のような方法でビット削減を行うビット削減器である。
105は遅延器である。106は、ビット削減後のディジタル
信号の出力端子である。
信号処理回路のブロック図である。図１において、101
はディジタル信号の入力端子である。102は減算器であ
る。103は積分器である。104は、例えばビット切り捨て
のような方法でビット削減を行うビット削減器である。
105は遅延器である。106は、ビット削減後のディジタル
信号の出力端子である。
【００１６】図２は、図１のディジタル信号処理回路を
モデル化して、機能ブロック図として示したものであ
る。図２において、201はディジタル信号の入力端子で
ある。202は減算器である。203は伝達関数で表された積
分器である。204は、丸め雑音Ｎが加算されるモデルと
して表されたビット削減器である。205は伝達関数で表
された遅延器である。206は、ビット削減後のディジタ
ル信号の出力端子である。
モデル化して、機能ブロック図として示したものであ
る。図２において、201はディジタル信号の入力端子で
ある。202は減算器である。203は伝達関数で表された積
分器である。204は、丸め雑音Ｎが加算されるモデルと
して表されたビット削減器である。205は伝達関数で表
された遅延器である。206は、ビット削減後のディジタ
ル信号の出力端子である。
【００１７】以上のように構成された本発明の実施の形
態のディジタル信号処理回路について、図１から図６を
参照して動作を説明する。図１のディジタル信号処理回
路において、入力端子101へ入力されたディジタル信号
は、減算器102および積分器103を介してビット削減器10
4へ入力される。
態のディジタル信号処理回路について、図１から図６を
参照して動作を説明する。図１のディジタル信号処理回
路において、入力端子101へ入力されたディジタル信号
は、減算器102および積分器103を介してビット削減器10
4へ入力される。
【００１８】ビット削減器104では、入力された信号の
ビット数を、例えばビット切り捨てのような方法で削減
し、出力端子106から出力する。ビット削減器104は、従
来から用いられているビット削減の方法である切り捨て
などの処理を行う。従来のビット削減器の構成を示す例
として、切り捨てによるビット削減（８ビットから６ビ
ット）を行う回路を図５に示す。
ビット数を、例えばビット切り捨てのような方法で削減
し、出力端子106から出力する。ビット削減器104は、従
来から用いられているビット削減の方法である切り捨て
などの処理を行う。従来のビット削減器の構成を示す例
として、切り捨てによるビット削減（８ビットから６ビ
ット）を行う回路を図５に示す。
【００１９】ビット削減によって発生した丸め雑音を含
む出力端子106の出力信号は、遅延器105で１標本化周期
だけ遅延したあと、減算器102で入力端子101のディジタ
ル信号から減算する処理が行われる。この減算によって
負帰還ループが構成されることになる。減算器102の出
力は、出力端子106の出力信号と入力端子101の入力信号
との間の誤差信号に相当する。最後に、誤差信号である
減算器102の出力が積分器103において時間積分され、ビ
ット削減器104へ入力される。
む出力端子106の出力信号は、遅延器105で１標本化周期
だけ遅延したあと、減算器102で入力端子101のディジタ
ル信号から減算する処理が行われる。この減算によって
負帰還ループが構成されることになる。減算器102の出
力は、出力端子106の出力信号と入力端子101の入力信号
との間の誤差信号に相当する。最後に、誤差信号である
減算器102の出力が積分器103において時間積分され、ビ
ット削減器104へ入力される。
【００２０】図２のモデル化したディジタル信号処理回
路の動作は、次式により表される。 Ｙ＝Ｘ＋（１−ｚ-1）Ｎ これは、出力信号Ｙには、入力信号Ｘはそのままの成分
で現れるが、ビット削減器によって発生した丸め雑音Ｎ
は（１−ｚ-1）という伝達特性で現れることを示してい
る。（１−ｚ-1）は、入力信号と１標本化周期前の入力
信号との差分の演算に相当する伝達関数であり、図３に
示すような高域通過型の周波数特性を有する。
路の動作は、次式により表される。 Ｙ＝Ｘ＋（１−ｚ-1）Ｎ これは、出力信号Ｙには、入力信号Ｘはそのままの成分
で現れるが、ビット削減器によって発生した丸め雑音Ｎ
は（１−ｚ-1）という伝達特性で現れることを示してい
る。（１−ｚ-1）は、入力信号と１標本化周期前の入力
信号との差分の演算に相当する伝達関数であり、図３に
示すような高域通過型の周波数特性を有する。
【００２１】ビット削減器によって発生する丸め雑音Ｎ
は、図６に示すような平坦な周波数特性を有するため、
ビット削減後の出力端子206に現れる丸め雑音は、低周
波成分が抑圧された周波数スペクトラムとなる。
は、図６に示すような平坦な周波数特性を有するため、
ビット削減後の出力端子206に現れる丸め雑音は、低周
波成分が抑圧された周波数スペクトラムとなる。
【００２２】以上の作用により、ビット削減されたディ
ジタル信号の出力端子106には、図４に示すような周波
数スペクトラムの出力信号が得られる。ノイズシェーピ
ング効果により、丸め雑音が高周波領域へ追いやられ
て、低周波領域のダイナミックレンジの劣化が小さいビ
ット削減器として動作する。帯域外の高周波雑音は、後
でディジタルフィルタなどで抑圧することが可能であ
る。
ジタル信号の出力端子106には、図４に示すような周波
数スペクトラムの出力信号が得られる。ノイズシェーピ
ング効果により、丸め雑音が高周波領域へ追いやられ
て、低周波領域のダイナミックレンジの劣化が小さいビ
ット削減器として動作する。帯域外の高周波雑音は、後
でディジタルフィルタなどで抑圧することが可能であ
る。
【００２３】このような入力ディジタル信号のビット数
を削減して出力するディジタル信号処理回路を、携帯電
話機のような無線通信機の変復調部に設けることによ
り、変調信号や復調信号の雑音を低減して、変調精度や
受信誤り率などの性能を改善することができる。
を削減して出力するディジタル信号処理回路を、携帯電
話機のような無線通信機の変復調部に設けることによ
り、変調信号や復調信号の雑音を低減して、変調精度や
受信誤り率などの性能を改善することができる。
【００２４】上記のように、本発明の実施の形態では、
ディジタル信号のビット数を削減するして出力するディ
ジタル信号処理回路を、ビット削減器の入力部に積分器
を設け、ビット削減後の出力を負帰還ループが形成され
るように積分器へ帰還をかける構成としたので、丸め雑
音がノイズシェーピングされて、低周波領域のダイナミ
ックレンジの劣化を小さくすることができる。
ディジタル信号のビット数を削減するして出力するディ
ジタル信号処理回路を、ビット削減器の入力部に積分器
を設け、ビット削減後の出力を負帰還ループが形成され
るように積分器へ帰還をかける構成としたので、丸め雑
音がノイズシェーピングされて、低周波領域のダイナミ
ックレンジの劣化を小さくすることができる。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
では、ディジタル信号処理回路を、ビット削減器の入力
部に積分器を設け、ビット削減後の出力を負帰還ループ
が形成されるように積分器へ帰還をかける構成としたの
で、ビット削減器で発生する丸め雑音の低周波成分が抑
圧され、低周波領域のダイナミックレンジを大きく劣化
させずにビット数を削減することができるという効果が
得られる。
では、ディジタル信号処理回路を、ビット削減器の入力
部に積分器を設け、ビット削減後の出力を負帰還ループ
が形成されるように積分器へ帰還をかける構成としたの
で、ビット削減器で発生する丸め雑音の低周波成分が抑
圧され、低周波領域のダイナミックレンジを大きく劣化
させずにビット数を削減することができるという効果が
得られる。
【図１】本発明の実施の形態におけるディジタル信号処
理回路のブロック図、
理回路のブロック図、
【図２】本発明の実施の形態におけるディジタル信号処
理回路をモデル化して表したブロック図、
理回路をモデル化して表したブロック図、
【図３】本発明の実施の形態におけるディジタル信号処
理回路の丸め雑音の周波数特性図、
理回路の丸め雑音の周波数特性図、
【図４】本発明の実施の形態におけるディジタル信号処
理回路の丸め雑音の周波数スペクトラム図、
理回路の丸め雑音の周波数スペクトラム図、
【図５】従来のビット削減回路のブロック図、
【図６】従来のビット削減における丸め雑音の周波数ス
ペクトラム図である。
ペクトラム図である。
101 ディジタル信号の入力端子 102 減算器 103 積分器 104 ビット削減器 105 遅延器 106 ディジタル信号の出力端子
Claims (3)
- 【請求項１】 入力ディジタル信号のビット数を削減し
て出力するディジタル信号処理回路において、ビット数
を削減するビット削減器と、前記ビット削減器の出力を
遅延させる遅延器と、前記入力ディジタル信号から前記
遅延器の出力を減算する減算器と、前記減算器の出力を
積分して前記ビット削減器へ出力する積分器とを備える
ことを特徴とするディジタル信号処理回路。 - 【請求項２】 入力ディジタル信号のビット数を削減し
て出力するビット削減方法において、ビット削減後の出
力信号を入力ディジタル信号に対して負帰還させて誤差
信号を生成し、前記誤差信号を積分した結果に対してビ
ット削減を行うことを特徴とするビット削減方法。 - 【請求項３】 アンテナと変復調部と制御部とを有する
無線通信機において、前記変復調部は、少なくとも入力
ディジタル信号のビット数を削減して出力するディジタ
ル信号処理回路を備え、前記ディジタル信号処理回路
は、ビット数を削減するビット削減器と、前記ビット削
減器の出力を遅延させる遅延器と、前記入力ディジタル
信号から前記遅延器の出力を減算する減算器と、前記減
算器の出力を積分して前記ビット削減器へ出力する積分
器とを備えることを特徴とする無線通信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2602499A JP2000224047A (ja) | 1999-02-03 | 1999-02-03 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2602499A JP2000224047A (ja) | 1999-02-03 | 1999-02-03 | ディジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000224047A true JP2000224047A (ja) | 2000-08-11 |
Family
ID=12182145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2602499A Pending JP2000224047A (ja) | 1999-02-03 | 1999-02-03 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000224047A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004019606A1 (ja) * | 2002-08-20 | 2004-03-04 | Matsushita Electric Industrial Co., Ltd. | ビットリダクション装置 |
| JP2012521727A (ja) * | 2009-03-25 | 2012-09-13 | アッコ セミコンダクター インコーポレイテッド | 短縮化処理を有するシグマデルタ変調器及びその適用 |
| JP2014022906A (ja) * | 2012-07-18 | 2014-02-03 | Asahi Kasei Electronics Co Ltd | デルタシグマ変調器 |
| JP2019060784A (ja) * | 2017-09-27 | 2019-04-18 | 東芝情報システム株式会社 | テストモード設定回路 |
| WO2020175581A1 (ja) * | 2019-02-26 | 2020-09-03 | 京セラ株式会社 | デルタシグマ変調装置及び通信機器 |
-
1999
- 1999-02-03 JP JP2602499A patent/JP2000224047A/ja active Pending
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