WO2004019606A1 - ビットリダクション装置 - Google Patents

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WO2004019606A1
WO2004019606A1 PCT/JP2003/010155 JP0310155W WO2004019606A1 WO 2004019606 A1 WO2004019606 A1 WO 2004019606A1 JP 0310155 W JP0310155 W JP 0310155W WO 2004019606 A1 WO2004019606 A1 WO 2004019606A1
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bit
bit reduction
bits
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PCT/JP2003/010155
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Takahisa Hatano
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a bit reduction device that reduces the number of bits while maintaining the gradation of a video signal.
  • FIG. 5 As an even more general circuit, a bit number reduction circuit using an adder and a delay unit for noise shaving is often used.
  • This prior art will be described as a conventional example with reference to FIGS. 5, 6, and 7.
  • FIG. 5 This prior art will be described as a conventional example with reference to FIGS. 5, 6, and 7.
  • FIG. 5 is a block diagram showing a configuration of a conventional example.
  • an image quality correction circuit 500 performs various digital signal processing on an m-bit (m is an integer) input signal applied via an input terminal 520.
  • bit processing is performed according to the content of the signal processing so as not to impair the bit precision of the input signal composed of m bits.
  • a noise shaving circuit 510 composed of an adder 511 and a delay unit 512 reduces the number of bits, and converts the signal composed of m bits into n bits (where n is an integer). , A value smaller than m).
  • Figure 6 shows the situation at that time.
  • m 10 and ⁇ is 8 in FIG.
  • the value 600 represents the output of the image quality correction circuit 500, and It is assumed that the output of the image quality correction circuit 500 is 30 F in hexadecimal. If the hexadecimal number 30 F is represented by the decimal number, it is 78 3
  • the noise shaving circuit 510 converts the lost 2-bit component into a pulse width modulation (PWM) and adds it to the upper bits, thereby reproducing the information of the lower bits in a pseudo manner by the integration effect. Things.
  • PWM pulse width modulation
  • the adder 511 adds the lower 2 bits of the output of the delay unit 512 to the output of the m-bit image quality correction circuit 500 and then inputs the result to the delay unit 5122.
  • PWM processing of the lower bits becomes possible.
  • a limiter is generally provided in the subsequent stage because overflow occurs in the adder 5 12.
  • the value 6001 shows the evening timing chart after the number of bits is converted to 8 bits by the noise shaving circuit 510.
  • the value 6 0 2 is the value
  • the value 603 is a timing chart in the next scanning period after the value 602, and the value 604 is a timing chart in the next scanning period after the value 603.
  • the 10-bit, 30-F signal is converted to C3, C4, C4, C4, C3, C4, C4, C4, and so on.
  • C 3 is 195 in decimal and C 4 is 196. Integrating C3, C4, C4, and C4 yields 19.5.75, which indicates that a precision of 10 bits is simulated.
  • FIG. 7 shows a state of an image displayed on the display when the above processing is performed.
  • a scanning line 702 is a scanning line next to the scanning line 701
  • a scanning line 703 is a scanning line next to the scanning line 702
  • Reference numeral 704 denotes a scanning line next to the scanning line 703.
  • the value 6 0 1 is the scan line 7 0 1
  • the value 6 0 2 is the scan line 7 0 2
  • the value 6 0 3 is the scan line 7 0 3
  • Numeral 4 denotes scanning lines 704, each of which is displayed.
  • the black squares indicate pixels with value “C 3”
  • the white squares indicate pixels with value “C 4”. Therefore, pixels having slightly different luminances are mixed. In some cases, the mixed pattern does not change much and approaches a fixed state.
  • one pixel such as a large, low-resolution liquid crystal panel, for example, a 20 V type VGA (640 ⁇ 480 dots) resolution is used. If it is large, the PWM component will be seen as beat noise or vertical noise.
  • a video signal is a signal that changes every moment, and the PWM component is not so noticeable.
  • the PWM component is not so noticeable.
  • DC-like "0" is black, which is usually inconspicuous even if noise is added.
  • an offset is added to the video signal by the image quality correction circuit 500 (the black level must be increased by user adjustment). Has a problem that the PWM component is visually recognized as noise. Disclosure of the invention
  • the bit reduction device is a bit reduction device
  • An image quality correction circuit for correcting the image quality of the input video signal
  • a first bit reduction section for reducing the number of output bits of the image quality correction circuit
  • a second pitch reduction section for reducing the number of bits of the output of the image quality correction circuit
  • a discrimination circuit that generates a discrimination signal by using at least a detection result of the synchronization signal of the input video signal as one of the judgment factors
  • a first selector which is controlled by the determination circuit and selects one of an output of the first bit reduction unit and an output of the second bit reduction unit
  • the first bit reduction unit has a first noise shaving circuit for noise shaving the output of the image quality correction circuit and reducing the number of pits.
  • FIG. 1 is a block diagram of the bit reduction device of the present invention.
  • FIG. 2 is a block diagram showing a detailed configuration example of the bit reduction device of the present invention.
  • FIG. 3 is a block diagram showing another configuration example of a portion for reducing the number of bits in the present invention.
  • FIG. 4 is a block diagram showing still another configuration example of a portion for reducing the number of bits in the present invention.
  • FIG. 5 is a block diagram showing an example of a conventional bit reduction device.
  • FIG. 6 is a timing chart showing the operation of the bit reduction device.
  • Fig. 7 shows an image displayed on the display when a conventional bit reduction device is used.
  • the bit reduction device of the present invention switches the bit reduction operation based on at least one of the state of the input signal, the setting state of the user, and the setting state of the device. By doing so, the bit reduction device of the present invention can secure the gradation and prevent the occurrence of beat noise, and can solve the above-mentioned problems in the conventional method.
  • FIG. 1 is an example of a configuration diagram of a bit reduction device of the present invention.
  • an image quality correction circuit 100 corrects the image quality of an input video signal input via a terminal 150.
  • the output of the image quality correction circuit 100 is divided into a first noise shaving circuit 110 (hereinafter referred to as a noise shaping circuit 110), which is a first bit reduction unit, and a second bit reduction circuit.
  • a noise shaping circuit 110 hereinafter referred to as a noise shaping circuit 110
  • the second bit reduction unit 120 is An example is described in which each is configured by a first upper bit selection circuit 122 (hereinafter referred to as an upper bit selection circuit 122).
  • the adder 111 adds a predetermined lower-order bit of the output of the delay unit 112 to the output of the image quality correction circuit 100.
  • the delay unit 1 1 2 delays the output of the adder 1 1 1.
  • the first selector 130 (hereinafter, referred to as a selector 130) uses a predetermined upper bit of the output of the delay unit 112 as a first input, and selects an upper bit selection circuit 1 2 The output of 1 is used as the second input, and either one is selected.
  • the discrimination circuit 140 detects the presence / absence of a synchronization signal of the video signal input via the terminal 160, and controls the selector 130 based on the detection result and the like.
  • FIG. 1 shows an example in which the discrimination circuit 140 is constituted by a synchronization detection circuit 122.
  • the image quality correction circuit 100 executes various digital signal processing on an input signal composed of m bits (m is an integer). At this time, bit processing is performed according to the content of the signal processing so as not to impair the bit precision of the m-bit input signal. For example, when adjusting the black level of an input signal, the black level is adjusted by adding a certain value to the input video signal. It is assumed that the output of the image quality correction circuit 100 maintains the same m-bit accuracy as the input signal.
  • the output of the selector 130 is supplied to the subsequent stage via the terminal 170.
  • the column is, for example, a liquid crystal panel. If the number of bits that can be obtained is n bits (n is an integer and a value smaller than m), it is necessary to reduce the number of bits somewhere. Therefore, bit reduction is performed by the noise shaving circuit 110 composed of the adder 111 and the delay unit 112 and the upper bit selection circuit 121. That is, a signal composed of m bits is converted into a signal composed of n bits. Since the first bit reduction section 110 is constituted by a noise shaving circuit, it also performs noise shaping. This noise shaving will be described with reference to FIGS.
  • m 10 and n is 8, and it is assumed that the output of the image quality correction circuit 100 is 30F in hexadecimal.
  • the output of the image quality correction circuit 100 has a value of 600, and the hexadecimal number 30 F is represented by a decimal number of 783. Converting this to 8 bits gives 19.55.75.
  • the value 6 0 1, 6 0 2, 6 0 3, 6 0 4 in FIG. 6 has 8 bits due to the noise shaving circuit 1 10 composed of the adder 1 1 1 and the delay 1 1 2.
  • the evening timing chart after conversion into bits is shown. Similar to the conventional method described in FIG. 5, the 10-bit, 30-F signal is represented by C3, C4, C4, C4, C3, C4, C4, C4,. It has been converted. That is, the output of the noise shaving circuit 110 is accompanied by the PWM already described.
  • C 3 is 1 95 in decimal and C 4 is 196.
  • C3, C4, C4, and C4 are integrated, the result is 19.5.75, which indicates that a precision of 10 bits is simulated.
  • the input signal is not fixed at 30 F, but changes successively depending on the image content.
  • the signal input to the image quality correction circuit 100 includes a quantization error when analog-to-digital conversion is performed, and the input signal is constantly changing. On the other hand, if there is no input signal, it is equivalent to inputting a completely digital "0" signal. If the image quality correction circuit 100 adjusts the black level at this time and outputs 3 OF, the output of the image quality correction circuit 100 is always fixed at 30 F, and the signal after noise shaving is output. Will repeat C 3 and C regularly, in which case it will stand out as noise.
  • the synchronization detection circuit 141 constituting the discriminator 140 detects whether there is no input by detecting the presence or absence of synchronization.
  • the discriminator 140 controls the selector 130 so that the selector 130 selects the output of the second bit reduction unit 120.
  • the second bit reduction section 120 is composed of an upper bit selection circuit 121 that selects only the upper pits of the output of the image quality correction circuit 100. That is, the selector 130 outputs a signal that is not subject to noise shaping. With this configuration, it is possible to achieve both noise at the time of no input and gradation at the time of normal operation.
  • FIG. 2 shows a more detailed configuration example of the embodiment of the present invention shown in FIG.
  • the portions denoted by the same reference numerals as in FIG. 1 are the same as those in FIG.
  • the composite video signal input via terminal 150 is converted to a digital signal by an analog-to-digital converter 210 (referred to as AZD in Fig. 2 and hereinafter referred to as AZD converter 210).
  • AZD analog-to-digital converter
  • the video decoder 220 converts a digital signal of a composite video signal output from the A / D converter 210 into a digital signal of a component video signal.
  • FIG. 2 shows an example in which the image quality correction circuit 100 includes a resolution converter 101, a contrast / brightness adjuster 102, and a key corrector 103.
  • the resolution converter 101 converts the resolution of the output of the A / D converter 210.
  • the processing includes converting the number of pixels existing in a horizontal scanning period (the number of horizontal pixels) and the number of scanning lines existing in one screen (the number of vertical pixels). This process is necessary to match the configuration of the number of pixels required in the subsequent stage.
  • the resolution converter 101 often performs a filtering process in order to prevent image quality degradation as much as possible. In this way, the output of the A / D converter 210 can be adjusted to the number of horizontal pixels and the number of vertical pixels that can be handled by a subsequent circuit, display, or the like.
  • the contrast / brightness adjuster 102 converts the value of the video data from the resolution converter 101 to adjust the contrast, brightness, saturation, and the like of the video displayed on the display.
  • the key corrector 103 applies key correction to the video data from the contrast / brightness adjuster 102, and corrects the linearity of luminance and saturation of the video displayed on the display.
  • the resolution converter 101, the contrast / brightness adjuster 102, and the ⁇ corrector 103 correct the image quality of the image displayed on the subsequent display.
  • the combo video signal input via the terminal 150 is also input to the discrimination circuit 140.
  • FIG. 2 shows an example in which the discrimination circuit 140 is composed of the synchronization separation circuit 142, the microcomputer 144, and the memory 144.
  • the sync separation circuit 144 separates the sync signal from the composite video signal input via the terminal 150 and outputs the separated sync signal to the microcomputer 144 and the second selector 250 (hereinafter referred to as a second selector). , Selector 250).
  • the microcomputer 144 is supplied with the synchronization signal separated by the synchronization separation circuit 142 and the setting information input by the user via the setting input terminal 270. Further, the memory 144 is connected to the microcomputer 144.
  • the microcomputer 1443 determines the discrimination signal based on the state of the input synchronization signal, the setting information input through the setting input terminal 270, and the data stored in the memory 144. Generate. Stored in memory 1 4 4 The stored data includes various setting information of the image quality correction circuit 100, various setting values of the user already input from the setting input terminals, and information on the judgment algorithm of the microcomputer 144. ing.
  • the discrimination circuit 140 controls the contrast / brightness adjuster 102, the selector 140, and the selector 250.
  • the free-running synchronization signal generation circuit 240 generates a free-running synchronization signal.
  • the synchronization signal generated by the free-running synchronization signal generation circuit 240 is input to one input terminal of the selector 250, and the synchronization signal separated by the synchronization separation circuit 142 is input to the other input terminal.
  • the selector 250 is controlled by the microcomputer 144, and selects the synchronizing signal when the synchronizing signal is output from the synchronizing signal separating circuit.
  • the selector 250 is controlled by the microcomputer 144, and selects the synchronization signal from the free-running synchronization signal generation circuit 240 when no synchronization signal is output from the synchronization signal separation circuit.
  • FIG. 2 shows a liquid crystal panel module 260 as an example of the display.
  • the image data from the selector 140 and the synchronization signal from the selector 250 are input to the liquid crystal panel module 260.
  • the display of the liquid crystal panel module 260 is synchronized with the synchronizing signal from the selector 250, and receives the video data from the selector 140 to display the video.
  • the setting conditions of the user, the setting conditions of the image quality correction circuit 100, various information stored in the memory 14, the synchronization signal separation result, and the like are used.
  • the selector 140 is controlled. That is, control on a pixel basis, control based on the properties of an image, and control based on the setting status of signal processing are possible. As a result, an adaptive and high-quality bit reduction device can be realized.
  • the embodiment of the present invention shown in FIG. 2 even when a video signal is not input to the terminal 150 or a video signal accompanied by a poor-quality synchronization signal is input, The synchronization signal is supplied to the liquid crystal panel module 260. Therefore, it is possible to realize a bit reduction device capable of stably performing the scanning operation of the liquid crystal panel module 260.
  • FIG. 3 is a block diagram showing another configuration example of the second bit reduction unit 120 in the bit reduction device shown in FIG. 1 and FIG.
  • the portions having the same numbers as those in FIG. 1 or FIG. 2 are the same as those in FIG. 1 or FIG.
  • the output of the image quality correction circuit 110 is input via a terminal 330 to a noise shaving circuit 110 serving as a first bit reduction unit and a second bit reduction unit 120.
  • the second bit reduction section 120 has a second noise shaving circuit 122 (hereinafter referred to as a noise shaping circuit 122) and a second upper bit selection circuit 123 (hereinafter referred to as a noise shaping circuit 122). , The upper bit selection circuit 123).
  • the selector 140 receives the output of the noise shaving circuit 110 and the output of the upper bit selection circuit 123, selects one of them, and outputs it through the terminal 170.
  • the video signal input to the terminal 330 is 10 bits, and is output from the terminal 170 in 6 bits. That is, assume that m is 10 and n is 6.
  • the noise shaving circuit 110 performs a noise shaving process on the 10-bit signal, and supplies a signal whose number of bits has been reduced to 6 bits to the selector 140.
  • the noise shaving circuit 122 performs a noise shaving process on the input 10-bit signal and supplies a signal in which the number of bits is reduced to 8 bits to the upper bit selector 123.
  • the upper pit selector 1 2 3 The lower 2 bits of the output signal of the path 122 are discarded and the upper 6 bits are supplied to the selector 170.
  • the noise shaving circuit 122 Since the noise shaving circuit 122 reduces the number of bits to 8 bits, PWM is generated at a value corresponding to the least significant bit, that is, at a level of 1/256 of the dynamic range. .
  • the lower two bits of this signal are deleted by the upper bit selector 123.
  • the output of the noise shaving circuit 122 is accompanied by PWM, but if the lower two bits of the output signal fluctuate between 1 and 0 and are accompanied by PWM, the most significant bit is output.
  • the sixth bit also fluctuates to 1 and 0 from the MSB (Most Significant Bit). Therefore, in such a case, the PWM of the output of the upper bit selector 123 is generated at the value corresponding to the sixth bit, that is, at the level of 1/6 of the dynamic range.
  • the sixth bit does not change. The output does not involve PWM.
  • FIG. 4 is a block diagram showing still another configuration example of the second bit reduction unit 120 in the bit reduction device shown in FIGS. 1 and 2.
  • the portions having the same numbers as those in FIG. 1 or 2 are the same as those in FIG.
  • the output of the image quality correction circuit 110 is input to a noise shaving circuit 110 serving as a first bit reduction unit and a second bit reduction unit 120 via a terminal 330.
  • the second bit reduction section 120 is provided with a third upper bit selection circuit 124 (hereinafter, upper It is composed of a cascade connection of a bit selection circuit 124 and a third noise shaving circuit 125 (hereinafter referred to as a noise shaving circuit 125).
  • the selector 140 receives the output of the noise shaving circuit 110 and the output of the noise shaving circuit 125, selects one of them, and outputs it through the terminal 170.
  • the video signal input to the terminal 330 is 10 bits and is output from the terminal 170 as 6 bits. That is, assume that m is 10 and n is 6.
  • the noise shaving circuit 110 performs a noise shaving process on the 10-bit signal, and supplies a signal whose bit number is reduced to 6 bits to the selector 140.
  • the upper bit selection circuit 124 discards the lower two bits of the 10-bit video signal input to the terminal 330 and supplies only the upper eight bits to the noise shaving circuit 125. Pay.
  • the noise shaving circuit 125 performs noise shaving processing on the input 8-bit signal, reduces the number of bits to 6 bits, and supplies the signal to the selector 140.
  • the noise shaving circuit 110 Since the noise shaving circuit 110 performs the noise shaping operation using the least significant bit (LSB: MostLeastBit) up to the 10th bit, it can perform fine processing. In other words, the noise shaving circuit 110 generates a PWM by a calculation including the value corresponding to the least significant bit, that is, the level of 1/24 of the dynamic range. Output.
  • LLB least significant bit
  • MostLeastBit the least significant bit
  • the noise shaving circuit 125 reduces the number of bits of the upper 8-bit signal to 6 pits.
  • the noise shaving circuit 125 cannot use the 9th bit and the 10th bit, and performs the noise shaping operation using up to the 8th bit.
  • the noise shaving circuit 125 has a value corresponding to the 8th bit from the MSB, that is, the dynamic range. PWM is generated by the calculation including the level of 1 / 5.6. Therefore, the noise shaving circuit 110 can perform more detailed processing than the noise shaving circuit 125.
  • fine noise shaping is performed in the first bit reduction section 110, and fine noise shaping is performed in the second bit reduction section 120 from the first bit reduction section 110. Also, coarse noise shaping is performed.
  • the bit reduction device of the present invention switches the bit reduction operation based on at least one of the state of the input signal, the setting state of the user, and the setting state of the device.
  • the bit reduction device of the present invention can secure the gradation and prevent the occurrence of beat noise, and can solve the problems of the conventional method.
  • the bit reduction device can secure gradation and prevent the occurrence of beat noise. Further, the bit reduction device according to the present invention can prevent visual recognition as bit noise or vertical noise due to the PWM component even when the input signal has a constant luminance.

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  • Picture Signal Circuits (AREA)
  • Controls And Circuits For Display Device (AREA)
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Abstract

階調性が確保し、ビートノイズの視認を防いだビットリダクション装置が提供される。本発明のビットリダクション装置は、少なくとも入力信号の状態とユーザーの設定状態と装置の設定状態との何れかに基づいて、単純な切捨て処理とノイズシェーピング処理を使ってビットリダクション動作を切り替える。

Description

明細書
ピッ卜リダクション装置 技術分野
本発明は、 映像信号の階調性を確保したままで、 そのビッ ト数の削 減を行うビットリダクション装置に関するものである。 背景技術
一般に、 デジタル信号処理においてはデジタル化するビット数が多 ければ多いほど階調性は向上する。 しかし、 ビッ ト数の増加により回 路規模やデバイスのピン数が増大するという課題が発生する。 デジ夕 ル信号処理において階調性をできるだけ確保したまま、 ビット数を削 減する方法が色々と提案されており、 特開 2 0 0 0— 2 2 4 0 4 7号 公報はその一例である。
さらにもっと一般的な回路としては、 ノイズシェービングとして加 算器と遅延器を用いたビッ ト数削減回路がよく用いられている。 この 先行技術を、 従来例として図 5、 図 6、 図 7を用いて説明する。
図 5は従来例の構成を示すブロック図である。 同図において、 画質 補正回路 5 0 0は、 入力端子 5 2 0を介して印加された mビッ 卜 （m は整数） の入力信号に対して様々なデジタル信号処理を施す。 その際、 mビッ トで構成された入力信号のビッ ト精度を損なわないように信号 処理の内容に応じてビッ ト処理がなされる。 次に、 加算器 5 1 1 と遅 延器 5 1 2から構成されるノイズシェービング回路 5 1 0がビッ ト数 の削減を行い、 mビッ トで構成された信号を nビッ ト （nは整数で、 mよりも小さい値） で構成された信号に変換する。
図 6はその際の様子を示している。 図 6は、 図 5での mは 1 0、 η は 8としている。 値 6 0 0は画質補正回路 5 0 0の出力を示しており、 画質補正回路 5 0 0の出力が 1 6進数で 3 0 Fである場合を仮定して いる。 1 6進数の 30 Fを 1 0進数で表すと 78 3である。
これを 8ビッ トに変換すると 1 9 5. 7 5であるが、 単純な切捨て では 1 9 5となる。 そのため、 小数点以下の成分、 すなわち 1 0ビッ トの下位 2ピッ トの成分が無視されてしまう。 ノイズシェービング回 路 5 1 0はその失われる 2ビッ トの成分を P WM (P u l s e W i d t Mo d u l a t i o n) 化して上位ビットに加算することで、 積分効果により下位ビットの情報を擬似的に再現するものである。
加算器 5 1 1は、 遅延器 5 1 2の出力の下位 2ビッ トを mビッ トの 画質補正回路 5 0 0の出力と加算した後、 遅延器 5 1 2に入力する。 遅延器 5 1 2の出力の下位 2ビッ トを除く上位 8ビットを出力とする ことで、 下位ビットの PWM処理が可能となる。 ここで、 一般的に加 算器 5 1 2ではオーバーフローするため後段にリミッタを設けること は言うまでもない。
値 6 0 1はノイズシェービング回路 5 1 0によりビッ ト数が 8ビッ トに変換された後の夕イミングチャートを示している。 値 6 0 2は値
6 0 1の次の走査期間、 値 6 0 3は値 6 0 2の次の走査期間、 値 6 0 4は値 6 0 3の次の走査期間でのタイミングチャートである。 1 0ビ ッ トで 3 0 Fの信号は C 3、 C 4、 C 4、 C 4、 C 3、 C 4、 C 4、 C 4…と変換されている。 C 3は 1 0進数で 1 9 5、 C 4は 1 9 6で ある。 C 3、 C 4、 C 4、 C 4を積分すると 1 9 5. 7 5となり、 擬 似的に 1 0ビッ卜の精度が出ていることがわかる。
図 7は、 上述の処理を施された場合に、 ディスプレイに表示される 映像の様子を示している。 図 7において、 走査線 7 0 2は走査線 7 0 1の次の走査線、 走査線 7 0 3は走査線 7 0 2の次の走査線、 走査線
7 0 4は走査線 7 0 3の次の走査線である。 値 6 0 1は走査線 7 0 1 で、 値 6 0 2は走査線 7 0 2で、 値 6 0 3は走査線 7 0 3で、 値 6 0 4は走査線 7 0 4で、 夫々表示される。 黒い四角は値 「C 3」 の画素 を、 白い四角は値 「C 4」 の画素を、 夫々示している。 従って、 輝度 が少し異なる画素が混在する。 その混在パターンは余り変化せずに固 定状態に近い場合もある。
しかし上述のような処理では、 入力信号が一定輝度の場合、 特に、 大型で低解像度の液晶パネル、 例えば 2 0 V型で解像度 V G A ( 6 4 0 X 4 8 0 ドット） のような 1画素が大きい場合には P W M成分がビ —トノイズもしくは縦線ノイズとして視認されてしまう。
一般的に映像信号は刻々と変化する信号であり、 P W M成分はそれ ほど目立たない。 一方、 入力信号が無入力の場合は D C的に " 0 "の 信号である。 D C的に" 0 "ということは黒であり、 通常はノイズが あつたとしても目立たないが、 画質補正回路 5 0 0で映像信号にオフ セッ トを加える場合 （ユーザー調整で黒レベルを上げることに相当す る） は P WM成分がノイズとして視認されるという課題がある。 発明の開示
ビットリダクション装置は、
入力映像信号の画質を補正する画質補正回路と、
画質補正回路の出力のビッ ト数を削減する第 1のビッ トリダク シヨン部と、
画質捕正回路の出力のビッ ト数を削減する第 2のピッ トリダク シヨン部と、
少なくとも入力映像信号の同期信号の検出結果を判断要因の一 つとして、 判別信号を生成する判別回路と、
判別回路に制御されて、 第 1のビッ トリダクション部の出力と 前記第 2のビッ トリダクション部の出力の何れか一方を選択する第 1 の選択器と を備え、
第 1のビッ トリダクション部は、 画質補正回路の出力をノイズ シェービングし且つピッ ト数を削減する第 1のノイズシェービング回 路を有する。 図面の簡単な説明
図 1は、 本発明のビットリダクション装置のブロック図である。 図 2は、 本発明のビットリダクション装置の詳細な構成例を示すブ ロック図である。
図 3は、 本発明においてビッ ト数を削減する部分の他の構成例を示 すブロック図である。
図 4は、 本発明においてビッ ト数を削減する部分の更に他の構成例 を示すブロック図である。
図 5は、 従来のビッ 卜リダクション装置の一例を示すブロック図で ある。
図 6は、 ビットリダクション装置における動作を示したタイミング チヤ一卜である。
図 7は、 従来のビットリダクション装置を使用した場合にディスプ レイに表示される映像の様子である。 発明を実施する最良の形態
本発明のビッ トリダクション装置は、 少なくとも入力信号の状態と ユーザ一の設定状態と装置の設定状態との何れかに基づいてビッ トリ ダクシヨン動作を切り替える。 こうすることで、 本発明のビッ トリダ クション装置は階調性を確保し且つビートノイズの発生が防止でき、 既に述べた従来方式での課題も解決できる。
(実施の形態） 図 1は本発明のビッ トリダクション装置の構成図の一例である。 図 1において、 画質補正回路 1 0 0は、 端子 1 5 0を介して入力された 入力映像信号の画質を補正する。 画質補正回路 1 0 0の出力は、 第 1 のビッ トリダクション部である第 1のノイズシェ -ビング回路 1 1 0 (以降、 ノイズシェ-ピング回路 1 1 0と記載する） と第 2のビッ トリ ダクシヨン部 1 2 0に入力される。 図 1では、 第 1のビットリダクシ ョン部は加算器 1 1 1 と遅延器 1 1 2とで構成されたノイズシェ一ピ ング回路 1 1 0で構成され、 第 2のビッ トリダクシヨン部 1 2 0は第 1の上位ビッ ト選択回路 1 2 1 (以降、 上位ビッ ト選択回路 1 2 1 と 記載する） でそれぞれ構成された場合を例に挙げている。 加算器 1 1 1は、 遅延器 1 1 2の出力での所定の下位ビットと画質補正回路 1 0 0の出力とを加算する。 遅延器 1 1 2は、 加算器 1 1 1の出力を遅延 . する。 第 1の選択器 1 3 0 (以降、 選択器 1 3 0と記載する） は、 遅 延器 1 1 2の出力の所定の上位ビッ トを第 1の入力とし、 上位ビッ ト 選択回路 1 2 1の出力を第 2の入力として、 その何れか一方を選択す る。 判別回路 1 4 0は、 端子 1 6 0を介して入力された映像信号の同 期信号の有無を検出し、 その検出結果等に基づいて選択器 1 3 0を制 御する。 図 1では、 判別回路 1 4 0は同期検出回路 1 2 1で構成され た場合を例に挙げている。
以下に具体的な動作を説明する。 画質補正回路 1 0 0は、 mビッ ト ( mは整数） で構成されている入力信号に様々なデジタル信号処理を 実行する。 その際、 mビッ トの入力信号のビッ ト精度を損なわないよ うに信号処理の内容に応じてビッ ト処理がなされる。 例えば、 入力信 号の黒レベル調整を行う場合は入力映像信号に一定の値を加算するこ とで黒レベル調整が行なわれる。 画質補正回路 1 0 0の出力は、 入力 信号と同じ mビッ卜のビット精度を保っているとする。
選択器 1 3 0の出力は、 端子 1 7 0を介して後段に供給される。 後 段は例えば液晶パネルであって、 极えるビッ ト数が nビッ ト （nは整 数で、 mよりも小さい値） だとすると、 どこかでビッ ト数の削減を行 う必要がある。 そこで加算器 1 1 1と遅延器 1 1 2で構成されるノィ ズシェービング回路 1 1 0と上位ビッ ト選択回路 1 2 1でビッ ト削減 が実施される。 すなわち、 mビッ トで構成されていた信号が nビッ ト で構成される信号に変換される。 第 1のビッ トリダクシヨン部 1 1 0 は、 ノイズシェービング回路で構成されているので、 ノイズシエーピ ングも実施する。 このノイズシェービングについて、 図 1と図 6を用 いて説明する。
図 1及び図 6の例では、 mは 1 0、 nは 8とし、 画質補正回路 1 0 0の出力が 1 6進数で 3 0 Fである場合を仮定している。 画質補正回 路 1 0 0の出力は値 6 0 0であり、 1 6進数の 3 0 Fを 1 0進数で表 すと 7 8 3である。 これを 8ビットに変換すると 1 9 5. 7 5である。 図 6の値 6 0 1、 6 0 2、 6 0 3、 6 0 4は、 加算器 1 1 1と遅延器 1 1 2で構成されているノィズシェービング回路 1 1 0によりビッ ト 数が 8ビッ トに変換された後の夕イミングチャートを示している。 従 来方式である図 5で記載したと同様に、 1 0ビッ トで 3 0 Fの信号は C 3、 C 4、 C 4、 C 4、 C 3、 C 4、 C 4、 C 4…と変換されてい る。 即ち、 ノイズシェービング回路 1 1 0の出力は、 既に説明した P WMを伴っている。
C 3は 1 0進数で 1 9 5、 C 4は 1 9 6である。 C 3、 C 4、 C 4、 C 4を積分すると 1 9 5. 7 5となり、 擬似的に 1 0ビッ 卜の精度が 出ていることがわかる。
実際は入力信号は 3 0 F固定ではなく、 逐次画像内容によって変化 している。 また、 画質補正回路 1 0 0へ入力する信号にはアナログ ' デジタル変換される際の量子化誤差等が含まれており、 常に入力信号 は変化していることとなる。 一方、 入力信号が無入力の場合は完全のデジタル的に " 0 " の信号 が入力されたことに等しい。 画質補正回路 1 0 0は、 この時、 黒レべ ルの調整を行って 3 O Fを出力したとすると、 画質補正回路 1 0 0の 出力は常に 3 0 F固定であり、 ノイズシェービング後の信号は C 3と C を規則的に繰り返すこととなり、 この場合はノイズとして目立つこ とになる。
ところで、 判別器 1 4 0を構成する同期検出回路 1 4 1は、 同期の 有無を検知することで無入力かどうかを検出する。 無入力の場合は、 判別器 1 4 0は選択器 1 3 0が第 2のビッ トリダクション部 1 2 0の 出力を選択するように選択器 1 3 0制御する。 第 2のビッ トリダクシ ヨン部 1 2 0は、 画質補正回路 1 0 0の出力の上位ピットのみを選択 する上位ビッ ト選択回路 1 2 1で構成されている。 すなわち、 選択器 1 3 0によって、 ノイズシヤーピングを受けない信号が出力される。 このような構成をとることにより、 無入力時のノイズと通常動作時の 階調性を両立することができる。
図 2は、 図 1に示された本発明の実施例の更に詳細な構成例を示し ている。 図 2において、 図 1 と同じ番号が付与されている部分は図 1 と同様であり、 それらの詳細な説明は省略する。
端子 1 5 0を介して入力されたコンポジッ ト映像信号は、 アナ口 グ ·デジタル変換器 2 1 0 (図 2では A Z Dと記載し、 以降 A Z D変 換器 2 1 0と記載する） でデジタル信号に変換される。 ビデオデコー ダ 2 2 0は、 A / D変換器 2 1 0から出力されるコンポジッ 卜映像信 号のデジタル信号をコンポーネント映像信号のデジタル信号に変換す る。 図 2では、 画質補正回路 1 0 0が解像度変換器 1 0 1 とコントラ スト · ブライ トネス調整器 1 0 2とァ補正器 1 0 3で構成される例を 示している。 解像度変換器 1 0 1は、 A / D変換器 2 1 0の出力の解 像度を変換する。 解像度変換器 1 0 1の具体的な処理例としては、 1 水平走査期間内に存在する画素の数 （水平画素数） や 1画面内に存在 する走査線の数 （垂直画素数） を変換する処理が挙げられる。 この処 理は、 後段で必要とされる画素数の構成に合致させる為に必要な処理 である。 解像度変換器 1 0 1は、 画素数の構成を変換するに際して、 画質劣化をできるだけ防ぐ為にフィルター処理も実施する場合が多い。 この様にして、 A / D変換器 2 1 0の出力を後段の回路やディスプレ ィ等で扱える水平画素数と垂直画素数に合わせることができる。 コン トラスト · ブライ 卜ネス調整器 1 0 2は、 解像度変換器 1 0 1からの 映像データの値を変換して、 ディスプレイに表示される映像のコント ラストやブライ トネスや彩度等を調整する。 ァ補正器 1 0 3は、 コン トラスト · ブライ トネス調整器 1 0 2からの映像データに対してァ補 正を施し、 ディスプレイに表示される映像の輝度や彩度の線形性を補 正する。 解像度変換器 1 0 1 とコントラスト · ブライ トネス調整器 1 0 2と τ補正器 1 0 3により、 後段のディスプレイに表示される映像 の画質が補正される。
端子 1 5 0を介して入力されたコンボジッ ト映像信号は、 判別回路 1 4 0にも入力されている。 図 2では、 判別回路 1 4 0が同期分離回 路 1 4 2とマイコン 1 4 3とメモリ 1 4 4で構成される例を示してい る。 同期分離回路 1 4 2は、 端子 1 5 0を介して入力されたコンポジ ッ ト映像信号から同期信号を分離し、 分離した同期信号をマイコン 1 4 3と第 2の選択器 2 5 0 (以降、 選択器 2 5 0と記載する） に供給 する。 マイコン 1 4 3には、 同期分離回路 1 4 2で分離された同期信 号と、 ユーザーが設定入力端子 2 7 0を介して入力した設定情報とが 供給されている。 また、 メモリ 1 4 4がマイコン 1 4 3に接続されて いる。 マイコン 1 4 3は、 入力される同期信号の状態と、 設定入力端 子 2 7 0を介して入力された設定情報と、 メモリ 1 4 4に収納されて いるデータ等を基にして判別信号を生成する。 メモリ 1 4 4に収納さ れているデータは、 画質補正回路 1 0 0の諸設定情報や、 設定入力端 子から既に入力されているユーザ一の諸設定値や、 マイコン 1 4 3で の判断アルゴリズムに関する情報等が格納されている。 この判別回路 1 4 0は、 コントラスト ' ブライ トネス調整器 1 0 2と選択器 1 4 0 と選択器 2 5 0を制御する。
自走同期信号生成回路 2 4 0は自走の同期信号を生成する。 選択器 2 5 0の一方の入力端子には自走同期信号生成回路 2 4 0で生成され た同期信号が入力され、 他の入力端子には同期分離回路 1 4 2で分離 された同期信号が入力されている。 選択器 2 5 0は、 マイコン 1 4 3 によって制御され、 同期信号分離回路から同期信号が出力されている 場合はその同期信号を選択する。 一方、 選択器 2 5 0は、 マイコン 1 4 3によって制御され、 同期信号分離回路から同期信号が出力されて いない場合は自走同期信号生成回路 2 4 0からの同期信号を選択する。 図 2では、 ディスプレイの一例として、 液晶パネルモジュール 2 6 0が示されている。 液晶パネルモジュール 2 6 0には、 選択器 1 4 0 からの映像デ一夕と、 選択器 2 5 0からの同期信号とが入力されてい る。 液晶パネルモジュール 2 6 0は選択器 2 5 0からの同期信号で表 示の同期がとられ、 選択器 1 4 0からの映像データを受けて映像を表 示する。
以上の構成により、 図 1に示した本発明の実施例と同様の効果が得 られる。
加えて、 図 2に示した本発明の実施例では、 ユーザーの設定状況や 画質補正回路 1 0 0の設定状況やメモリ 1 4 に収納されている諸情 報と、 同期信号分離結果等を基にして選択器 1 4 0が制御されている。 即ち、 画素単位での制御や、 映像の性質を基にした制御や、 信号処理 の設定状況を基にした制御が可能である。 その結果、 適応的且つ高品 質なビットリダクション装置が実現できる。 更に、 図 2に示した本発明の実施例では、 端子 1 5 0に映像信号が 入力されていない場合や品質の良くない同期信号を伴った映像信号が 入力されている場合であっても、 同期信号が液晶パネルモジュール 2 6 0に供給される。 従って、 液晶パネルモジュール 2 6 0の走査動作 を安定して実行できるビットリダクション装置が実現できる。
次に、 図 1及び図 2に示されたビットリダクション装置での第 2の ビットリダクシヨン部 1 2 0の他の構成例を図 3と共に説明する。 図 3は、 図 1及び図 2に示されたビッ トリダクション装置での第 2 のビッ トリダクション部 1 2 0の他の構成例示すブロック図である。 図 3において、 図 1または図 2と同じ番号の部分は図 1または図 2と 同様である。 画質補正回路 1 1 0の出力は端子 3 3 0を介して第 1の ビッ トリダクション部であるノイズシェービング回路 1 1 0と、 第 2 のビッ 卜リダクション部 1 2 0に入力される。 第 2のビッ トリダクシ ヨン部 1 2 0は、 第 2のノイズシェービング回路 1 2 2 (以降、 ノィ ズシェ一ピング回路 1 2 2と記載する） と第 2の上位ビッ ト選択回路 1 2 3 (以降、 上位ビッ ト選択回路 1 2 3と記載する） との縦続接続 で構成されている。 選択器 1 4 0は、 ノイズシェービング回路 1 1 0 の出力と上位ビッ ト選択回路 1 2 3の出力を受けて、 何れか一方を選 択し、 端子 1 7 0を介して出力する。
端子 3 3 0に入力されている映像信号は 1 0ビッ トであって、 端子 1 7 0から 6ビッ 卜で出力する場合を仮定する。 即ち、 mが 1 0で、 nが 6の場合を仮定する。 ノイズシェービング回路 1 1 0は、 1 0ビ ッ 卜の信号をノイズシェービング処理し且つ 6ビッ トにビット数を削 減した信号を選択器 1 4 0に供給する。 一方、 ノイズシェービング回 路 1 2 2は、 入力されている 1 0ビットの信号をノイズシェービング 処理し且つ 8ビッ トにビッ ト数を削減した信号を上位ビッ ト選択器 1 2 3に供給する。 上位ピッ ト選択器 1 2 3は、 ノイズシェービング回 路 1 2 2の出力信号の下位 2ビッ トを捨てて上位 6ビッ トを選択器 1 7 0に供給する。
ノイズシェービング回路 1 2 2は 8ビッ 卜にビッ ト数を削減してい るので、 最下位 1 ビッ トに相当する値、 即ちダイナミックレンジの 2 5 6分の 1のレベルで PWMが発生している。 この信号の下位 2ビッ トが、 上位ビッ ト選択器 1 2 3で削除される。 ノイズシェ一ビング回 路 1 2 2の出力は PWMを伴っているわけであるが、 その出力信号の 下位 2ビットが 1 1 と 0 0とに変動して PWMを伴っている場合は、 最上位ビッ ト （M S B : M o s t S i g n i f i c a n t B i t ) から 6ビッ ト目も 1 と 0に変動している。 従って、 この様な場合 は、 上位ビット選択器 1 2 3の出力も、 この 6ビット目に相当する値、 即ちダイナミックレンジの 6 4分の 1のレベルで PWMが発生してい る。 ノイズシェービング回路 1 2 2の出力の下位 2ビッ トが 1 1と 0 0が出現して PWMが発生している場合以外では、 6ビッ ト目は変動 しないので、 上位ビット選択器 1 2 3の出力は PWMを伴わない。
即ち、 図 3の構成では、 第 2のピットリダクション部 1 2 0でも、 少ない頻度で PWMを伴うことになる。 この様に動作させることで、 図 1や図 2の場合よりも良い画質を得られることがある。
次に、 図 1及び図 2に示されたビッ トリダクション装置での第 2の ビットリダクシヨン部 1 2 0の更に他の構成例を図 4と共に説明する。 図 4は、 図 1及び図 2に示されたビッ トリダクション装置での第 2 のビッ トリダクション部 1 2 0の更に他の構成例示すプロック図であ る。 図 4において、 図 1または図 2と同じ番号の部分は図 1または図 2と同様である。 画質補正回路 1 1 0の出力は端子 3 3 0を介して第 1のビットリダクション部であるノイズシェービング回路 1 1 0と、 第 2のビットリダクション部 1 2 0に入力される。 第 2のビッ トリダ クシヨン部 1 2 0は、 第 3の上位ビッ ト選択回路 1 24 (以降、 上位 ビッ ト選択回路 1 2 4と記載する） と第 3のノイズシェービング回路 1 2 5 (以降、 ノイズシェービング回路 1 2 5と記載する） との縦続 接続で構成されている。 選択器 1 4 0は、 ノイズシェービング回路 1 1 0の出力とノイズシェービング回路 1 2 5の出力を受けて、 何れか 一方を選択し、 端子 1 7 0を介して出力する。
端子 3 3 0に入力されている映像信号は 1 0ビッ トであって、 端子 1 7 0から 6ビッ トで出力する場合を仮定する。 即ち、 mが 1 0で n が 6の場合を仮定する。 ノイズシェービング回路 1 1 0は、 1 0ビッ トの信号をノイズシェービング処理し且つ 6ビッ トにビット数を削減 した信号を選択器 1 4 0に供給する。 一方、 上位ビッ ト選択回路 1 2 4は端子 3 3 0に入力されている 1 0ビッ 卜の映像信号の下位 2ビッ トを捨てて、 上位 8ビッ トのみをノイズシェービング回路 1 2 5に供 給する。 ノイズシェービング回路 1 2 5は、 入力されている 8ビッ ト の信号をノイズシェ一ビング処理し且つ 6ビットにビット数を削減し、 選択器 1 40に供給する。
ノイズシェ一ビング回路 1 1 0は、 最下位ビッ ト （L S B ： M o s t L e a s t B i t ) である 1 0ビット目まで使ってノイズシェ —ピング動作を実行しているので、 きめ細かい処理を実施できる。 言 い換えると、 ノイズシェービング回路 1 1 0は最下位 1 ビットに相当 する値、 即ちダイナミックレンジの 1 0 2 4分の 1のレベルまで含め た演算により PWMを発生させ、 その結果の上位 6ビッ トを出力して いる。
一方、 ノイズシェービング回路 1 2 5は、 上位 8ビッ トの信号を 6 ピットにビット数を削減している。 ノイズシェービング回路 1 2 5は、 9ビッ ト目と 1 0ビッ ト目は使用できず、 8ビッ ト目までを使ってノ ィズシエーピング動作を実行している。 ノイズシェービング回路 1 2 5は MS Bから 8ビッ ト目に相当する値、 即ちダイナミックレンジの 2 5 6分の 1のレベルまで含めた演算により P WMを発生させている。 従って、 ノイズシェービング回路 1 1 0の方が、 ノイズシェービング 回路 1 2 5よりもきめ細かい処理を実施できる。
即ち、 図 4の構成では、 第 1のビッ トリダクション部 1 1 0ではき め細かいノイズシエーピング実行され、 第 2のビットリダクション部 1 2 0で第 1のビッ トリダクション部 1 1 0よりも粗いノイズシェ一 ピング実行される。 この様に動作させることで、 図 1や図 2や図 3の 場合よりも良い画質を得られることがある。
以上のように、 本発明のビットリダクション装置は、 少なくとも入 力信号の状態とユーザーの設定状態と装置の設定状態との何れかに基 づいてビットリダクション動作を切り替える。 こうすることで、 本発 明のビットリダクション装置は階調性を確保し且つビートノイズの発 生が防止でき、 従来方式での課題も解決できる。 産業の利用可能性
本発明によるビッ トリダクション装置は、 階調性を確保し且つビー トノイズの発生が防止できる。 また、 本発明によるビッ トリダクショ ン装置は入力信号が一定輝度の場合であっても、 P W M成分によるビ 一トノイズもしくは縦線ノイズとして視認されるのを防止できる。

Claims

請求の範囲
1 . 入力映像信号の画質を補正する画質補正回路と、
前記画質補正回路の出力のビッ ト数を削減する第 1のビッ トリ ダクシヨン部と、
前記画質補正回路の出力のビッ ト数を削減する第 2のビットリ ダクション部と、
少なくとも前記入力映像信号の同期信号の検出結果を判断要因 として、 判別信号を生成する判別回路と、
前記判別回路に制御されて、 前記第 1のビッ トリダクション部 の出力と前記第 2のビッ トリダクション部の出力の何れか一方を選択 する第 1の選択器と
を備え、
前記第 1のビッ トリダクション部は、 前記画質補正回路の出力 をノイズシェービングし且つビッ ト数を削減する第 1のノイズシェ一 ピング回路を有する
ビットリダクション装置。
2 . 自走同期信号を発生する自走同期信号生成回路と、
前記判別回路に制御されて、 前記同期信号検出回路の出力と前 記自走同期信号の何れか一方を選択する第 2の選択器と、
前記第 2の選択器のから出力される同期信号で走査し、 前記第 1の選択器の出力を表示するディスプレイと、
を更に備え、
前記判別回路は、
同期分離回路と、
マイコンと、 メモリと
ユーザーの設定情報を入力する設定入力端子と を備え、 前記検期分離回路の出力とユーザ一の画質設定状況の少なく とも何れか一方を基にして前記判別信号を出力し、
前記第 1の選択器は前記判別回路に制御されて、 前記第 1のビ ッ トリダクション部の出力と前記第 2のビッ トリダクション部の出力 の何れか一方を選択する
請求項 1に記載のビッ卜リダクション装置。
3 . 前記第 2のビッ トリダクション部は上位の所定数のビッ トのみ を選択して出力する第 1の上位ビット選択回路を有する請求項 1また は請求項 2に記載のビットリダクション装置。
4 . 前記第 2のビットリダクション部は、
ノイズシェービングし且つビッ ト数を削減する第 2のノ ィズシェービング回路と、
前記第 2のノイズシェ一ビング回路の出力を受けて、 上 位の所定数のビットのみを選択して出力する第 2の上位ビット選択回 路と
を有する請求項 1または請求項 2に記載のビッ トリダクション装置。
5 . 前記第 2のビットリダクション部は、
上位の所定数のビッ トのみを選択して出力する第 3の上 位ビット選択回路と
前記第 3の上位ビッ ト選択回路の出力を受けて、 ノイズ シェービングし且つビッ ト数を削減する第 3のノイズシェービング回 路と、 を有する請求項 1または請求項 2に記載のビッ トリダクション装置。
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