JP2012521727A - 短縮化処理を有するシグマデルタ変調器及びその適用 - Google Patents

Abstract

回路段間でビット短縮化を行う多段シグマデルタ変調器を提供する。ビット短縮化により後段の回路段で処理する必要があるビット数を減少させ、これにより高速な応答時間を達成する。ある実施例では、帰還ループの利得を、ビットの短縮化を補償するように選択し、シグマデルタ変調器が安定状態で動作するようにする。

Description

本発明は、エレクトロニクスの分野に関するものである。

[関連出願の相互参照]
本出願は、２００９年３月２５日に出願され“Improved Delta Sigma Modulators for High Speed Applications ”と題する米国特許仮出願第61/163,182号の優先権を主張するものである。この米国特許仮出願は参考のために導入するものである。

シグマデルタ変調器は一般に、合計の面積が入力信号を表しているパルスを発生させるのに用いられている。発生されたパルスは、これらの幅又は間隔において変化しうる。シグマデルタ変調器は、アナログ‐デジタル変換器（ＡＤＣ）、デジタル‐アナログ変換器（ＤＡＣ）、周波数シンセサイザ、切替え式電源、切替え式増幅器及びモータ制御器を含む多種多様の電子部品に存在する。

図１は、２次のシグマデルタ変調器１００の一例を示す。この変調器には、入力信号Ａと帰還信号Ｆとを合成するように構成された合成器１０５が設けられている。合成された信号Ａ及びＦは第１の積分器１１０により積分されて、出力Ｂが生ぜしめられる。この出力Ｂと帰還信号Ｆとを合成するのに合成器１１５が用いられている。合成された信号Ｂ及びＦが次に、第２の積分器１２０を用いて積分されて、出力Ｃを生ぜしめ、この出力Ｃが量子化器１２５を用いて量子化されて最終の出力Ｄを生ぜしめる。この出力Ｄが帰還信号発生器１３０に供給されて帰還信号Ｆが発生される。この帰還信号は、積分及び量子化により導入された雑音を低減させるように構成されている。

１次、３次又はそれよりも高い次数のシグマデルタ変調器も従来から既知である。１次のシグマデルタ変調器では、合成器１１５及び積分器１２０が含まれていないが、３次のシグマデルタ変調器では、合成器１１５及び積分器１２０が追加されている。高次のシグマデルタ変調器の場合、合成器１１５及び積分器１２０の各段が、所望の周波数帯域における雑音を更に低減させる作用をする利点がある。しかし、高次のシグマデルタ変調器の場合、積分された信号（例えば、信号Ｂ及びＣ）を表すのに必要とするビット数が各段で多くなるという欠点がある。これにより、後続の各合成器、例えば、合成器１１５で信号の合成を達成するのに必要とする複雑性及び時間を増大させる。

本発明は、シグマデルタ変調器の段（回路段）で信号を表すのに用いられるビット数を低減させるようにしたシステム及び方法の種々の例を提供することにある。これらの例には、１つ以上の積分器の出力の短縮化が含まれる。この短縮化には代表的に、１つ以上の最下位ビット（ＬＳＢ）を除去することが含まれる。随意ではあるが、短縮化は、短縮化すべき信号と再結合される帰還信号を発生させるのに１つ以上のＬＳＢを用いる帰還処理により実行させる。

本発明のシグマデルタ変調器は、切替え式電力増幅器、デジタル‐アナログ変換器等に用い得るものである。本発明の幾つかの例は、高周波のデジタル入力を必要とする分野で従来のシグマデルタ変調器の代わりに用いられる。

本発明の種々の例には、
入力信号と第１の帰還信号とを合成するように構成された第１の合成器と、この第１の合成器の出力を積分して第１の多ビット出力を生ぜしめる第１の積分器とを少なくとも有している第１の変調段と、
前記第１の多ビット出力を受信してこの第１の多ビット出力から最下位ビットを切り捨てる短縮化を行うように構成された第１の短縮化段と、
前記第１の変調段の短縮化された出力と第２の帰還信号とを合成するように構成された第２の合成器と、この第２の合成器の出力を積分して第２の多ビット出力を生ぜしめる第２の積分器とを少なくとも有している第２の変調段と、
前記第１の帰還信号及び第２の帰還信号を発生するように構成した帰還信号発生器と
を具えるシグマデルタ変調器回路を含める。

又、本発明の種々の例には、
入力信号を受信して多ビット出力を生ぜしめる第１のシグマデルタ変調器段と、
この第１のシグマデルタ変調器段を用いて発生された入力信号を受信するように構成された第２のシグマデルタ変調器段と、
前記第１のシグマデルタ変調器段と前記第２のシグマデルタ変調器段との間に配置されており、前記多ビット出力を受信するように構成されているとともに、この多ビット出力の少なくとも１つの最下位ビットを切り捨てる短縮化を行ない、その後にこの短縮化された多ビット出力を前記第２のシグマデルタ変調器段に供給するように構成された第１の短縮段と、
量子化器の出力端と前記第１のシグマデルタ変調器段との間の帰還ループに、ある利得を与えるように構成された帰還信号発生器と
を具える電力増幅器を含める。

又、本発明の種々の例には、
信号を受信するステップと、
受信したこの信号を第１の帰還信号と合成して、第１の合成信号を生ぜしめるステップと、
この第１の合成信号を積分して第１の多ビット出力を生ぜしめるステップと、
この第１の多ビット出力を短縮化するステップと、
短縮化されたこの第１の多ビット出力を第２の帰還信号と合成して、第２の合成信号を生ぜしめるステップと、
この第２の合成信号を積分して第２の多ビット出力を生ぜしめるステップと、
この第２の多ビット出力を量子化するか、又はこの第２の多ビット出力を用いて発生させた出力を量子化して、量子化信号を生ぜしめるステップと、
この量子化信号を用いて前記第１の帰還信号及び前記第２の帰還信号を生ぜしめるステップと
を具える方法を含める。

図１は、従来技術の２段式シグマデルタ変調器を示すブロック線図である。 図２は、本発明の種々の実施例による多段式シグマデルタ変調器を示すブロック線図である。 図３は、本発明の種々の実施例による短縮化回路を示す回路図である。 図４は、本発明の種々の実施例による２次の短縮化回路を示す回路図である。 図５は、本発明の種々の実施例による方法を示す説明図である。 図６は、本発明の種々の実施例による、２つの入力端を有する合成器を含む回路を示す回路図である。

シグマデルタ変調器では、受信した入力信号が、合成器を用いて帰還信号と合成される。この合成器の出力は積分器により受信され、この積分器はこの合成器の出力の積分を表す多ビット値を出力するように構成されている。種々の実施例では、この多ビット値は２ビット、３ビット、４ビット又はそれよりも多いビットを有する。これらのビットの１つは正負符号ビットとして指定することができる。多ビット出力は、２の補数のホーマットで表すことができる。積分器の出力には入力よりも多いビットが含まれる。

多段式シグマデルタ変調器の各段には合成器と積分器とが含まれる。従って、各段は多ビット出力端を有する。従来技術のシグマデルタ変調器では、各段の出力端はこの段が受信する信号よりも多数のビットを有する。従って、後段の各段は多数のビットを処置するように構成する必要がある。これに対し、本発明の種々の実施例では、多段式シグマデルタ変調器の１つ以上の段は更に、この多段式シグマデルタ変調器の次の段にビットを供給する前に、積分器から受けるビット数を低減させるように構成した短縮化装置（トランケータ）を有する。この短縮化装置は、積分器の出力の１つ以上の最下位ビット（ＬＳＢ）を除去する。従って、前記次の段が受けるビット数はその前の段の積分器が発生するビット数よりも少ない

図２は、本発明の種々の実施例による多段式シグマデルタ変調器２００を示す。このシグマデルタ変調器２００は、３つのシグマデルタ段の間に短縮化装置を有する。しかし、本発明の他の実施例は２つのシグマデルタ段、４つのシグマデルタ段又はそれよりも多いシグマデルタ段を有する。これらの短縮化装置はこれらのシグマデルタ段の幾つかの段間に又は全ての段間に設けることができる。各短縮化装置は、前のシグマデルタ段の出力から１つ以上のビットを除去するように構成する。

更に具体的には、シグマデルタ変調器２００は、信号を受けるように構成された入力端２０５と、複数の合成器２１０（個々には２１０Ａ〜２１０Ｃを付してある）と、複数の積分器２１５（個々には２１５Ａ〜２１５Ｃを付してある）と、複数の短縮化装置２２０（個々には２２０Ａ〜２２０Ｂを付してある）とを具えている。シグマデルタ変調器２００は更に、出力端２３０に信号を発生するように構成された量子化器２２５を具えている。出力端２３０における信号は帰還信号発生器２３５により用いられて１つ以上の帰還信号（Ｆ）が発生され、この又はこれらの帰還信号が合成器２１０に供給される。

ある実施例では、合成器２１０Ａ〜２１０Ｃが、２つ以上の信号を加算するように構成された加算器を有するようにする。高周波信号を受信する分野では、合成器２１０Ａ〜２１０Ｃを代表的には、受信信号の周波数よりも高い（例えば、２倍又は４倍の）周波数で動作して信号がオーバーサンプリングされるように構成する。種々の実施例では、合成器２１０Ａを、少なくとも１００ＭHz、５００ＭHz、１ＧHz、２ＧHz、４ＧHz又は１０ＧHzの入力信号或いは１００ＭHzよりも低い入力信号を処理するように構成する。

異なる部材である合成器２１０Ａ〜２１０Ｃは随意ではあるが、互いに異なるビット数の信号を受信するように構成する。例えば、種々の実施例で、１ビットを受信するように合成器２１０Ａを構成し、一方２ビット、４ビット又はそれよりも多いビットを受信するように合成器２１０Ｂ及び２１０Ｃの各々を構成しうる。後に更に説明するように、合成器２１０Ｂ及び２１０Ｃが受信するビット数は短縮化装置２２０Ａ及び２２０Ｂの構成に依存させる。合成器２１０Ｂは随意ではあるが、合成器２１０Ａと同じ個数のビットを受信するように構成する。同様に、合成器２１０Ｃを随意ではあるが、合成器２１０Ｂと同じ個数のビットを受信するように構成する。

ある実施例では、合成器２１０Ａ〜２１０Ｃの１つ以上に、最大のサンプリング周波数に対して構成した加算器を含める。例えば、２つの入力端を有する加算器のサンプリング周波数は代表的に、他のファクタを一定にした場合に、２つよりも多い入力端を有する加算器よりも大きい。更に、２つよりも多い入力端を有する加算器を、各々が２つのみの入力端を有する複数の加算器に代えることができる。例えば、加算器の１つが、正負符号の反転を出力するように構成されている特別な“加算器”である場合には、以下の表１に示す変換を達成しうる。
（表１）
Ｘ_０ → Ｙ_０
Ｘ_１ → Ｙ_１
Ｘ_２ → Ｙ_２
Ｘ_３ → Ｙ_３
正負符号 →(反転)→ Ｙ_４
帰還ビット → 新たな正負符号ビット
この特別な加算器は、後に更に説明するように、（キャリービットを除く）最上位ビットを含む短縮化装置２２０の出力の部分に用いる。次いで、この短縮化装置２２０のキャリービットを、他の２入力加算器を用いている特別な加算器の出力と合成する。この構成の一例を後に例えば、図６と関連させて説明する。

積分器２１５Ａ〜２１５Ｃは合成器２１０Ａ〜２１０Ｃの出力をそれぞれ受信して、これらの出力を時間に亘り積分し、この積分の結果をそれぞれ表す多ビットの出力を発生する。これらの積分器２１５Ａ〜２１５Ｃの各々の複雑性は、これらの積分器がこれらの入力端で受信するビット数に部分的に依存する。ビット数が多くなると、複雑性を一層高める必要があるが、精度も高くなる。これらの積分器２１５Ａ〜２１５Ｃには従来技術のシグマデルタ変調器に用いられている何れかの積分器の回路を含めることができる。これらの積分器２１５Ａ〜２１５Ｃの出力の正負符号は随意ではあるが最上位ビットに記憶させる。ある実施例では、積分器２１５Ａを、入力の少なくとも６ビットを受信するように構成する。

短縮化装置２２０Ａ及び２２０Ｂは、積分器２１５Ａ及び２１５Ｂの出力を短縮化するように構成されている。更に具体的には、これら短縮化装置２２０Ａ及び２２０Ｂは、積分器２１５Ａ及び２１５Ｂの出力から１つ以上の最下位ビットを除去するように構成されている。種々の実施例では、除去するビット数を１、２、３、４又はそれよりも多くする。短縮化装置２２０Ａにより除去するビット数は随意ではあるが、短縮化装置２２０Ｂにより除去するビット数と異ならせる。後に更に説明するように、これら短縮化装置２２０Ａ及び２２０Ｂには随意ではあるが、除去されたビットを用いて短縮化装置の入力端における雑音を低減させるようにする帰還ループを設ける。

量子化器２２５は積分器２１５Ｃの出力を量子化するように構成されている。この量子化器２２５は１０進数又は２の補数の入力を処理するように構成しうる。又、この量子化器２２５には、従来技術のシグマデルタ変調器に用いられている何れかの量子化器を含めることができる。更にこの量子化器２２５は、１ビット又はそれよりも多いビットを出力するように構成しうる。

帰還信号発生器２３５は、量子化器２２５の出力を用いて１つ以上の帰還信号（Ｆ）を発生させるとともに、これらの帰還信号を合成器２１０Ａ〜２１０Ｃに供給するように構成されている。合成器２１０Ａ〜２１０Ｃに供給される帰還信号は、互いに異ならせるか又は同じにすることができる。帰還信号発生器２３５は随意ではあるが、非ユニタリー利得、すなわち１に等しくない利得を生じるように構成する。例えば、ある実施例では、帰還信号発生器２３５を、合成器２１０Ａへの帰還で約１．６倍すなわち４dBの利得を生じるように構成する。この利得は短縮化装置２２０Ａ及び２２０Ｂによる最下位ビットの除去を補償し、従って、システムを安定化させる。他の実施例では、この利得を１と２との間にすることができる。帰還ループ利得は代表的に各段（回路段）において同じにする。

図３は、短縮化装置２２０の実施例を示す。これらの短縮化装置２２０は、入力端３１０において積分器２１５の１つから信号を受信する。この信号は、合成器２１０Ｄで受信される。この合成器２１０Ｄはその動作において合成器２１０Ａ〜２１０Ｃに類似する。合成器２１０の出力端３１５には、ｍ＋ｎビットを有する信号が生ぜしめられる。これらのビットのうちｎ個の最下位ビット（ＬＳＢ）が、帰還信号回路３２０を有する帰還ループに向けられる。種々の実施例では、ビット数ｎを１、２、３、４又はそれよりも多くする。帰還回路３２０は、ｎビットにより表される値の正負符号を変えるように構成されている。この正負符号の変更は、ｎビットで表される値に−１を乗じることと等価である。合成器２１０において受信信号を最下位ビットと合成することにより、これらの最下位ビットが受信信号から除去される。

図４は、短縮化装置２２０の他の実施例を示す。これらの例には、第１の帰還回路３２０を用いて第１の最下位ビットに−１を乗じ、これに第１の合成器２１０Ｅで２つ以上の最下位ビットを合成する２次の短縮化を含める。又、この合成器２１０Ｅは、増幅器４１０を通過した最下位ビットのコピーを受信するように構成されている。ある実施例では、増幅器４１０がほぼ２の利得を有するようにする。この合成器２１０は、ここで説明した他の合成器２１０と同様に動作するように構成されている。次に、合成器２１０Ｅの出力には第２の帰還回路３２０を用いて−１が乗ぜられる。この第２の帰還回路３２０の出力は帰還信号として合成器２１０Ｄに供給される。

図５は、本発明の種々の実施例による方法を示す。信号受信ステップ５０５では、入力端２０５で信号を受信する。この信号はデジタルとしうる。信号合成ステップ５１０では、合成器２１０Ａを用いて、信号受信ステップ５０５で受信した信号と、帰還信号発生器２３５を用いて発生させた帰還信号とを合成する。他の個所で説明したように、この合成は代表的に、受信信号をオーバーサンプリングする周波数で実行する。例えば、ある実施例では、受信信号をナイキスト周波数の４倍でサンプリングするように合成器２１０Ａを構成する。

積分ステップ５１５では、積分器２１５Ａを用いて合成器２１０Ａの出力を積分し、多ビット出力を生ぜしめる。積分器２１５Ａの出力は代表的にこの積分器２１５Ａの入力よりも多数のビットを有する。積分器２１５Ａ（及び２１５Ｂ及び２１５Ｃ）により実行される積分は、入力端で受信する信号が帰還ループを通す積分出力に依存するという点で再帰的である。

短縮化ステップ５２０では、短縮化装置２２０Ａを用いて積分器２１５Ａの多ビット出力から１つ以上の最下位ビットを除去する。この処理には随意ではあるが、短縮化装置２２０Ａ内で合成器への帰還ループに１つ以上の最下位ビットを用いる処理を含める。この帰還ループは、短縮化処理と関連する雑音を低減させる。

信号合成ステップ５２５では、合成器２１０を用いて短縮化装置２２０Ａの出力を帰還信号と合成させる。この信号合成ステップ５２５は、信号合成ステップ５１０と類似する方法で実行させる。

積分ステップ５３０では、積分器２１５Ｂを用いて合成器２１０Ｂの出力を積分して、多ビット出力を生ぜしめる。この積分ステップ５３０は、積分ステップ５１５と類似する方法で実行される。積分器２１５Ｂの出力には、積分器２１５Ａの出力よりも少ない、又はこれと同じ、又はこれよりも多いビットを含めることができる。

短縮化ステップ５３５では、短縮化装置２２０Ｂを用いて積分器２１５Ｂの多ビット出力から１つ以上の最下位ビットを除去する。この処理には随意ではあるが、短縮化装置２２０Ｂ内で合成器への帰還ループに１つ以上の最下位ビットを用いる処理を含める。ある実施例では、短縮化ステップ５２０に比べ多数のビットを短縮化ステップ５３５で除去する。例えば、短縮化ステップ５２０では２ビットを除去しうるが、短縮化ステップ５３５では４ビットを除去する。

信号合成ステップ５４０では、合成器２１０Ｃを用いて、短縮化装置２２０Ｂの出力と帰還信号とを合成する。この信号合成ステップ５４０は信号合成ステップ５２５と類似する方法で実行する。

積分ステップ５４５では、積分器２１５Ｃを用いて合成器２１０Ｃの出力を積分する。この積分ステップ５４５は積分ステップ５３０と類似する方法で実行する。ステップ５３５，５４０及び５４５は、図２に示すよりも少ないシグマデルタ段を有するシステムでは、例えば、合成器２１０Ｂ、積分器２１５Ｂ及び短縮化装置２２０Ｂを有さない実施例においては任意的なものである。これらの実施例では、短縮化装置２２０Ａの出力が合成器２１０により受信される。同様に、追加のシグマデルタ段を有するシステムではステップ５３５、５４０及び５４５を追加的に存在させることができる。

量子化ステップ５５０では、量子化器２２５を用いて積分器２１５Ｃの出力を量子化する。この量子化器の出力は随意ではあるが１ビットとする。帰還ステップ５５５では、量子化器２２５の出力は、帰還信号発生器２３５を用いて帰還信号を発生させるのに用いられる。これらの帰還信号は合成器２１０Ａ、合成器２１０Ｂ及び合成器２１０Ｃに供給される。ある実施例では、帰還信号に利得を与える処理を、この帰還ステップ５５５に含める。与えることができる利得の値の例は他の個所で説明してある。帰還ステップ５５５で行われる帰還は、積分ステップと合成ステップとの双方又は何れか一方により導入される雑音を低減させるように設定されている。

図６は、各々が２つのみの加算器（信号）入力端を有する合成器２１０Ｄ、２１０Ｃ及び２１０Ｆを具える本発明の種々の実施例による回路を示す。ある実施例では、この回路を図２に示す回路のサブセットとする。インバータ６１０と組み合わされた合成器２１０Ｆは、表１に示した伝達関数を達成するように構成した特別な加算器を有する。この回路では、ｎ＋ｍビットを有する入力は積分器２１５Ｂから供給される。この入力がｎビットとｍビットとに分割される。最下位ビット（ｎ）は短縮化装置２２０Ｂにおける２入力例の合成器２１０Ｄに供給される。この合成器のキャリービットは短縮化装置２２０Ｂの出力として作用する。ｍ個の最上位ビットは２入力の上述した特別な加算器に供給される。この特別な加算器の出力とキャリービットとが合成器２１０Ｃで合成される。これと同様な回路を本発明の他の実施例で用いることができる。ｎの値は代表的には１である。

上述したところでは、本発明の幾つかの実施例を具体的に説明した。しかし、種々の変形例も上述した技術に含まれるものであり、本発明の精神及び意図する範囲を逸脱することなく、特許請求の範囲内のものである。例えば、開示したシグマデルタ変調器を電力増幅器に含めることができ、ある実施例では、出力端２３０に得られる信号をアンテナに供給するようにし、量子化器２２５はこのアンテナのインピーダンスに適合するように構成する。

上述した実施例は、本発明を説明するためのものである。本発明のこれらの実施例は、図面を参照して説明したものであり、上述した方法及び特定の構造の双方又は何れか一方の種々の変形又は適応が可能であることは当業者にとって明らかである。従来技術を向上させた本発明の技術に基づくこのような変形や適用は全て、本発明の精神及び範囲内に入るものである。従って、本発明は上述した実施例のみに限定されるものではなく、上述した説明及び図面は本発明をこれらに限定するものではない。

Claims (26)

1. 入力信号と第１の帰還信号とを合成するように構成された第１の合成器と、この第１の合成器の出力を積分して第１の多ビット出力を生ぜしめる第１の積分器とを少なくとも有している第１の変調段と、
   前記第１の多ビット出力を受信してこの第１の多ビット出力から最下位ビットを切り捨てる短縮化を行うように構成された第１の短縮化段と、
   前記第１の変調段の短縮化された出力と第２の帰還信号とを合成するように構成された第２の合成器と、この第２の合成器の出力を積分して第２の多ビット出力を生ぜしめる第２の積分器とを少なくとも有している第２の変調段と、
   前記第１の帰還信号及び第２の帰還信号を発生するように構成した帰還信号発生器と
   を具えるシグマデルタ変調器回路。
2. 請求項１に記載のシグマデルタ変調器回路であって、前記第１の合成器が、前記入力信号をサンプリングするように構成されており、前記入力信号の周波数は少なくとも４ＧHzであるシグマデルタ変調器回路。
3. 請求項１又は２に記載のシグマデルタ変調器回路であって、前記第１の短縮化段が、前記第１の多ビット出力から２ビットを切り捨てる短縮化を行うように構成されているシグマデルタ変調器回路。
4. 請求項１〜３の何れか一項に記載のシグマデルタ変調器回路であって、前記第１の短縮化段が２次の短縮化段であるシグマデルタ変調器回路。
5. 請求項１〜４の何れか一項に記載のシグマデルタ変調器回路であって、前記第１の短縮化段が、前記最下位ビットを用いて帰還信号を発生させるように構成した帰還ループを具えるシグマデルタ変調器回路。
6. 請求項１〜５の何れか一項に記載のシグマデルタ変調器回路であって、前記第１の帰還信号を前記第２の帰還信号と異ならせたシグマデルタ変調器回路。
7. 請求項に１〜６の何れか一項に記載のシグマデルタ変調器回路であって、前記第１の帰還信号を、入力信号の互いに異なるビットと選択的に合成するようになっているシグマデルタ変調器回路。
8. 請求項に１〜７の何れか一項に記載のシグマデルタ変調器回路であって、このシグマデルタ変調器回路が更に、前記第２の変調段を用いて発生された信号を量子化するように構成された量子化器を具えているシグマデルタ変調器回路。
9. 請求項８に記載のシグマデルタ変調器回路であって、前記帰還信号発生器が、前記量子化器の出力を用いて前記帰還信号を発生させるように構成されているシグマデルタ変調器回路。
10. 請求項１〜９の何れか一項に記載のシグマデルタ変調器回路であって、前記帰還信号発生器が、前記第１の変調段と、量子化器と、前記帰還信号発生器とを具える帰還ループにおいて約１．６の利得を生じるように構成されているシグマデルタ変調器回路。
11. 請求項１〜１０の何れか一項に記載のシグマデルタ変調器回路であって、前記帰還信号発生器が、前記第１の変調段を有する帰還ループにおいて１及び２間の利得を生じるように構成されているシグマデルタ変調器回路。
12. 請求項１〜１１の何れか一項に記載のシグマデルタ変調器回路であって、前記第１の合成器と前記第１の短縮化段との各々が、２つのみの信号入力端を有する加算器を具えるシグマデルタ変調器回路。
13. 請求項１〜１２の何れか一項に記載のシグマデルタ変調器回路であって、このシグマデルタ変調器回路が更に、
    前記第２の変調段及び量子化器間に配置された第３の変調段であって、前記第２の変調段から受信された信号と前記帰還信号発生器からの第３の帰還信号とを合成するように構成された第３の合成器と、前記第１の合成器の出力を積分して第３の多ビット出力を生じるように構成した第３の積分器とを有する当該第３の変調段と、
    前記第３の多ビット出力を受信し、この第３の多ビット出力から最下位ビットを切り捨てる短縮化を行い、この短縮化した第３の多ビット出力を前記量子化器に供給するように構成した第２の短縮化段と
    を具えているシグマデルタ変調器回路。
14. 請求項１３に記載のシグマデルタ変調器回路であって、前記第２の短縮化段が、前記第３の多ビット出力から２つよりも多いビットを切り捨てる短縮化を行うように構成されているシグマデルタ変調器回路。
15. 請求項１３又は１４に記載のシグマデルタ変調器回路であって、前記第３の積分器が、前記第１の積分器が動作する周波数の２倍よりも高くない周波数で動作するように構成されているシグマデルタ変調器回路。
16. 入力信号を受信して多ビット出力を生ぜしめる第１のシグマデルタ変調器段と、
    この第１のシグマデルタ変調器段を用いて発生された入力信号を受信するように構成された第２のシグマデルタ変調器段と、
    前記第１のシグマデルタ変調器段と前記第２のシグマデルタ変調器段との間に配置されており、前記多ビット出力を受信するように構成されているとともに、この多ビット出力の少なくとも１つの最下位ビットを切り捨てる短縮化を行ない、その後にこの短縮化された多ビット出力を前記第２のシグマデルタ変調器段に供給するように構成された第１の短縮段と、
    量子化器の出力端と前記第１のシグマデルタ変調器段との間の帰還ループに、ある利得を与えるように構成された帰還信号発生器と
    を具える電力増幅器。
17. 請求項１６に記載の電力増幅器であって、前記利得は、前記短縮化段により実行される短縮化を、回路が安定状態で動作するように補償するように設定されている電力増幅器。
18. 請求項１６又は１７に記載の電力増幅器であって、前記利得が約１．６である電力増幅器。
19. 請求項１６〜１８の何れか一項に記載の電力増幅器であって、この電力増幅器が更に、第３のシグマデルタ変調器段と第２の短縮化段とを具えており、この第２の短縮化段は、前記第２のシグマデルタ変調器段と前記第３のシグマデルタ変調器段との間に配置されているとともに、前記第２のシグマデルタ変調器段の出力の少なくとも１つの最下位ビットを切り捨てる短縮化を行うように構成されている電力増幅器。
20. 請求項１９に記載の電力増幅器であって、前記第２の短縮化段は、前記第１の短縮化段よりも多数のビットを切り捨てる短縮化を行うように構成されている電力増幅器。
21. 請求項１６〜１９の何れか一項に記載の電力増幅器であって、前記第１のシグマデルタ変調器段は、１ビットよりも多いビットを有する並列デジタル信号を受信するように構成されている電力増幅器。
22. 請求項１６〜２０の何れか一項に記載の電力増幅器であって、この電力増幅器が更に、前記第１のシグマデルタ変調器段及び前記第２のシグマデルタ変調器段を用いて発生させた信号を量子化するように構成されている量子化器を具える電力増幅器。
23. 請求項１６〜２２の何れか一項に記載の電力増幅器であって、回路は電力増幅器として動作するように構成されている増幅器回路。
24. 請求項２３に記載の電力増幅器であって、この電力増幅器が更に、この電力増幅器をアンテナに結合するように構成されたアナログフィルタを具えている電力増幅器。
25. 信号を受信するステップと、
    受信したこの信号を第１の帰還信号と合成して、第１の合成信号を生ぜしめるステップと、
    この第１の合成信号を積分して第１の多ビット出力を生ぜしめるステップと、
    この第１の多ビット出力を短縮化するステップと、
    短縮化されたこの第１の多ビット出力を第２の帰還信号と合成して、第２の合成信号を生ぜしめるステップと、
    この第２の合成信号を積分して第２の多ビット出力を生ぜしめるステップと、
    この第２の多ビット出力を量子化するか、又はこの第２の多ビット出力を用いて発生させた出力を量子化して、量子化信号を生ぜしめるステップと、
    この量子化信号を用いて前記第１の帰還信号及び前記第２の帰還信号を生ぜしめるステップと
    を具える方法。
26. 請求項２５に記載の方法であって、この方法が更に、
    前記第２の多ビット出力を短縮化するステップと、
    短縮化されたこの第２の多ビット出力を第３の帰還信号と合成して第３の合成信号を生ぜしめるステップと、
    この第３の合成信号を積分するステップと
    を具える方法。

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