JP2007074714A - デルタシグマａｄｃ - Google Patents

Abstract

【課題】高精度であると共に連続時間型のアナログ積分器を使用するデルタシグマ変換器に生じる入力周波数に関連した誤差を除去する。
【解決手段】
印加されたアナログ入力信号をそのデジタル表現に変換する方法において、入力信号の粗デジタル近似の前インスタンスをアナログフィードバック信号に変換して、入力信号間との差分を形成して積分して、この差分を入力信号からＤＣフィードフォワード電圧で調節して粗の複合信号を生成し、この複合信号を入力電圧の粗デジタル近似の次インスタンスに変換するとともに、この次インスタンスの入力信号の粗近似した前インスタンスとしてさらに次の新しいインスタンスで使用されるべく提供し、インスタンスに対応して、積分済みの差分を粗デジタル近似よりも増大した分解能を表す密デジタル値の次インスタンスに変換する。
【選択図】図３

Description

本発明は、デルタシグマＡＤコンバータに関し、詳細にはＡＣフィードフォワード及びマージされた粗及び密の結果を有する高精度低雑音デルタシグマＡＤＣに関する。

基本的なデルタシグマアーキテクチャとは、アナログ入力値を（多くの場合に電圧として実装される）フィードバック値と加算して誤差の差分を生成し、これを積分した後に、ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）によって離散値に量子化するというものである。ＡＤＣによって駆動されているＤＡＣ（Ｄｉｔｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）が、フィードバック値を生成している。積分器の出力は、フィードバック値が入力値と等しい場合には、ランピングを停止させるが、通常は、ＡＤＣ−ＤＡＣの組み合わせの有限な分解能に起因し、ループの真のバランスポイントのいずれかの側においてハンチングする（即ち、フィードバック値は量子化されるが、入力値は量子化されず、この結果、正確なキャンセルの可能性が小さい）。通常、ＡＤＣとＤＡＣは、同一レートで動作しており、このレートは、印加された入力の変化が許容される限られた帯域幅よりも格段に大きな帯域幅に対応している。デジタルフィルタが、ＡＤＣからの量子化済みの値のシーケンスに応答し、デジタルフィルタリングによってハンチングを平均化して（恐らくは、ループがバランス又は略バランスするのに要する多少の短い遅延の後に）帯域幅が限られた入力の最近の値に対応した結果を生成する。必要に応じて、これらのＡＤＣ値を更に処理することにより、印加アナログ入力値の更なる尺度を表すデジタル出力（例えば、その二乗平均値）を生成することも可能である。

この基本的なデルタシグマアーキテクチャについては周知であり、この基本アーキテクチャ並びにその変形は、文献に記述されているように、様々な異なるアプリケーションに、これまで使用されている。具体的には、非特許文献１を参照されたい。

１９５４年に、Ｃ． Ｃ． Ｃｕｔｌｅｒがデルタ変調器を最初に提案し（特許文献１）、１９６２年に、Ｉｎｏｓｅ、Ｙａｓｕｄａ、及びＭｕｒａｋａｍｉが、これに対するシグマ改善を提案して以来、多年にわたり、基本デルタシグマ法の多数の改善や拡張が存在している。これらの中には、性能を改善するために、ネスト又はカスケード接続することにより、このアーキテクチャの１つのインスタンスを別のもの（「更に高次のループ」）と共に内蔵する様々な方法が存在している。

現時点においては、デルタシグマアーキテクチャは、ＡＤＣに関する既知の最も高精度なアーキテクチャである。その他のＡＤＣアーキテクチャは、更に高速で稼働可能であるが、デルタシグマアーキテクチャは、主にＤＡＣにのみに依存した精度と線形性を具備している。これは、ループをバランスさせているのが、実際の入力と、フィードバックの供給源であるＤＡＣによって生成されるその複製の間の差であるということを考慮すれば、理解することができよう（この場合に、「バランス」という用語には、正しい回答を中心として「時間の経過に伴ってバランス」する連続したハンチングの概念が含まれている）。ループは、ＡＤＣ内の非線形性或いは積分器内のオフセット又は非線形性を、ハンチングを通じてナル化するべき更なる誤差としてのみ解釈する。従って、我々は、ハンチングをＡＣＤ及びＤＡＣ内の有限な分解能から生じる量子化問題に対応した成分を具備するものとして考えることが可能であり、（ハンチングを通じて）ループをバランスさせるには、なんらかの程度において出現するその他の成分が必要である。従って、ループがバランスしている場合には、当然、ＤＡＣへのデジタル入力は、実際の入力とフィードバックの間の差における誤差を我々が検出可能な程度に入力を表すＧＯＴを具備している。積分器が、デルタシグマアーキテクチャにおいて、このような強力な役割を果たしている理由は、ここにある（時間の経過に伴って、非常に小さな誤差（不均衡の程度を考慮されたい）を動作可能な量に蓄積し、これにより、ハンチングプロセスを駆動してそれらをナル化する）。

ここでは、我々は、包含されている特許文献２に記述されているＤＡＣが、とにかく、現時点においては、デルタシグマコンバータに使用するという観点において、良好なものであると考える。これは、非常に安定した遷移時間と非常に大きな電圧スイングを示すように設計されたパルス幅／デューティサイクルの問題である。本出願において、我々は、商用生産されたＤＶＭ（Ｄｉｄｉｔａｌ Ｖｏｌｔ Ｍｅｔｅｒ）において取得可能な最良の線形性と最高の精度により、デルタシグマＡＤＣを作動させる方法を追求している。又、我々は、文献に記述されている「更に高次のループ」の多くが、安定性の問題を具備しているという点にも留意している（例えば、特定の条件下において、ハンチング動作は、入力を追跡して誤差をナル化するメカニズムではなく、意図的で独立した「自動巻きの発振器」となる）。

多くの観点において、デルタシグマアーキテクチャは、サンプリング制御ループに類似しており、（サンプリングされた）離散型又は連続型の積分器メカニズムのいずれかにより、必要な積分を提供可能である。消費者向け又はその他の大容量／低コストアプリケーション用のデルタシグマ変換法のいくつかの例においては、集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）設計の技法を適用し、デルタシグマコンバータの全体を単一チップ内において製造している。しばしば、これらの作業の一部として、スイッチトキャパシタ積分法が選好され、連続積分器が回避されている（スイッチトキャパシタ積分法は、ＤＡＣとＡＤＣがそれぞれのあるべき出力について決定を下す際に離散した時点において取得したサンプルにのみ基づいて出力を生成しており、安定状態のＤＣ入力の場合に、スイッチトキャパシタ積分器は、その代わりに連続積分器を使用した場合の実際の出力と同等の出力を生成する）。そして、スイッチトキャパシタ積分器においては、サンプリング法を使用して離散した時点の概念を実現しているため、ＡＣ入力が自動的に一連の離散したステップに量子化される（各ループ決定の間におけるあらゆるＡＣ入力の変化は、観察されず、単純に無視される）。しかしながら、このようなスイッチトキャパシタ積分法は、これがその一部を構成しているデルタシグマコンバータの精度を制限する様々な誤差メカニズムに（ＤＣ入力の場合にさえ）晒されることになる。現時点においては、最高精度のデルタシグマＡＤＣは、実際に連続時間型（純粋なアナログを考えられたい）の積分器を使用しなければならない。

又、デルタシグマアーキテクチャにおけるフィードバックのループ決定時間が短い（例えば、マイクロ秒のレベルである）場合には、我々は、デルタシグマ法を使用して最大１００ＫＨｚ程度の帯域幅を具備するＡＣ信号を表すデジタル値のシーケンスを生成する誘惑にかられる。残念ながら、ＤＣにおいて高精度を得るのに必要な純粋なアナログ積分器は、周波数が高くなるほど増大する（積分されたループ誤差信号内における）周波数に関連した誤差を生成し、ループの性能を劣化させる。従って、ＡＣ入力を有する連続積分器の使用は、改善を要するデルタシグマ動作の更なる領域である。

実際に連続型の積分器を使用すると、ＡＣ信号の「余分」な積分を実行することになり、この結果、ハンチングに更なる成分が追加されることが判明している（これは、ＡＣ入力が、量子化及びフィードバック調節のための各ループ決定サイクルの間において継続的に変化しているという意味においてのみ「余分」であり、連続型の積分器は、この動きを観察し、これを積分の結果に含める）。ある意味において、誤差信号におけるこれらの更なる動きは、出力に悪影響を及ぼす望ましくない成分を構成している（これらは、ループの世界の量子化されたビューに関する限り、「唐突」に発生する）。

米国特許第２，９２７，９６２号 米国特許第６，８７６，２４１Ｂ２号 Ｓｔｅｖｅｎ Ｒ． Ｎｏｒｓｗｏｒｔｈｙ、Ｒｉｃｈａｒｄ Ｓｃｈｒｅｉｅｒ、及びＧａｂｏｒ Ｃ． Ｔｅｍｅｓ編、「ＯＶＥＲＳＡＭＰＬＩＮＧ ＤＥＬＴＡ−ＳＩＧＭＡ ＤＡＴＡ ＣＯＮＶＥＲＴＥＲＳ Ｔｈｅｏｒｙ， Ｄｅｓｉｇｎ ａｎｄ Ｓｉｍｕｌａｔｉｏｎ」（ＩＥＥＥ Ｐｒｅｓｓ、１９９７年出版、ＩＳＢＮ ０−７８０３−１０４５−４）

高精度であると共に連続時間型の純正な(genuine)アナログ積分器を使用するデルタシグマコンバータに生じる入力周波数に関連した誤差を除去する方法が存在するならば、望ましいであろう。

デルタシグマコンバータは、好適な高精度のＤＡＣと、２つのＡＤＣの粗／密アーキテクチャと、を内蔵することにより、安定した高速であって高精度の結果を実現し、この場合に、積分された誤差信号は、粗ＡＤＣに接続されており、このマルチビット出力が、ＤＡＣを駆動してフィードバックを生成し、これがループのバランスを実現する。粗ＡＤＣは、結果の最上位桁（ビット）をも供給している。又、積分された誤差信号は、密ＡＤＣにも印加されており、この出力ビットは、フィードバックには内蔵されないが、粗ＡＤＣの出力ビットと合成される。粗及び密ＡＤＣの合成ビットは、処理された後に、フィルタに印加され、このフィルタが、ループバランスを表すハンチングを平均化する。この結果、コンバータが動作する分解能が大幅に増大し、これにより、フィルタリングの前における可変速度／分解能の選択が可能となる。全体的な線形性は、基本的にＤＡＣの線形性にのみ依存している。ＤＣフィードフォワード回路が、印加入力信号の複製によって積分器の別の経路に流し、これを加算器を通じて粗ＡＤＣに印加する。フィードバック駆動ハンチングが、静的入力の場合に、誤差信号をゼロに平均化させるため、積分器の出力は、印加入力の積分を含まない積分済みの誤差信号のみとなり、この結果、密ＡＤＣのダイナミックレンジに対するニーズが除去される。ＡＣフィードフォワード回路が補償電圧を供給し、この補償電圧が、積分器出力から除去されると共に（又は、この代わりに、その入力に追加されると共に）、連続時間型の純粋なアナログ積分メカニズムが使用された場合に積分器の出力に出現する周波数に関連した誤差を補正する。この技法においては、最小限のコンポーネントを使用しており、スイッチトキャパシタなどの離散積分法の使用と互換性を有すると共に、好適なマルチビットフィードバックの代わりに、シングルビットフィードバックを使用している。

まず、図１を参照すれば、アナログからデジタルへの変換を実行する初期の従来技術によるデルタシグマ構成の概略ブロックダイアグラム１が示されている。入力電圧２が入力導電体３に印加され、入力電圧は、ここからアナログ電圧加算回路５の第１＋（プラス）入力４に接続されている。導電体３に印加された入力電圧に対しては、第１＋入力４に到達する前に、従来の適切な信号調節（図示されてはいない）を適用可能であり、この信号調節の目的は、既知の量（限度ｄｖ／ｄｔ）だけ入力を減衰させたり、或いは、それらが特定の大きさを超過している場合などに、それらをクリッピングすることによって電圧の偏位を制限することであってよい。

電圧加算回路５に対しては、第２＋端子６において、フィードバック電圧７も印加されれており、これは、極性が反対の印加入力信号２の複製を略近似している。従って、電圧加算回路５の出力８は、フィードバック電圧７が印加入力信号２の複製となることに実際に失敗した状況を示す誤差信号（差分）である。

図１の基本的なアーキテクチャにおいては、誤差信号８は、積分器９によって積分され、この積分器の出力１０が、後の処理（１６、１７、１８）において望ましいデジタル出力（１９）となるようにデジタル化されており（１１、１２、１３）、且つ、この同一のデジタル化された積分器の出力１４は、フィードバックＤＡＣ１５により、アナログフィードバック電圧７に再変換されている（ＡＤＣからのデジタル出力１４は、アナログ電圧に変換される前に、ＤＡＣ１５内において変更され、その極性が反転している）。積分器の使用は、特定の結果を具備しており、これを理解することが、以下の説明の有用な出発点となる。主なものは、積分器の出力が、ループ状態の履歴の累積的なメモリとして機能するという点にある（即ち、この結果、継続する誤差が蓄積され、ハンチングを通じたバランスが可能になる）。デジタル化された出力１４が、誤差信号８を具備していないフィードバック電圧７をフィードバックＤＡＣから生成すれば、積分器の出力１０は、変化を停止することになる（ループが、正確に収束した状態となり、且つ、理想的には、入力に変化が生じるまで、その状態に留まることになる）。当然のことながら、まず、様々な条件が整わなければないため（印加された入力２が、ＡＤＣ及びＤＡＣの離散時間特性と一致するように、静的である（或いは、少なくとも、ループ決定時間を除いて、変化しない）必要があり、且つ、印加された入力が、ＤＡＣが正確に生成可能な値である（従って、ゼロの誤差信号を生成可能である）必要があろう）、この幸福な状況は、存在したとしても、めったに生じものではない。

主要な代表的な動作方式は、誤差信号８を、いずれかの方向に、わずかな量だけ、非ゼロにするものである。例えば、しばらくの間、それがわずかに低過ぎると、ＡＤＣの出力１４が増大することにより、現在の誤差よりも大きな誤差が生成されることになる。継続する誤差信号が、積分器９により、その出力１０の継続的に増大する変化として蓄積され、この結果、最終的にＡＤＣ内における変化が生成される。この変化は、ＤＡＣ１５に反映された後に、誤差信号８に反映され、これが、今度は、もう１つの方向において、ある量だけ、逸脱することになる。積分器は、誤差信号の極性が再度反転するまで、このもう１つの方向において、その出力のランピングを開始し、同様の内容が再度発生する。ループがハンチングするのである。これは悪いことではなく、我々は、すべてのものが適切に動作し、安定した入力が付与された場合には、誤差信号８の平均値がゼロとなることを確信する（さもなければ、積分器が、継続する誤差を「観察」し、対応するフィードバックを具備した動作可能な量に積分する）。この誤差信号の平均がゼロであるという概念から、我々は、特定の結論を導出可能である。その主なものは、ＤＡＣが略理想的なものであれば、（ＤＡＣの出力が、即ち、ＡＤＣの出力であるため）ＡＤＣの出力の平均は入力を表しているに違いないというものである。更なる結論は、バランス（これは、この場合にも、時間の経過に伴う平均の意味におけるものである）を生成するのに必要なハンチングの自動的な調節により、ＡＤＣの非線形性が隠蔽されるということである。

デルタシグマループの非収束は、長い除算の場合に発生する反復し終結しない少数の端数を暗示するものと考えることができよう。我々が、１４２８５７１４２８５７１．．．という数字列を取り上げた場合に、読者は、多少の検討の後に、「これは、１対７の比率におけるなんらかの変動を表している」と確信を持って主張可能であろう。すぐに判明するように、デルタシグマのこの終結しない少数の端数との比較は、当初は、魅力的に思われるが、正しいものではない。この例を継続すれば、ループの出力は、実際には、１／７、１／、８、１／７、１／９、．．．などのようになる可能性が高いであろう。

ここで、デジタルフィルタ１６の機能について十分に理解することができよう。この出力は、前述の「平均」値であり、その目的は、ハンチング（これは、値のシーケンスである）を抑制し、且つ、それを単一の値によって置換することにある。ここで、ループ動作のサイクル時間は、入力電圧２として印加するべく我々が準備する最高速のｄｖ／ｄｔよりも何倍も高速であるという我々の発言を思い出して頂きたい。例えば、ＡＤＣとＤＡＣは、１マイクロ秒ごとに新しい出力を生成する。次いで、フィルタ１６は、その出力１７において、（正確には、デジタルの形態で）百ＫＨｚの入力信号さえも十分に再構築可能であろう。印加入力電圧が低速であることが判明しており、且つ、更に下流におけるメカニズムの使用にとって、このような高速の信号表現が望ましくない（或いは、必要ではない）場合には、デシメータ１８が、その出力１９において低速のデータレートを生成可能である。又、この構成によれば、完了した計測値を供給可能なレートとそれらの分解能の間の調節可能なトレードオフも可能である。

実際に、平均化の量とデシメーション係数は、アプリケーション又はアプリケーション内の構成に応じて変化可能である。平均化の程度を増大させると、計測雑音が減少する。この結果、入力信号帯域幅と分解能の間のトレードオフが可能となる。平均化の程度が高い場合には、通常、デシメーション係数を増大させることによって望ましい計測帯域幅と読み取り（計測）レートをマッチングさせる。これにより、計測速度と分解能の間のトレードオフが可能となる。このメカニズムについては周知であり、デシメートされたサンプルレートに対するＡＤＣのサンプリングレートの比率をオーバーサンプリング係数と呼んでいる。

図１の方法に従って構築された従来の変換ループの場合に、非常に高いレートでループを動作させる際には、通常、ＡＤＣとしてシングルビット比較器と、相対的に単純なシングルビットＤＡＣを使用する。その動作により、ビットシーケンス（例えば、それぞれのビットは、プラス又はマイナスのフルスケールを表している）が生成され、このビットシーケンスが、最後のｎ個のビットの平均を生成するフィルタによって解釈される。フィルタは、通常、例えば、相対的に大きな重みがｎ個の中の中間のビットに付与されるように、「形状（ｓｈａｐｅ）」を具備している。図１のループは、正確に収束しない限り（十分な可能性を有している）、ループ決定レートで変化する誤差信号８を生成することになることに留意されたい。これらの変化は、継続する段階的な変動である（ハンチング）。積分され、ＡＤＣ（１１、１３）によって計測され、次いで、フィルタ１６によってＡＤＣの出力１４から「除去」されるのは、ループ決定レートにおける段階的な変化から構築されたこれらの継続的な変動である。

次の項目を説明する前に、デジタルフィルタ１６と、これがフィルタリングする値の特性に関係するいくつかのトピックについて更に検討しておくのが有用であろう。この検討の一部として、ＡＤＣ（１１、１３）を、例えば、６又は８ビットのマルチビットＡＤＣとすることが有用である（６又は８ビットは、非常に実現可能な量であり、この使用は実際的である）。フィルタリングの全体的なパラダイムの識別から始めよう。デルタシグマについてわずかな知識しか有していない者のために、使用する実際のパラダイムを識別すると共に、使用しないものを排除しておくのが有用である。

いずれの場合にも、ＡＤＣからのｎ個のビットは、２^ｎシンボルの値空間内における通常の値を識別する個々のシンボルとして取り扱われる。従って、ＡＤＣが４ビットから構成されている場合には、我々は、躊躇することなく、慣れ親しんだ０、１、２、．．．、９、ａ、ｂ、ｃ、ｄ、ｅ、ｆという１６進数として、これらのシンボルを識別することになろう。単一ビットの一般的なケースにおいては、２つの数字は、２進の１と０のみである。８ビットのケースにおいては、値空間は、そのサイズが２５６個のシンボルであり、我々は、この集合体の個々の２５６個の異なる構成要素の便利な名前（又は、数値シンボル）のリストや、この集合体用に認識されている従来からの名前を具備しておらず（代数学者は、これを「Ｉ ｍｏｄ ２５６（Ｉｎｔｅｇｅｒｓ ｍｏｄｕｌｏ ２^８）」と呼ぶであろう）、従って、我々は、（それぞれを、いわば、溶解した量（fused quantity）として）８ビットを１つにグループ化し、これらのそれぞれのグループを「８項の長さ（ｅｉｇｈｔ ｔｈｉｎｇｓ ｌｏｎｇ）」を有する複合シンボルとして取り扱うことでよしとする。我々は、シンボルを表す手段として以外には、「項（ｔｈｉｎｇｓ）」（２進は、ビット自身を意味している）に対して注意を払うことはなく、且つ、いずれの場合にも、我々は、様々なビットを単純に１つの長い文字列に結合したり、それが長い２進数であると言ったりすることは決してない。

説明を継続すれば、変換が始まり、生成されるシンボルは、シンボルが互いに関係する方法を制御する開始点を具備していると考えるであろう。１／７の終結しない少数の端数の先程の例においては、読者は、文字列１４２８５７１４２．．．内の第１桁が、１／１０において、１と重み付けされており、第２桁が、１／１００において、４と重み付けされている（以下同様）ことを知る必要があろう。この意味するところは、デルタシグマ計測サイクルとフィルタリング動作は、いずれも、開始点と持続時間を具備しており（この後に、これらは、いずれも、初めからやり直すことになる）、且つ、「フィルタリング」の総量は、示されている特定の重み付けされた加算になるということである。デルタシグマ変換ループは、最初のスタートアップ以外には、このような開始点を具備していないため、この概念は、破棄して頂きたい。一旦始まると、これは、単純に無制限に動作する。この後、いつでも、フィルタリングを出力に接続可能であり、十分な数のシンボルのフィルタリングが完了した後に、有効な結果が生成されることになる（第１シンボルが存在しておらず、且つ、シンボルと関連する永続的な位置的な重要性も存在していない）。

従って、正しいパラダイムは、以下のとおりである。ループは、継続的に動作し、無制限に長いシンボルのシーケンスを生成する。フィルタが、最新のｑ個のシンボルのアパーチャを具備しており、フィルタに印加された最新のｑ個のシンボルの重み付けされた加算を使用して平均を生成する。新しいシンボルが印加されるたびに、最も古いものがドロップされ、フィルタは、異なるｑ個のシンボルを収容する。フィルタは、この新しいシンボルの組み合わせから新しい平均を生成する（１つの新しいシンボルが入り（パイプが充填されるたびに）、１つの新しい平均が出力される）。そして、平均を生成する際には、しばしば、そのｑ個のシーケンス内の中央又は中間のシンボルに対して、シーケンスの開始点及び終了点に位置しているものよりも大きな重みが付与されることを忘れてはならない。

わかりやすくするべく、最後に、もう一度だけ、１／７の例を再度簡単に参照しておこう。対称的なプラス又はマイナス入力に４ビットのＡＤＣを使用している場合には、煩わしい＋（１／７）のフルスケールの結果をどのように表現可能であろうか。さて、４ビットは、１６個の異なるシンボルをエンコードし、これらの意味は、フルスケールの±０／８、±１／８、±２／８、±３／８、．．．±７／８の部分であってよい。我々は、我々が混乱しない限り、１６個のシンボルをａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ並びに−ａ、−ｂ、−ｃ、−ｄ、−ｅ、−ｆ、−ｇ、及び−ｈと命名可能であり、或いは、分子内において使用されている±０〜±７を名前として使用することも可能であろう。そして、我々が、どのようにそれらの名前を宣言しようとも、稼働するデルタシグマフィルタシステムの内部においては、我々は、ほとんど確実に、４ビットのグループに対して、２の補数表現（これが好ましい）又は符号／大きさ表現（Ｓ０００、Ｓ００１、Ｓ０１０、．．．、Ｓ１１１、ここで、Ｓは、符号ビットを表している）のいずれかを使用することになろう。従って、＋１／７の表現の問題に対する１つの回答は、ｂ、ｃ、ｂ、ｃ、ａ、ｄ、ｂ、ｃ．．．というシーケンスである。均一な重み付けを使用することにより、これらの９つのシンボルの平均は、０．１３８８８．．．となり、これは、０．１４２８５７１．．．の望ましい値を０．００４だけ下回っている。フードバック制御近似プロセスにおいて、入力（ターゲット１／７）が（「低速」）で変化している場合にも、シーケンスが長いほど、より良好な近似が可能となろう。

次に、デルタシグマ回路の設計者にとって密接で大切なトピックであるノイズシェーピングと、これがフィルタに及ぼす影響について簡単に触れておくことにする。このためには、我々は、「雑音」の多少専門的な概念を導入する必要がある（これは、デルタシグマ回路と関連して習慣的に使用されているものである）。

まず、我々は、デルタシグマ動作の基本的な規則が、非常に予測可能である（その特性が、ほとんど演算的である）ように思われるという点に注目する。又、我々は、理想と理論において、特定のデルタシグマ回路に関する十分に詳細な説明が付与された場合には、ループが初期条件の所与の組について生成することになるシンボルのシーケンスをコンピュータプログラム（或いは、恐らくは、なんらかのその他のモデル）によって確実に予測可能であるという主張が妥当なものであるということをも認定する。しかしながら、現実は、かなり異なっている。

しばしば、真に線形のシステムであるかのように分析されているという事実にも拘らず、デルタシグマは、実際には、量子化に固有の不連続性（これは、入力に対する出力の非線形性として表れる）を含んでいる。これらに起因し、非線形システム内の混乱した動作と関連する「初期条件に対する感度（ｓｅｎｓｉｔｉｖｉｔｙ ｔｏ ｉｎｉｔｉａｌ ｃｏｎｄｉｔｉｏｎｓ）」動作を刺激する予測不能な内部信号の変動を生成するわずかな量の「真(real)」の熱的に誘発された(thermally induced)ランダム動作又は量子に似たランダム動作（これらは、いずれも、不可避に存在する）が発生可能である。デルタシグマは、略線形ではあるが、多少の分散した離散非線形性を有していると我々は表現可能であろう。従って、これは、ループ内にランダム雑音の噴霧器を有する邪悪な悪魔が存在しているのようなものであり、この結果、いくつかの決定サイクルの後に、長期のデターミニスティックな予測性が消失し、所定程度の有限な精度が欠如し、利得に関する有限な更なる詳細事項も欠如し、モデル内に内蔵されている閾値と遅延により、例えば、５０又は１００決定サイクルの後に実際の回路の動作を正確に予測することが可能となる。短期予測性は、統計法による全体的な動作の特性と同様に、可能な状態に留まる。

このような場合にデルタシグマ動作を分析する通常の方法は、ループによって生成されるシンボルの動作を２つのクラスに分離可能であると主張するものである。１つのクラスは、変化する入力の追跡の結果として生じる基本的なループ応答であり、もう１つは、入力が完全に安定し変化しない場合にも存在するハンチングである。フィルタの望ましい特性は、変化する入力を追跡するフィルタリング済みのループ出力の能力に対して過度に影響を及ぼすことなしに、ハンチングを抑制（平均化）するというものであることを我々はすぐに理解可能である。ハンチングが、ループが忠実に追跡すると我々が期待している印加入力の最高周波数から（周波数軸上において）十分に離隔した高周波数動作であることを我々は発見したい。これは、印加入力が提示可能な最短周期と比べて相対的に短い決定時間によってループを動作させることにより、ある程度まで実現可能である。

但し、これだけではない。平均が１／７になるシンボルについて我々が先程提示した例を思い出して頂きたい。所与の実装において、ハンチングを望ましい分解能に平均化するのに必要な予想シーケンス長が存在している。これは、フィルタが、作用し、除去しなければならないシーケンス長である。本明細書の説明対象となっているアーキテクチャは、「１次」のものであり、１次ループの場合には、それぞれのオーバーサンプリング係数を倍増させることにより、ハンチングに関係する雑音が１．５ビットだけ低減することが既に示されている。

これらのすべてに留意した場合に、通常の分析法は、ハンチングを純粋なランダム雑音として特徴付けた後に、スペクトル内の相対的に高周波数の場所にシフトさせるために、ループのアーキテクチャに対して実行可能な内容を求めるというものである。この結果、これをデルタシグマに適用した際に、「ノイズシェーピング」という用語が生じる。実行可能ななにものかが存在していることが判明した。

次に、図２に示されている改善されたアーキテクチャ２０を検討しよう。こちらも、従来のものではあるが、その改善点は、興味深いものである。以前と同様に、印加された入力電圧２１は、アナログ電圧加算回路２３の第１＋（プラス）入力２２に現れる。以前と同様に、第２＋入力２４は、（予め極性反転された）フィードバック電圧２５を受領しており、これは、ループ全体によって供給される（フィルタリングされていない）出力を表している。以前と同様に、この場合にも、（未加工の）ループ出力（３６）は、ＡＤＣ（３３、３４、３５）からのものであり、これが、（Ａ）誤差信号２６を生成するべくその出力２５が電圧加算回路の第２＋入力２４に印加されているフィードバックＤＡＣ３７と、（Ｂ）デジタル出力４１を生成するべくその出力３９をデシメータ４０によってダウンサンプリング可能なフィルタ３８と、に印加されている。

但し、図２の場合には、電圧加算器（３０）の１つの＋（プラス）入力３１にも、実際の入力２１が印加されており、この電圧加算器のもう１つの＋入力２９は、積分器２７の出力２８であり、この出力３２は、ＡＤＣ（３３、３４、３５）への入力となっている。この効果は、入力電圧２１をＡＤＣに直接印加するというものである。以前と同様に、積分器は、誤差信号２６によって駆動されているが、この場合には、この誤差信号２６は、ループが入力を正確に量子化できない誤差のみを表しており、印加された入力電圧２１の変化を積分器が追跡するための待機段階によって生じる誤差を含んではいない。即ち、恐らくは、（真のバイナリ方式の場合に）、シングルビットＡＤＣ及びＤＡＣは、±１（ｔｉｍｅｓ ｚｅｒｏ−ｔｏ−ｐｌｕｓ ｆｕｌｌ ｓｃａｌｅ）のみを表現可能であり、マルチビットＡＤＣ及びＤＡＣの場合にも、離散した±ｂｉｎａｒｙ ｆｒａｃｔｉｏｎａｌ−ｏｆ−ｆｕｌｌ−ｓｃａｌｅ値に対応したシンボルを正確に表現可能である。しかしながら、これらはいずれも、単一のシンボルを使用して１／７を正確に形成することができず、ループは、バランスを実現するべくハンチングしなればならない（当然のことながら、１／７は、多数のものの中の一例に過ぎず、我々は、例え、１／２などの「良好」な値の場合にも、ループが、恐らくは、正確にバランスしないことを理解している。ポイントは、継続的なハンチングを原則的に絶対に必要とする多くの入力値が存在しているということである）。このような量子化誤差が、誤差信号２６内に出現することになり、正確性の欠如の結果、結果的に前述のハンチング動作が生じることになる。印加された入力電圧内における突然の急峻な変化と関連する（別の）誤差（これは、さもなければ、積分器２７の出力が誤差のナル化に（これには、約３ループ決定サイクルを必要とする）必要なランピングを実行することに伴って有限なループ応答に帰因可能である）は、加算器３０の＋入力３１に印加された入力２２の複製である（ＤＣ）フィードフォワード４２により、ほとんど除去される。

ここでは、図２のブロックダイアグラム２０のアーキテクチャに関して、注目するべきいくつかの点が存在している。まず、出力が入力電圧の全体レンジとマッチングしている図１の積分器出力１０とは異なり、図２の積分器出力２８は、（これが図１と同一の積分回路であると仮定すると）、ＤＡＣによる量子化の隣接するレベル間における段階に対応した量のみにわたる範囲をとることになる。第２に、ループの伝達関数の分析は、それがｓｉｎｃ（（ｓｉｎ ｘ）／ｘ）からフラットに変化することを示している。

次に、図３を参照すれば、図２のブロックダイアグラム２０をその出発点とするデルタシグマアーキテクチャのブロックダイアグラム４３が示されている。ＡＣフィードフォワードメカニズム（５５）を無視すれば、このフィードバックループの動作は、基本的に、図２との関連で説明したとおりである。従って、計測対象である印加入力電圧４４が、第１電圧加算回路４６の第１＋（プラス）入力端子４５に接続されている。印加入力電圧を（間もなく説明する粗の計測動作を通じて）近似したフィードバック電圧４８（但し、これは、反対の極性を有している）が、第１電圧加算回路４６の第２＋（プラス）入力４７に印加されている。この場合にも、誤差電圧４９である差分電圧が、第１電圧加算回路４６によって生成され、これが、積分器５０への入力として使用されている。積分器５０の出力５１は、電圧差分回路５３の＋入力５２に接続されており、この電圧差分回路は、回路５５（これについては、間もなく説明する）からＡＣフィードフォワード電圧を受領する−入力５４を具備している。電圧差分回路５３からの出力電圧６８は、２つの場所に送られている。１つは、第２電圧加算回路６１の＋入力６０であり、この第２電圧加算回路のもう１つの＋入力５９は、回路５７からのＤＣフィードフォワード電圧５８である（このＤＣフィードフォワード構成は、基本的に、図２との関連で説明したものと同一である）。もう１つの場所用の電圧６８は、密ＡＤＣ６９の入力に送られており、この密ＡＤＣは、（密）サンプル／保持回路と（密）量子化器から構成されている（このＡＤＣは、好ましくは、機能的に単一のものになっている市販の部品であることから、当然、これらのコンポーネントは、別個のものでなくてもよい）。

ここで、第２電圧加算器６１の出力６２は、粗ＡＤＣ６３に印加されており、この粗ＡＤＣも、同様に（粗）サンプル／保持回路と（粗）量子化器（こちらも、好ましくは、両方の機能を合成した単一部品である可能性が高い市販部品である）から構成されている。図２のブロック２０と同様に、（粗）ＡＤＣ６３の出力６４は、望ましいデジタル出力（７６）を生成するための成分として使用されており、且つ、その（極性反転された）出力４８が、第１電圧加算回路４６の入力４７に印加されるフィードバックＤＡＣ６７の入力として、フィードバックされている。

粗及び密のＡＤＣのそれぞれからの出力６４及び７０は、マージ回路（又は、マージ機能）６６の個々の入力６５及び７１に印加されており、このマージ回路は、これらの粗及び密値を合成し、（フィルタリングなどがまだ施されていないにも拘らず）高精度の結果（例えば、２^１２個の異なるシンボルの空間内における１２ビットシンボル）を生成する。マージ回路からのマージ済みの高精度出力７２は、以前と同様に、デジタルフィルタ７３によってデジタルフィルタリングされ、次いで、フィルタリング済みの出力７４が、デシメータ７５により、適宜、デシメートされることにより、高精度な出力７６が生成される。フィルタリングにより、結果の精度を更に向上させている。マージ（６６）、デジタルフィルタ（７３）、及びデシメータ（７５）の動作は、制御埋込型システムによって（或いは、複合集積回路によって実装された特殊目的のハードウェアによって）実行されるソフトウェアとして、実行可能であることを理解されたい。

フィードバックＤＡＣ６７について多少のコメントが必要であろう。既に包含されている「ＣＩＲＣＵＩＴ ＦＯＲ ＧＥＮＥＲＡＴＩＮＧ ＦＲＯＭ ＬＯＷ ＶＯＬＴＡＧＥ ＥＤＧＥＳ ＨＩＧＨＥＲ ＰＵＬＳＥＳ ＨＡＶＩＮＧ ＰＲＥＣＩＳＥ ＡＭＰＬＩＴＵＤＥＳ ＡＮＤ ＤＵＲＡＴＩＯＮＳ」にフィードバックＤＡＣ６７の実装のいくつかの好適な態様について記述されていることを本明細書の冒頭において指摘した。提示されているものの中に、低電圧ロジックレベルによって表現されたマルチビットバイナリ値（ＤＡＣへの「デジタル」入力）をＤＡＣ６７によってパルスに変換しているものが存在している（このパルスは、高精度な幅を有すると共に、いずれかの極性の高精度であって、非高精度のロジックレベルの電圧よりも格段に大きな振幅を具備している）。相対的に高い電圧値は、良好な信号対雑音比を得るのに有用である。読者は、高精度であるかどうかとは無関係に、パルス幅自体が、ＤＡＣからの「アナログ」出力として通常意味されているものとは異なっていることに気付いたであろう。この場合には（並びに、デルタシグマアーキテクチャ環境においては）、振幅が一定であり、且つ、デューティサイクルが一定のパルスの時間の経過に伴う平均値は、一意で安定したアナログＤＣ電圧に正確に対応しているため、この名称は実際に適切であり、積分器（９、２７、５０）は、（当初は、印加された入力電圧との電圧差を形成するべく動作するものの）、実際には、この時間の経過に伴う平均を供給する。積分器は、このパルス幅スタイルのＤＡＣからの一連のパルスの幅と振幅の両方に応答しており、且つ、デルタシグマコンバータの線形性は、基本的にフィードバックＤＡＣの線形性によって決定されるため、我々は、高精度な幅と高精度な振幅の両方を生成するＤＡＣ回路を選択しなければならないことを理解されたい。尚、この文脈において、高精度な幅とは、固定クロックレートにおいて発生するパルスの高精度なデューティサイクルを意味しており、高精度な振幅とは、それぞれのパルスが特定の立ち上がり時間や特定の振幅を具備しているのではなく、すべてのその他のパルスと同一の立ち上がり時間及び振幅を具備していることを意味している。これらを考慮した場合に、リークやドリフトなどを伴わない積分器と接続することにより、我々は、類似の精度を積分器の出力に帰することができる。以下においては、我々は、図３のブロックダイアグラム４３のアーキテクチャの利点について更に説明することとする。

ＤＡＣは、パルス幅システムに「ゼロに戻る（ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ）」又は「ゼロに戻らない（ｎｏｎ−ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ）」波形を使用可能である。ゼロに戻る波形の場合には、パルス幅変調は、すべての決定サイクルにおいて２つのエッジを使用する。ゼロに戻らない波形の場合には、パルス幅変調は、１決定サイクル当たりに、１つのエッジのみを使用する。所与のパルス幅整定時間においては、ゼロに戻らない波形のシステムが、より効率的ではあるが、出力フィルタリングにより、決定レートの半分のレートにおいてトーンを拒絶しなければならない。

以上において、図３に示されている各装置間の接続方法の説明を終了し、以下、このアーキテクチャが高精度の動作を実行する能力を有している理由を説明することとする。ループが安定化するように、なんらかの相対的に長い時間にわたって、安定した状態（ＤＣ）の入力が入力電圧４４として印加された状態にあると仮定しよう。この状態で、これを観察し、学習可能な内容を見てみよう。入力が、しばらくの間、静的な状態にあったため、ＡＣフィードフォワード回路５５の出力は、静的又はゼロのいずれかであり、この結果、加算器５３が積分器の出力５１に影響を与えることはなく、（この場合には）、我々は、ＡＣフィードフォワード機能を無視可能である。しかしながら、ＤＣフィードフォワード回路５７は、印加された入力電圧４４を密接に近似する出力を生成することになる。我々は、ＤＣフィードフォワード回路５７を、利得が１倍の安定した低ドリフト増幅器であると考えることができる。利得は、正確に１倍である必要はない（この場合に、誤差は、較正可能な誤差である）。その実際の利得がどのようなものであったとしても、ＤＣフィードフォワード回路５７の有効利得は、すべての適法なレベルの入力について、同一である必要がある。較正サイクル間における高い安定性、線形性、及び低ドリフトは、コンバータのフィードバックループのフィードバック動作から生じる対応した「カスタム生成」によるハンチングによって「自動的」にナル化される（ＡＤＣの線形性にのみ関連する）性能問題であるため、これらのその他の利点の重要性は格段に小さい。

ＤＣフィードフォワード電圧５８の効果は、さもなければ粗ＡＤＣ６３に印加入力電圧４４を最終的に近似させるのに必要な２つ又は３つのループ決定サイクルにおける積分器の大幅な変化に対するニーズを除去することにある（この「大幅な変化」は、前述のように、後でハンチングによって置換される全体的なランピング動作を最終的に終了させるどんどん小さくなる誤差信号４９を生成する）。要するに、印加された入力電圧が、（ＤＣフィードフォワード回路５７を介して）それ自身の複製を供給しているため、積分器による大きな偏位のランピングが不要であり、これは、そのようなランピングを伴うことなしに、ハンチングを開始する（即ち、ＤＣフィードフォワードにより、粗ＡＤＣ／ＤＡＣの組み合わせが、誤差電圧４９のサイズを制限するフィードバック電圧４８を非常に迅速に生成する）。通常の積分器出力は、ハンチングの最中に、印加入力電圧４４の端数（small fraction）を表しているため、これは、積分器の設計が、それ以外の場合ほどに厳しいものでなくてもよいことを意味していよう。一方、その他の考慮事項（例えば、相対的に高速の過負荷回復）は、図１に示されている構成と関連したフルダイナミックレンジを保持する積分器から恩恵を享受し続けることが可能である。いずれにしても、積分器の出力は、印加された入力電圧４４と粗ＡＤＣ６３の出力６４の間の誤差を表している。積分器の出力と粗ＡＤＣの出力は、いずれも、「ハンチング」動作を示すことになり、これらを時間の経過に伴って適切に理解することにより、「これらがなんであるのか」を知る必要がある。ハンチング動作（これは、ユビキタスである）とは別に、ＤＣフィードフォワードメカニズムの効果は、例えば、さもなければフルスケールとなるものの５又は１０パーセントのレンジ内において、積分器の出力を印加入力からある程度独立したものにすることができるという点にある。

もう少し説明を続けよう。粗ＡＤＣは、ある程度正確な低分解能の近似を実行する。これを単独で使用した場合には、後続の平均化により、その分解能を改善することになろう。しかしながら、ハイレベルのフィルタリングは、ＡＣ入力を追跡するための帯域幅を低減することになるため、平均化には、限度が存在している。更なる分解能が望ましい場合に、これを得るための１つの方法は、参照符号６３として、更に高性能のＡＤＣを使用するというものである。このＡＤＣは、少なくともループ決定レートと同一の速度で動作しなければならないため、これは、高価な解決策となろう。別の方法が存在している。

正確な収束がほとんど絶対に発生しないということが、デルタシグマコンバータの動作の特性であると我々は強調した（続いて発生するハンチングは、ＡＤＣによって生成されたシンボルシーケンスの値を平均化する際に考慮を要する「結果」の一部である）。単一のＡＤＣ（図２）の場合や粗ＡＤＣ６３（図３）のみの場合には、ハンチングは、ＡＤＣによって実行される量子化の後にのみ（並びに、この直接的な結果として）可視であることを理解されたい。実際の量子化の有限な特性に起因し、我々は、原則的に、シンボルの無制限に長いストリングを平均化し、そのストリングによって表されている最大精度を抽出しなければならないであろう。

ここで、誤差信号６８は、ループの動作のハンチング成分に過ぎず、これは、量子化されていないことに留意されたい。即ち、これは、（多少の遅延の後に）、（実際の）入力から（量子化済みの）計測された粗値を減算したものである。所与の量子化された粗シンボルを取得し、これを誤差信号６８の正しいインスタンスと関連付けた場合には、我々は、デルタシグマループが、その入力がどのようなものであるかを考える「完全」な説明を具備することになる。２つのもの（粗及び密計測値）を合成可能である場合には、我々は、もはや、シンボルの無制限に長いストリングを平均化してハンチングの影響を除去し、シーケンスが含んでいるすべての情報を抽出する必要はないであろう。結局、我々は、密計測値として誤差を取得し、これを粗のものと合成可能である。但し、これらは、依然として、いずれも、有限な分解能を有することになり、合成された粗／密シンボルの平均化は、残っている（そして、量子化されていない）ハンチングの痕跡を抑制し、シンボルのシーケンス内に依然として「埋め込まれてる」より高い精度を明らかにするための依然として有用なツールである。

この計画を成功させるには、減算（参照符号４６において実行されているもの）により、高精度な差分を生成しなければならず、我々は、（任意選択の）ＤＣフィードフォワードの存在のみならず、ＤＡＣ６７に対して主に依存することにより、「演算」を破壊しないようにすることとする（このために、我々は、包含されている’２４１特許に記述されているものなどの高精度なＤＡＣをわざわざ使用している）。従って、高精度なＤＡＣ（６７）を入手し、我々は、これを使用することにより、印加された入力電圧４４の一部である（ＤＣフィードフォワードの支援によって）粗ＡＤＣ６３が識別した量を入力から減算している。差分（４９）は、積分器５０に印加されており、この出力５１は、この差分４９の線形関数である（積分器は、固定レートの積分を具備しており、従って、固定されたループ決定インターバルの場合に、その等価な動作は、入力になんらかの定数を乗算し、これを以前の累積に加算するというものである）。ＤＣフィードフォワード電圧５８に起因し、誤差電圧４９は、粗ＡＤＣ６３と関連する「わたしは、これを正確に量子化不可能であり、ハンチングしなければならない」という長い文言の誤差である。任意の一時点における粗ＡＤＣの「瞬間的」な出力は、不完全な結果であり、且つ、対象となるのは、時間の経過に伴うこの動作（これは、ハンチング成分を含んでいる）であることを覚えておくことが重要である。当然のことながら、この動作の変化する特性（ハンチング）は、積分された誤差電圧によって生成される。

前述のように、積分された誤差電圧内に含まれている情報を取得する１つの方法は、非常に高性能な（「粗」）ＡＤＣによって計測されたハンチング動作を単純に処理するというものである。前述のように、別の（そして、更に優れた）方法は、分離されたハンチングに関係する誤差電圧を密ＡＤＣ６９によって別個に計測するというものである。粗ＡＤＣのダイナミックレンジを印加入力電圧の許容可能偏位全体にマッチングさせなければならないため、この後者の方法のほうが前者よりも優れている。従って、粗ＡＤＣの利用可能な分解能（例えば、８ビット）を大きな電圧スイングにマッピングする。密ＡＤＣ（これは、１０ビットの分解能を具備可能であろう）は、積分された誤差信号５１の格段に小さな偏位に対してのみ露出する（この場合にも、我々は、ＡＣフィードフォワード回路５５の動作を無視しているが、これは、この観察を否定するものではない）。格段に高い分解能を有しており、且つ、ＤＣフィードフォワードメカニズムによって「減算」された特定の量を反映してはいない（これに気付いていない）ことを除けば、粗ＡＤＣと同様に、密ＡＤＣ６９の出力は、ハンチングのデジタルバージョンを生成する。我々は、粗ＡＤＣ出力６４の最下位ビットが、密ＡＤＣの出力７０の最上位ビットの精度とオーバーラップし、この結果、マージメカニズム６６により、これらが適切に結合できるように構成しており、この入力の１つ６５は、粗ＡＤＣ出力６４を受領し、この入力の別のもの７１は、密ＡＤＣ出力７０を受領している。マージ処理の後に、まるで単純に１つの非常に良好な高精度の（これは、高価であることを考慮されたい）ＡＤＣ（図２の方式に従って使用されているもの）が存在しているかのように、この結合された結果を処理し、別のやり方で平均化することが可能である。

マージメカニズム６６の特性について説明する必要があろう。図１及び図２のＡＤＣからのビットを値空間内においてシンボルとして最良に構築する方法と、フィルタがシンボルの連続シーケンスを平均化するということに関する我々の説明を思い出して頂きたい。図３の粗及び密ＡＤＣの概念は、それぞれのＡＤＣが、それらの独自の個々の値空間内において同様にシンボルを生成し、これら２つの空間の間の関係を正しく理解している場合には、我々は、粗及び密のシンボルの対応するペアのメンバを合成し、より大きな分解能を具備した値空間に属する別の（高精度な）シンボルを取得可能であるというものである。従って、我々は、粗シンボルの８ビットのストリームと、これと関係する１０ビットの密シンボルのストリームを（同時に）取得し、これらのペアを合成することにより、フィルタによって平均化して更に大きな分解能を取得可能な、例えば、１６ビットの高精度のシンボルシーケンスを生成する。

ここで、マージ動作について更に詳細に説明しよう。これは、（粗）フィードバック計測における単位遅延（ループ決定サイクル）、以前の値から最新の値を減算する計測された密値用のフィルタ構成、密計測のスケールを粗のスケールに対して較正する利得要素（これは、適宜、マージ回路の前又は外に配置可能であり、これは、デジタル化された粗及び密値のいずれか又は両方に適用可能であろう）、並びに、フィルタリング及びスケーリングされた密値の遅延した粗値に対する加算から構成されている。利得較正が理想的なものであった場合には、この動作により、ループ動作の粗ＡＤＣ及びＤＡＣの態様に関連する量子化誤差がほとんど完全に除去されることになろう（密値の量子化が限定的であり、ハンチングによって生成されるシンボルのシーケンス内に埋め込まれたいくつかの情報が依然として残ることになるため、これは、略完全に除去されるに過ぎない。従って、依然として、平均化が望ましい）。この結果、略、密ＡＤＣの量子化雑音に対する粗ＡＤＣ及びフィードバックＤＡＣの量子化雑音の比率だけ、計測雑音が改善されることを理解されたい。マージフィルタ内における減算により、密ＡＤＣによって導入される低周波数の歪が排除されるため、マージ動作が線形性に対して影響を及ぼすことはない。

次に、ＡＣフィードフォワードメカニズム５５について検討しよう。まずは、これを必要とする理由について説明し、次いで、実行を要する内容の実行方法について説明する。ＡＣフィードフォワードを必要とする理由の説明を始めるために、積分器５０が、連続時間タイプではなく（即ち、固定コンデンサを充／放電する連続調節可能な定電流源ではなく）、スイッチトキャパシタ型のものから構成されているものと仮定しよう。スイッチトキャパシタ積分器は、そのキャプチャされたサンプリング値によって積分器が駆動されるサンプリング回路として動作する。これは、それぞれのサンプリング時間の後に、サンプリングの瞬間においてキャプチャされた電圧に対して、その動作を実行し、且つ、これは、各サンプリング時間の間において「真」の入力電圧が示すどのような動作によっても影響を受けることはない。これは、事実上、「ｑｕａｎｔｉｚｅｄ−ｔｏ−ｄｉｓｃｒｅｔｅ−ｔｉｍｅｓ」構成であり、実際に、デルタシグマループアーキテクチャの残りの部分の量子化された特性と非常に良好に一致する。従って、原則的に、いずれの場合にも、これは、ＡＣフィードフォワードメカニズムによる補正を必要とする動作を示さない（では、なぜ、我々は、スイッチトキャパシタ積分器の使用を選好しないのであろうか。利用可能な実際的な回路が、有限なスイッチング時間や大きい及び小さい信号における異なる動作などのその他の制限を具備しており、この結果、計測の精度が劣化するため、我々は、サンプル及び保持回路を回避し、この代わりに、入力信号に常に露出した状態にある純粋な連続時間積分器の使用を選好するのである）。即ち、原則的に、理想的なスイッチトキャパシタ積分器は、サンプリングの時点（これは、システムの残りの部分がものごとを決定する時点でもある）における状態のみの関数である出力を生成することになろう。可動信号の悪影響は、ナイキストサンプリング基準を適用することによって抑制され、これは、全体としてシステムにも適用される。よく考えてみれば、読者は、図１〜２の（サンプリングされた）デルタシグマループ内における使用の際の要件に関する限り、理想的なスイッチトキャパシタ積分器の動作は、「無誤差」であることを理解するであろう。連続時間型の（リアル）積分器によって匹敵する動作を実現するには、印加入力信号を量子化し、デルタシグマループの残りの部分によって使用されている決定時間においてのみ段階的な方式でその変化を許容しなければならないであろう。これを実行した場合には、２つの積分法の間の違いを弁別する方法が存在しないことになり、且つ、ＡＣフィードフォワードメカニズムは、この場合にも、不要となろう。

次に、我々は、連続時間型積分器を使用し、且つ、印加入力電圧の時間の経過に伴う変化を許容した場合に問題となるものについて説明する。印加入力電圧４４が、大きなピークツーピーク電圧と、ループの決定レートに比べて長い周期と、を有する正弦波のＡＣ成分を具備しているとしよう。便利な（但し、一般にＡＣ成分の特性は任意であるため、案出された）例として、正弦波成分が、決定時間Ｔ_０においてゼロ交差を具備していると仮定しよう。積分器は、Ｔ_０〜Ｔ_１のインターバル（１決定時間サイクル）にわたって積分することになり、このインターバルにおけるその動作について説明するために、我々は、一連の均等に離隔した中間点（例えば、このような１００個のもの（Ｔ_０．０１〜Ｔ_１．００））において、その出力がどのようなものになるかに注目することから始めることができよう。我々の前提によれば、Ｔ_０．００において、我々は、なんらかのＤＣ成分と、ゼロの瞬間的なＡＣ成分値により、積分を開始する。しかしながら、Ｔ_０．０１においては、ＡＣ成分値は、もはや、ゼロではなく、従って、積分器は、異なる入力値を積分している。そして、Ｔ_０．０２においても、依然として、異なるものにある（以下同様）。この離散した例においては、積分器の出力は、１００個の近似ポイントにおける入力の動作の加算である（これは、離散したΣであり、連続した∫ではない）。この動作は、我々のＡＣ成分であるｄｖ／ｄｔを含んでおり、従って、ＤＣ成分の積分に加えて、積分器の出力内には、Σｄｖ／ｄｔが含まれている。当然のことながら、この段階的な分析は、説明のためのツールであるに過ぎず、限度に推移することによって実際の状況に到達する。ここでは、ＡＣ成分の周波数が低く、この結果、その周期が、ループの決定サイクル時間と比べて長くなっている場合には、前述のΣｄｖ／ｄｔによって加算される値は「小さい」ことに留意されたい。但し、これは、ＡＣコンポーネントの周期が短くなるに伴って変化する。

ＡＣ成分の周波数が決定レートの半分に接近するに伴って、Σｄｖ／ｄｔは、そのＡＣ成分の６３パーセントのピークツーピーク偏位への接近を開始可能である。従って、連続時間積分器の出力は、そのＡＣ成分の周波数と振幅の両方に応じて印加入力電圧４４のＡＣ成分の影響を受けることになる。この影響をスイッチトキャパシタ積分メカニズムが受けない理由は、スイッチトキャパシタ積分メカニズムが、サンプリングの後に、各サンプル間における変化を無視しているためであると、ここで、はっきりと理解することができる（公式のサンプル時間に限定されている場合にも、ＡＣ成分の存在が、ＤＣ成分の値に対する周期的な妨げとして現れると異議を唱える者もいるであろう。これは、正しいが、この例のフレームワークにおいては、この影響は、決定の十分に長いシーケンスにわたってゼロに平均化されることになる。しかし、ここで、読者は、「実際のＡＣ計測値はどうなのか。例えば、オーディオ周波数のＡＣ電圧を計測できない場合には、１マイクロ秒の決定時間のポイントとはなんであるのか」と問うであろう。我々の回答は、これらの規則により、ＤＣは、オーディオ信号の役割を果たし、且つ、我々は、実際に、我々がＤＣに使用することになる同一の基本的なフィルタリング及びデシメーションを使用し、そのＡＣ入力波形の非常に正確なデジタル化されたバージョンを生成可能であるというものである。但し、これはＡＣであるため、それらのデジタル化された値は、デジタル化されたサンプルのシーケンスとして理解される必要があり、二乗平均又はピークツーピーク値が必要な場合には、デジタル化されたサンプルシーケンスの更なる適切な処理が必要である）。

ここで、ＡＣフィードフォワードメカニズムの理由に戻ろう。いまや、デルタシグマループの決定レートをサンプリングレートとして採用した場合には、このサンプリングレートがナイキスト要件を満足することを許容するＡＣ信号においては、連続時間積分器の出力が、ＡＣ信号の周波数の増大と共に増大する（ＡＣ信号の振幅によってスケーリングされた）誤差を含んでいるということを理解することができる。この誤差は、ＡＤＣ伝達関数の一貫性からの逸脱に対応しており、これは、多くのデルタシグマアプリケーションにおいて望ましいものではない。本アプリケーションにおいて、この誤差がそのまま残留することを許容した場合の欠点は、この結果、密ＡＤＣによる対処を要する予想信号スイングが増大するという点である。密ＡＤＣによって供給される所与の数のビットにおいて、この増大した信号スイングは、分解能の損失に変化する。

ＡＣフィードフォワードメカニズムは、結果的に得られるシステムが、対象の入力帯域にわたって離散した時間の等価物のように動作するように連続積分の効果を略除去するべく設計されている。連続及び離散積分間の差が次式の大きさに比例した積分器の出力信号における加法的な誤差項を生成することを示すことが可能である。

Ｈ_１（Ｗ）＝ｅ^{（−ｊ＊Ｗ／２）}＊（ｓｉｎｃ（Ｗ／２）−ｅ^{（−ｊ＊Ｗ／２）}）

ここで、Ｗ＝２πｆＴであり、ｆは、入力周波数であり、Ｔは、決定レートである。

この加法的な項をキャンセルする１つの方法は、入力波形の適切にフィルタリングされたバージョンを積分器の出力から減算するというものである。フィードバックループの１つの特性は、積分器の後に挿入されたすべての信号が、Ｈ_２（Ｗ）＝（１−ｅ^{（−ｊ＊Ｗ）}）によってフィルタリングされることになるという点にある。これは、量子化ノイズシェーピング関数である。従って、略Ｈ_１（Ｗ）／Ｈ_２（Ｗ）により、すべての注入された信号を対象の帯域にわたってフィルタリングしなければならない。略理想的なフィルタは、「０．１９ ｘ 決定周期」の遅延であり、ＤＣにおける０．５０と決定周期の半分における０．５９の間で変化する利得を有している。実際の遅延回路は、しばしば、実現が困難であるため、我々は、近似を検討することになる。この目標に略マッチングする１つの単純な回路は、利得段にシングルポールが後続するものであり、これは、図３のＡＣフィードフォワードメカニズム５５に使用されるものである。この種のその他の有用な近似も、同様に存在し得ることを理解されたい。

この項をキャンセルするための別の方法は、多少異なる方法でフィルタリングされた入力のバージョンを積分器の入力から減算するというものである。積分器の前において信号を注入する場合には、フィルタリングは、積分の責任をも担わなければならない。積分器の前において利得及び直列ＲＣを使用する前述の利得及びポール補償に等価な回路が存在している。この代替肢は減算回路に対するニーズを除去するものであり、これについては、図４の以下の説明と関連して示すこととする。

次に、図４のやや詳細なブロックダイアグラムを参照すれば、計測対象の印加入力電圧Ｖ_ＩＮは、入力端子４４に接続されている。好適な一実施例においては、Ｖ_ＩＮは、±１６Ｖ（ＤＣ又はＰ−Ｐ）の値のレンジを示すことができる。この入力は、抵抗器７９を通じて加算結節点９０に印加され、このその他の入力は、（極性反転フィードバックＤＡＣ６７用の）抵抗器８０と、（回路７８からのＡＣフィードフォワード信号用の）抵抗器８１と、を介している。又、加算結節点９０は、連続時間積分器５０の入力であり、この積分器の一般的な特性が示されており、これも従来のものである。この特定の実施例においては、積分器の利得は０．５であり、その出力９１は、ループが過渡的な入力を経験した場合に、±７Ｖの偏位を示すことができる。

積分器５０の出力９１は、２つの地点に接続されている。第１のものは、２０：１電圧分割器（９２、９３）を通じて粗ＡＤＣ６３の差動入力のプラス（＋）部分に接続されている。差動入力のマイナス（−）部分は、ＤＣフィードフォワード信号５７によって駆動される４０：１電圧分割器（９４、９５）から供給されており、これも、端子４４に印加された電圧Ｖ_ＩＮである。従って、粗ＡＤＣ６３は、そのアナログ入力として約±１／２Ｖを観察し、１メガサンプル／秒において動作して８ビットの出力９７を生成する。粗ＡＤＣ６３は、Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ社のＡＤ９２８３であってよい。

積分器５０の第２の地点用の出力９１は、入力リミッタ回路１０４を介して、密ＡＤＣ６９に接続されている。入力リミッタ回路１０４は、デジタル化が予想されている「バランスしたループ」の公称ハンチング電圧の偏位が、±１Ｖのレンジ内にあるため、大きな過渡電圧から密ＡＤＣ６９を保護している。密ＡＤＣ６９は、粗ＡＤＣ６３と同一のサンプルレートで、且つ、これと同期した状態で、動作する（これは、１０ビットの出力１０５を生成する）。密ＡＤＣ６９は、Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ社のＡＤ９２００であってよい。

粗ＡＤＣ６３からの８ビットの出力９７は、デジタル乗算回路９８に接続されており、ここで、様々な回路の利得を補償するべくスケーリングされ、次いで、最も近接した６ビットに丸められる（１０１）。この結果が、極性反転フィードバックＤＡＣ６７と、（参照符号１０３として）マージ回路６６と、に送られる６ビットのフィードバック値１０２である。マージ回路６６は、入力１０３及び１０５を受領し、前述のように動作する。この出力７２は、デジタルフィルタ７３に印加され、この出力７４が、適切なデシメーション（図示されていない）の後に、印加されたＶ_ＩＮを表す可変速度／分解能高精度デジタル値となる。

ＡＣフィードフォワード回路７８に留意されたい。これには、Ｖ_ＩＮが供給されており、除去対象の信号として積分器の出力に印加されている図３に示されている構成とは異なり、これは、積分器６０の入力に加算される出力を生成している。

ここで、図３及び図４に示されているデルタシグマアーキテクチャの動作について、いくつか、最終的な観察を行ってみよう。

粗ＡＤＣ及び密ＡＤＣのそれぞれは、関連する特定の入力レンジ、最大サンプルレート、及び最小サンプルレイテンシーを具備しており、これらは、簡単に後述するような方式で、全体的なＡＤＣの設計に影響を与える。入力レンジは、通常、バイアスポイントを中心とした対称的な信号スイング（入力レンジ）として表現される（入力レンジとバイアスポイントは、いずれも、しばしば、基準電圧に関係しており、この基準電圧は、原則的に、粗及び密ＡＤＣの内部又は外部のものであってよい。我々の場合には、ＡＤＣ６３及び６９内のローカルな基準とは独立的に、「ものごとがＤＡＣ６７を追跡しており」、全体的な「基準電圧」は、基本的に、ＤＡＣ６７によって実行される高精度パルス幅変調である）。

粗ＡＤＣの場合には、ＤＣフィードフォワードと積分器の出力に対して印加される利得により、粗ＡＤＣ内への入力スイングが許容可能なものとなることが保証されている。単純な抵抗分割器を含む様々なバイアス回路を使用することにより、入力スイングをバイアスポイントを中心としてセンタリング可能である。

粗ＡＤＣは、フィードバックループ内に位置しているため、サンプルレイテンシーが、ＤＡＣの１パルス幅変調サイクルの終了点と別のサイクルの開始点の間の持続時間を部分的に決定する。従って、粗ＡＤＣのサンプルレイテンシーは、全体的なデルタシグマコンバータの決定レートの一部分でなければならない。概念的には、粗及び密ＡＤＣは、それぞれの決定サイクルの開始点において、一回ずつ、サンプリングされる。サンプルレイテンシーとフィードバック処理の遅延に起因し、それぞれの決定サイクルの開始点の前において粗ＡＤＣをサンプリングすることが有利であろう。この早期のサンプリングにより、粗ＡＤＣがサンプルを取得する際に全体的な積分周期未満において入力及びフィードバック信号を積分することに関連する誤差が導入される。この誤差の影響は、（任意選択により）、加算器１０６によってフィードバックオフセット１０７をそれぞれのフィードバックサンプル１０３に加算することにより、低減可能である。実際のサンプルポイントと決定サイクルの開始点の間のフィードバックの積分を補償するように、フィードバックオフセット１０７の値を選定可能である。

密ＡＤＣの場合には、積分器の利得により、密ＡＤＣ内への許容可能な入力スイングが保証されている。標準的な回路を使用し、密ＡＤＣをバイアス可能である。或いは、この代わりに、フィードバックオフセット１０７の一部として、固定オフセットをそれぞれの粗ＡＤＣのサンプルに加算することにより、積分器の出力をシフトさせ、密ＡＤＣのバイアスポイントを中心としてセンタリングさせることも可能である。

密ＡＤＣは、フィードバックループ内に位置していないため、サンプルレートは、コンバータ決定レートとのマッチングのみを必要としており、サンプルレイテンシーは、制約されていない。密ＡＤＣのサンプルタイミングを決定サイクルの開始点から調節することにより、フィードバックＤＡＣ６７の更に大きなアナログ整定時間及び早期の(early)粗ＡＤＣのサンプリングの影響の更に正確なキャンセルを実現可能である。

全体的なデルタシグマＡＤＣは、フィードバック利得と密マージ利得という較正を要する２つの値を具備している。フィードバック利得を使用して粗ＡＤＣサンプルをフィードバック値にスケーリングする。このスケーリングを較正することにより、積分器の利得、ＤＣフィードフォワード利得、フィードバック基準、及び粗ＡＤＣ基準における成分の逸脱を調節する。

この較正のための１つの可能な基準は、入力レベルシフトに対応した積分器出力の変化を極小化するというものである。理想的には、対応関係は存在していないが、成分の逸脱は、なんらかの依存関係を生成する。この依存関係を低減することにより、密ＡＤＣレンジの有用性が改善され、積分器に関連する可能な非線形性が低減される。この較正は、ＡＤＣに対して正及び負の電圧を印加し、密ＡＤＣのみを使用して平均積分器出力レベルを計測することにより、実行される。これは、正及び負の入力レベル間における積分器のシフト量の差が極小化されるまで、様々なフィードバック利得によって反復的に実行される。

別の可能な較正基準は、フィードバックループの有限インパルス応答を極小化するというものである。これは、ステップ応答を改善し、外部電圧源を必要としない。この較正は、デジタル的に周期的なインパルス又は特定のトーンをフィードバックループ内に注入することにより、実行される。パルス応答が極小化されるか、或いは、トーンの位相シフトが理想的な値とマッチングするまで、フィードバック利得を調節する。

密マージ利得を使用することにより、フィードバック及び密サンプルを出力サンプルに合成する。密マージ利得により、密サンプルをスケーリングしてフィードバックサンプルにマッチングさせる。この値は、成分及び基準の許容範囲に起因して変化する。この較正は、カスケード接続されたデルタシグマシステムに共通的なものである。較正の１つの方法は、既知のシーケンスをフィードバックループ内にデジタル的に注入し、密ＡＤＣサンプルと注入されたシーケンスの間の相関を計測するというものである。別の方法は、ゼロをＡＤＣに印加することにより、出力サンプルの標準偏差を極小化するマージ利得を見出すというものである。

多くのデルタシグマ設計においては、ディザーを使用して性能を改善している。デジタルディザーをフィードバックループ内に追加することにより、この設計内のいくつかの誤差メカニズムが低減される。ディザーは、フィードバックオフセット１０７の一部として追加可能である。

密ＡＤＣ６９のレンジは、粗ＡＤＣ６３の分解能とＤＡＣ６７の分解能の組み合わせによって部分的に決定される。ＤＡＣ６７の分解能が、粗ＡＤＣの分解能を下回っており、密ＡＤＣのレンジが、ＤＡＣ６７によって提供される「いまは、より粗である」分解能から結果的にもたらされる積分器からの全体的な誤差信号を処理可能である場合には、図４において実行される丸め（１０１）により、粗ＡＤＣの分解能の一部（例えば、２つの最下位ビット１０８）を単純に破棄可能である。尚、我々は、（例のために実行しているものと同様に）粗ＡＤＣ６３内に８ビットの分解能が存在しており、ＤＡＣ６７の場合には、わずかに６ビットであると仮定した場合に、２つの最下位ビット（１０８）を無視し、「いまは、より粗である」ＤＡＣの分解能が、「より密である」８ビットの分解能とは対照的に、６ビットであるという意味において、この「いまは、より粗である」という文言を使用している。残念ながら、８ビットの分解能は、ＤＡＣ６７にとっては過剰な要求であり、従って、我々は、単純に６ビットの分解能を使用することになろう。これは、８ビットのケースと比べて、密ＡＤＣに印加される積分された誤差信号９１のサイズの約４倍に変換されるが、実際の実施例においては、非常に実行可能なソリューションとなることが判明している。

例の２つの最下位ビット（１０８）を単純に破棄する代わりに、補助的なＤＡＣ１０９を使用して密ＡＤＣをオフセットすることにより、密ＡＤＣのレンジを低減し、（オリジナルの８ビットの）粗ＡＤＣの分解能のみを包含することも可能である。補助的なＤＡＣ１０９の出力レベルは、追加の粗ＡＤＣの分解能によって決定され、この追加の粗ＡＤＣの分解能は、丸め（１０１）に起因して次の決定サイクルにおいて積分器に付加される既知の誤差に対応している。補助的なＤＡＣ１０９は、（粗ＡＤＣとフィードバックＤＡＣの間のビット数の差に対応した）いくつかのレベルのみを具備可能であり、限られた精度要件を具備している。補助的なＤＡＣ１０９の出力は、加算器１１０によって入力リミッタ１０４の出力と加算され、この結果が密ＡＤＣ６９の入力として印加される。

我々は、積分器の入力を駆動するＡＣフィードフォワード構成を有する実施例において、任意選択の１０６／１０７加算器と任意選択の補助的なＤＡＣ１０９及びその加算器１１０を示しているが、これらの任意選択の回路は、当然のことながら、図３のＡＣフィードフォワード構成と共に利用することも可能であることを理解されたい。同様に、任意選択の１０６／１０７加算器と任意選択の補助的なＤＡＣ１０９及びその加算器１１０は、独立的に実施可能な２つの別個で個別の活動を表しており、必要に応じて、これらのいずれか１つ又は両方を使用可能である。

従来技術によるデルタシグマＡＤＣの概略ブロックダイアグラムである。 フィードフォワードを内蔵する従来技術によるデルタシグマＡＤＣの概略ブロックダイアグラムである。 粗及び密の結果をマージする改善されたデルタシグマ高精度ＡＤＣの概略ブロックダイアグラムである。 図３のブロックダイアグラムの特定の好適な実装を表す概略ブロックダイアグラムである。

符号の説明

４４ アナログ入力信号
４８ アナログフィードバック信号
５４ ＡＣフィードフォワード信号
５８ ＤＣフィードフォワード電圧
６０ 調節された積分済みの誤差信号
６２ 粗複合信号
６４ 粗デジタル近似
７０ 密デジタル値
７２ 統合デジタル値
７４ デジタル表現
７９、８０ アナログ差分
９０ 調節されたアナログ差分
９１ 調節された積分済みの誤差信号
９６ 粗複合信号
１０２ 粗デジタル近似
１０５ 密デジタル値
１０８ 粗デジタル近似の最下位部分

Claims (20)

1. 印加されたアナログ入力信号をそのデジタル表現に変換する方法において、
   （ａ）前記印加アナログ入力信号の粗デジタル近似の前インスタンスをアナログフィードバック信号に変換するステップと、
   （ｂ）前記アナログフィードバック信号及び前記印加アナログ入力信号の間のアナログ差分を形成するステップと、
   （ｃ）ステップ（ｂ）において検出された前記アナログ差分を積分するステップと、
   （ｄ）前記印加アナログ入力信号からＤＣフィードフォワード電圧を生成するステップと、
   （ｅ）ステップ（ｃ）において生成された前記積分済みのアナログ差分を、ステップ（ｄ）において生成された前記ＤＣフィードフォワード電圧によって調節し、粗複合信号を生成するステップと、
   （ｆ）前記粗複合信号を前記印加アナログ入力電圧の前記粗デジタル近似の次インスタンスに変換するステップと、を含み、該粗デジタル近似の次インスタンスは、ステップ（ａ）の新しいインスタンスにおいて、前記印加アナログ入力信号の粗近似の前インスタンスとして使用され、
   （ｇ）ステップ（ｆ）のインスタンスに対応して、ステップ（ｃ）の前記積分済みのアナログ差分を、ステップ（ｆ）の前記粗デジタル近似よりも増大した分解能を表す密デジタル値の次インスタンスに変換するステップと、
   を含む方法。
2. 前記粗デジタル近似の対応するインスタンスと前記密デジタル値を、前記印加アナログ入力信号の値を表す統合デジタル値にマージするステップ（ｈ）を更に含む、請求項１記載の方法。
3. 統合デジタル値のシーケンスをデジタル的に処理するステップ（ｉ）を更に含む、請求項２記載の方法。
4. ステップ（ａ）において使用される前記粗デジタル近似の前インスタンスは、前記印加入力信号のものと反対の極性を具備するようにデジタル的に変更され、ステップ（ａ）の前記変換ステップは、前記反対の極性の信号によるパルス幅変調を含み、更に、ステップ（ｂ）は、アナログ加算を含む、請求項１記載の方法。
5. ステップ（ａ）において使用される前記粗デジタル近似の前インスタンスは、前記印加入力信号のものと同一の極性を具備しており、ステップ（ａ）の前記変換ステップは、前記同一極性の信号によるパルス幅変調を含み、更に、ステップ（ｂ）は、アナログ減算を含む、請求項１記載の方法。
6. 印加されたアナログ入力信号をそのデジタル表現に変換する方法において、
   （ａ）前記印加アナログ入力信号の粗デジタル近似の前インスタンスをアナログフィードバック信号に変換するステップと、
   （ｂ）前記アナログフィードバック信号及び前記印加アナログ入力信号の間のアナログ差分を形成するステップと、
   （ｃ）ステップ（ｂ）において検出された前記アナログ差分を積分するステップと、
   （ｄ）前記印加アナログ入力信号からＡＣフィードフォワード信号を生成するステップと、
   （ｅ）ステップ（ｃ）において生成された前記積分済みのアナログ差分を、ステップ（ｄ）において生成された前記ＡＣフィードフォワード信号によって調節し、調節された積分済みの誤差信号を生成するステップと、
   （ｆ）前記印加アナログ入力信号からＤＣフィードフォワード電圧を生成するステップと、
   （ｇ）ステップ（ｅ）の前記調節された積分済みの誤差信号を、ステップ（ｆ）において生成された前記ＤＣフィードフォワード電圧と合成することにより、粗複合信号を生成するステップと、
   （ｈ）前記粗複合信号を前記印加アナログ入力電圧の前記粗デジタル近似の次インスタンスに変換するステップと、を含み、該粗デジタル近似の次インスタンスは、ステップ（ａ）の新しいインスタンス内において、前記印加アナログ入力信号の粗近似の前インスタンスとして使用される、方法。
7. ステップ（ｈ）のインスタンスに対応して、ステップ（ｅ）の前記調節された積分済みの誤差信号を、ステップ（ｈ）の前記粗デジタル近似よりも増大した分解能を表す密デジタル値の次インスタンスに変換するステップ（ｉ）を更に含む、請求項６記載の方法。
8. 前記粗デジタル近似の対応するインスタンスと前記密デジタル値を前記印加アナログ入力信号の値を表す統合デジタル値にマージするステップ（ｊ）を更に含む、請求項７記載の方法。
9. 統合デジタル値のシーケンスをデジタル的に処理するステップ（ｋ）を更に含む、請求項８記載の方法。
10. ステップ（ａ）において使用される前記粗デジタル近似の前インスタンスは、前記印加入力信号のものと反対の極性を具備するようにデジタル的に変更され、ステップ（ａ）の前記変換ステップは、前記反対の極性の信号によるパルス幅変調を含み、更に、ステップ（ｂ）は、アナログ加算を含む、請求項６記載の方法。
11. ステップ（ａ）において使用される前記粗デジタル近似の前インスタンスは、前記印加入力信号のものと同一の極性を含み、ステップ（ａ）の前記変換ステップは、前記同一極性の信号によるパルス幅変調を含み、更に、ステップ（ｂ）は、アナログ減算を含む、請求項６記載の方法。
12. 印加されたアナログ入力信号をそのデジタル表現に変換する方法において、
    （ａ）前記印加アナログ入力信号の粗デジタル近似の前インスタンスをアナログフィードバック信号に変換するステップと、
    （ｂ）前記アナログフィードバック信号及び前記印加アナログ入力信号の間のアナログ差分を形成するステップと、
    （ｃ）前記印加アナログ入力信号からＡＣフィードフォワード信号を生成するステップと、
    （ｄ）ステップ（ｂ）において生成された前記アナログ差分を、ステップ（ｃ）において生成された前記ＡＣフィードフォワード信号によって調節し、調節されたアナログ差分を生成するステップと、
    （ｅ）ステップ（ｄ）の前記調節されたアナログ差分を積分し、調節された積分済みの誤差信号を生成するステップと、
    （ｆ）前記印加アナログ入力信号からＤＣフィードフォワード信号を生成するステップと、
    （ｇ）ステップ（ｅ）の前記調節された積分済みの誤差信号を、ステップ（ｆ）において生成された前記ＤＣフィードフォワード信号と合成し、粗複合信号を生成するステップと、
    （ｈ）前記粗複合信号を前記印加アナログ入力電圧の前記粗デジタル近似の次インスタンスに変換するステップと、を含み、該粗デジタル近似の次インスタンスは、ステップ（ａ）の新しいインスタンス内において、前記印加アナログ入力信号の粗近似の前インスタンスとして使用される、方法。
13. ステップ（ｈ）のインスタンスに対応して、ステップ（ｅ）の前記調節された積分済みの誤差信号を、ステップ（ｈ）の前記粗デジタル近似よりも増大した分解能を表す密デジタル値の次インスタンスに変換するステップ（ｉ）を更に含む、請求項１２記載の方法。
14. 前記粗デジタル近似の対応するインスタンスと前記密デジタル値を前記印加アナログ入力信号の値を表す統合デジタル値にマージするステップ（ｊ）を更に含む、請求項１３記載の方法。
15. 統合デジタル値のシーケンスをデジタル的に処理するステップ（ｋ）を更に含む、請求項１４記載の方法。
16. ステップ（ａ）において使用される前記粗デジタル近似の前インスタンスは、前記印加入力信号のものと反対の極性を具備するようにデジタル的に変更され、ステップ（ａ）の前記変換ステップは、前記反対の極性の信号によるパルス幅変調を含み、更に、ステップ（ｂ）は、アナログ加算を含む、請求項１２記載の方法。
17. ステップ（ａ）において使用される前記粗デジタル近似の前インスタンスは、前記印加入力信号のものと同一の極性を具備しており、ステップ（ａ）の前記変換ステップは、前記同一極性の信号によるパルス幅変調を含み、更に、ステップ（ｂ）は、アナログ減算を含む、請求項１２記載の方法。
18. 印加されたアナログ入力信号をそのデジタル表現に変換する方法において、
    （ａ）前記印加アナログ入力信号を粗デジタル近似した前インスタンスを第１分解能においてアナログフィードバック信号に変換するステップと、
    （ｂ）前記アナログフィードバック信号及び前記印加アナログ入力信号の間のアナログ差分を形成するステップと、
    （ｃ）ステップ（ｂ）において検出された前記アナログ差分を積分するステップと、
    （ｄ）前記印加アナログ入力信号からＤＣフィードフォワード電圧を生成するステップと、
    （ｅ）ステップ（ｃ）において生成された前記積分済みのアナログ差分を、ステップ（ｄ）において生成された前記ＤＣフィードフォワード電圧によって調節し、粗複合信号を生成するステップと、
    （ｆ）ステップ（ｅ）の前記粗複合信号を、前記第１分解能を上回る第２分解能により、前記印加アナログ入力電圧の前記粗デジタル近似の次インスタンスに変換するステップと、を含み、該粗デジタル近似の次インスタンスは、ステップ（ａ）の新しいインスタンスにおいて、前記印加アナログ入力信号の粗近似の前インスタンスとして使用され、
    （ｇ）ステップ（ｆ）のインスタンスに対応して、前記第２分解能が前記第１分解能を超過している量に対応したステップ（ｆ）の前記粗デジタル近似の最下位部分を補助的なアナログ電圧に変換するステップと、
    （ｈ）ステップ（ｇ）のインスタンスに対応して、前記補助的なアナログ電圧をステップ（ｃ）の前記積分済みのアナログ差分と加算するステップと、
    （ｉ）ステップ（ｈ）及び（ｆ）のインスタンスに対応して、ステップ（ｈ）において見出された前記合計を、ステップ（ｆ）の前記粗デジタル近似よりも増大した分解能を表す密デジタル値の次インスタンスに変換するステップと、
    含む方法。
19. 前記印加入力信号に対して実行される選択されたＡＣ伝達関数に従って、ステップ（ｃ）の前記積分済みのアナログ差分を調節するステップ（ｊ）を更に含む、請求項１８記載の方法。
20. 前記印加入力信号に対して実行される選択されたＡＣ伝達関数に従って、ステップ（ｂ）において形成された前記アナログ差分を調節するステップ（ｊ）を更に含む、請求項１８記載の方法。

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