JP4704746B2 - Ｄ／ａ変換器及びδσａ／ｄ変換器 - Google Patents

Description

本発明は、Ｄ／Ａ変換器、特にマルチビットＤ／Ａ変換器とそれを用いたΔΣＡ／Ｄ変換器に関する。

従来よりスイッチトキャパシタを用いたＤ／Ａ変換器は、ΔΣＤ／Ａ変換器や、ΔΣＡ／Ｄ変換器などに広く用いられている。

この従来のスイッチトキャパシタを用いたＤ／Ａ変換器について図面を用いて説明する。まず、全体の構成から説明する。図１３は、従来の１ビットＤ／Ａ変換器のブロック図である。クロックジェネレータ１３１は、２相のクロックφ１、φ２を生成し、その２相クロックに同期した１ビットのディジタルデータを入力し、スイッチトキャパシタ部１３３を制御するためのクロック信号を生成する。基準電圧発生部１３２は、Ｄ／Ａ変換の基準となる電圧を発生し、スイッチトキャパシタ部１３３に供給する。スイッチトキャパシタ部１３３は、クロックジェネレータ１３１の生成するクロック信号を受けて、内部に設けられた容量とスイッチにより、基準電圧発生部１３２から供給された基準電圧を容量に充電し、出力端子ＯＵＴＰ、ＯＵＴＮへ充電した電荷を放電する。なお、ＯＵＴＰ、ＯＵＴＮは相補出力となっており、ＯＵＴＰ端子から電荷を放電するときは、そのＯＵＴＰ端子から放電した電荷と同等の電荷をＯＵＴＮ端子から吸い込む。また、ＯＵＴＮ端子から電荷を放電するときは、同等の電荷をＯＵＴＰ端子から吸い込む。

次に、上記従来のＤ／Ａ変換器のスイッチトキャパシタ部の具体的な回路構成とその動作を説明する。図１４は、そのスイッチトキャパシタ部の回路図であり、図１５はそのタイミングチャートである。図１４に示すスイッチトキャパシタ部は、ＳＷＰ１、ＳＷＰ２からなる第１のスイッチ、ＳＷＰ３、ＳＷＰ４、ＳＷＰ５からなる第２のスイッチ、ＳＷＮ１、ＳＷＮ２からなる第３のスイッチ、ＳＷＮ３、ＳＷＮ４、ＳＷＮ５からなる第４のスイッチ、第１のコンデンサーＣ１、第２のコンデンサーＣ２からなる。

次に、図１４のスイッチトキャパシタ部の動作を、タイミングチャート図５を用いて説明する。φ１が立ち上がると、スイッチＳＷＰ１、ＳＷＰ３、ＳＷＮ１、ＳＷＮ３はそれぞれ閉じ、コンデンサーＣＰの入力側はＶＲＥＦＨ、出力側はＶＣＯＭ、コンデンサーＣＮの入力側はＶＲＥＦＬ、出力側はＶＣＯＭに接続される。なお、ここで、基準電圧発生部１３２から供給される基準電圧は、ＶＲＥＦＨはＶＲＥＦＬより高い電圧であり、ＶＣＯＭはＶＲＥＦＨとＶＲＥＦＨのそのちょうど中間の電圧である。したがって、コンデンサーＣＰ、ＣＮにはそれぞれコンデンサーの入力側の端子に対して出力側の端子には、互いに絶対値の等しい負の電荷と正の電荷が蓄積される。

次に、φ１がたち下がってスイッチＳＷＰ１、ＳＷＰ３、ＳＷＮ１、ＳＷＮ３がそれぞれ開いた後、φ２が立ち上がると、１ビットのディジタルデータすなわち制御信号Ｓが”＋”の場合は、コンデンサーＳＷＰ５、ＳＷＮ５が導通し、コンデンサーＣＰに蓄積された負の電荷は、ＯＵＴＮ端子から、コンデンサーＣＮに蓄積された正の電荷はＯＵＴＰ端子から出力される。一方、φ２が立ち上がったとき、制御信号Ｓが”−”の場合は、コンデンサーＳＷＰ４、ＳＷＮ４が導通し、制御信号Ｓが”＋”の場合とは逆にコンデンサーＣＰに蓄積された負の電荷は、ＯＵＴＰ端子から、コンデンサーＣＮに蓄積された正の電荷はＯＵＴＮ端子から出力される。

なお、１ビットＤ／Ａでは、１ビットデータは必ず”＋”または”−”のどちらかの値を取り、φ２が立ち上がると必ずＳＷＰ５ＳとＳＷＮ５、または、ＳＷＰ４とＳＷＮ４のどちらかが導通し、１ビットデータが”＋”であるか”−”であるかによって、正の電荷か負の電荷のいずれかを出力する。このようにして１ビットのＤ／Ａ変換が行われる。

次にこの１ビットＤ／Ａ変換器を利用した１ビットΔΣＡ／Ｄ変換器のブロック図を図１６に示す。この１ビットΔΣＡ／Ｄ変換器は、アナログ加算器１６１、１６３、アナログ積分器１６２、１６４、量子化器１６５、ディジタル遅延素子１６６、１ビットＤ／Ａ変換器１６７、１６８からなり、Analog IN端子から入力したアナログ信号をΔΣ変調したデータと加算し、積分した後、量子化器１６５によりディジタル信号に変換してDigital OUT端子から出力する。

また、図１７は、従来の１ビットＤ／Ａ変換器を利用した１ビットΔΣＤ／Ａ変換器である。この１ビットΔΣＤ／Ａ変換器は、入力したディジタル信号をΔΣ変調処理した１ビットのディジタルデータとして出力する１ビットΔΣ変調器１７１と、１ビットＤ／Ａ変換器１７２、アクティブフィルタ１７３からなる。

また、量子化による誤差をできるだけ少なくするため、上述した１ビットＤ／Ａ変換器を多ビット化したマルチビットＤ／Ａ変換器も知られている。

図１８は、このマルチビット化したＤ／Ａ変換器のスイッチトキャパシタ部１個分の回路図である。図１８の回路も図１３と同様にＯＵＴＰ、ＯＵＴＮの２本の出力端子を備え、相補出力としている。このマルチビット化したＤ／Ａ変換器は、実際には、図１８のスイッチトキャパシタ部をｍ個（ｍは自然数）並列に接続することで２ｍ＋１レベル（±１、±２、・・・、±ｍ、０）のディジタルデータをアナログデータ（±Ｑ、±２Ｑ、・・・、±ｍＱ、０）に変換できる。具体的には、ＶＲＥＦＨ、ＶＣＯＭ、ＶＲＥＦＬ、ＯＵＴＮ、ＯＵＴＰの各端子が共通に接続された図１８に示す１ビットＤ／Ａ変換器が、ｍ個並列に接続される。ここでは、並列に接続される各スイッチトキャパシタ部で容量ＣＰ［ｎ］、ＣＮ［ｎ］の値は等しくなるように設計されている。図１８で、Ｄ［ｎ］（ｎはｍ以下の自然数）は、レベルを示し、ｎ＝２の場合は、ディジタルデータのレベルが１または、２の時に１となる。また、符号Ｓは全体の符号を示す。ここで、Ｄ［ｎ］の値が０である場合には、符号Ｓの値が１、−１のどちらであっても、ＳＷＰ４［ｎ］、ＳＷＰ５［ｎ］、ＳＷＮ４［ｎ］、ＳＷＮ５［ｎ］はφ２が立ち上がっても、閉じたままであり、電荷はＯＵＴＰ端子、ＯＵＴＮ端子からは出力されない。一方、Ｄ［ｎ］が１である場合には、図１６に説明した１ビットＤ／Ａ変換器と同様に符号Ｓの値によって、ＯＵＴＰ、ＯＵＴＮ端子から、正の電荷また負の電荷を出力する。

なお、このようなマルチビットＤ／Ａ変換器を用いたΔΣＤ／Ａ変換器、Ａ／Ｄ変換器は、図１８に示すような２本の出力端子を設け、等価な電荷の充電と放電を同時に行う相補型ではないが、たとえば、特許文献１に示すようなものが知られている。

特開平９−３０７４４７号公報

従来のスイッチトキャパシタを用いたＤ／Ａ変換器では、上述したように充電と放電を繰り返してＤ／Ａ変換を行うが、特に図１８のようなマルチビットＤ／Ａ変換器を用いた場合、ビットデータによっては、充電した電荷が放電されないまま、次の充電サイクル移る場合がある。前のサイクルで放電した後、次の充電サイクルで完全に充電できればよいが、もし、十分に充電しきれないセトリングエラーが存在する場合、ディジタルデータによってその充電サイクル直前の放電サイクルで、電荷を放電する場合と、放電しない場合でセトリングエラーが、そのディジタルデータに依存することになる。なお、セトリングエラーはできるだけ０に近いことが望ましいが、一定の変換速度を実現するためには、完全に０にすることは不可能である。

このようなセトリングエラーが入力ディジタルデータに依存すると、ＴＨＤ（Total Harmonic Distortion全高調波ひずみ）特性やＳ／Ｎ特性を悪化させることになる。

また、特許文献１の場合も、１サイクルの終わりは、コンデンサーに電荷が蓄積された状態で終わっている場合と、放電した状態でサイクルが終了している場合があり、セトリングエラーが、入力したデータに依存することになることでは、図１８の例と同様である。さらに、特許文献１のように並列接続されたスイツチトキャパシタ部間で容量の大きさを（Ｃｉ、Ｃｉ／２、Ｃｉ／４）のようにビット毎に重み付けする場合には、ビット毎に充放電する容量の容量値が違ってくるので、その容量値の違いにもセトリングエラーは依存することになる。

本発明のＤ／Ａ変換器は、入力したディジタル信号に応じた電荷量を出力端子から出力するＤ／Ａ変換器であって、複数の容量と、前記複数の容量を所定の電圧に充電し、前記複数の容量のうち、前記ディジタル信号に応じて選択した容量に充電した電荷を出力端子に放電し、それ以外の容量に充電した電荷を前記出力端子以外に放電する複数のスイッチを有することを特徴とする。

また、本発明の別なＤ／Ａ変換器は、入力したディジタル信号に応じた電荷量を出力端子から放電するＤ／Ａ変換器であって、第１の電圧が供給される第１の電源端子と、前記第１の電圧とは異なる第２の電圧が供給される第２の電源端子と、容量と、前記容量の一端を第１のクロックに応答して前記第１の電源端子に接続し、第２のクロックに応答して前記第２の電源端子に接続する第１のスイッチと、前記容量の他端を前記第１のクロックに応答して前記第２の電源端子に接続し、前記ディジタル信号が第１の値のときには前記第２のクロックに応答して前記出力端子に接続し、前記ディジタル信号が第２の値のときには前記第２のクロックに応答して前記第２の電源端子に接続する第２のスイッチとを有することを特徴とする。

さらに、本発明の別なＤ／Ａ変換器は、入力したディジタル信号に応じた電荷量を第１の出力端子から流出すると共に、前記電荷量と同等の電荷量を第２の出力端子から流入する差動型のＤ／Ａ変換器であって、第１の電圧が供給される第１の電源端子と、前記第１の電圧より低い第２の電圧が供給される第２の電源端子と、前記第２の電源電圧よりさらに低い第３の電圧が供給される第３の電源端子と、互いの容量値が実質的に等しくなるように設計された第１、第２の容量と、前記第１の容量の一端を第１のクロックに応答して前記第１の電源端子に接続し、第２のクロックに応答して前記第２の電源端子に接続する第１のスイッチと、前記第１の容量の他端を前記第１のクロックに応答して前記第２の電源端子に接続し、前記ディジタル信号が第１の値のときには前記第２のクロックに応答して前記第１の出力端子に接続し、前記ディジタル信号が第２の値のときには前記第２のクロックに応答して前記第２の電源端子に接続し、前記ディジタル信号が第３の値のときには前記第２のクロックに応答して前記第２の出力端子に接続する第２のスイッチと、前記第２の容量の一端を第１のクロックに応答して前記第３の電源端子に接続し、第２のクロックに応答して前記第２の電源端子に接続する第３のスイッチと、前記第２の容量の他端を前記第１のクロックに応答して前記第２の電源端子に接続し、前記ディジタル信号が前記第１の値のときには前記第２のクロックに応答して前記第２の出力端子に接続し、前記ディジタル信号が前記第２の値のときには前記第２のクロックに応答して前記第２の電源端子に接続し、前記ディジタル信号が前記第３の値のときには前記第２のクロックに応答して前記第１の出力端子に接続する第４のスイッチとを有することを特徴とする。

さらに、本発明のΔΣＡ／Ｄ変換器は、前記Ｄ／Ａ変換器と、前記Ｄ／Ａ変換器の出力とアナログ入力信号とを加算するアナログ加算器と、前記加算器の出力を積分するアナログ積分器と、前記積分器の出力を量子化してディジタル信号として出力する量子化器と、前記ディジタル信号を遅延して前記Ｄ／Ａ変換器に入力する遅延回路とを備えたΔΣＡ／Ｄ変換器であることを特徴とする。

本発明によれば、容量に充電した電荷を出力端子以外に放電することができるので、ディジタルデータによって、蓄積された電荷が残ったまま次の充電サイクルに移ることがないので、たとえ、セトリングエラーが存在したとしても、入力ディジタルデータに依存しないようにすることができ、ＴＨＤ（Total Harmonic Distortion全高調波ひずみ）やＳ／Ｎ特性を向上されることができる。

本発明の上述した特徴及びその他の特徴をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。

図１は、本発明の第１の実施の形態のマルチビットＤ／Ａ変換器のブロック図である。図１に示すようにマルチビットＤ／Ａ変換器はクロックジェネレータ１１、スイッチトキャパシタ部（DAC Element）１２−１〜ｍ（ｍは自然数）、基準電圧発生部１３２とで構成される。クロックジェネレータ１１は２相クロックφ１、φ２に同期して入力したマルチビットディジタルデータに基いて、各スイッチトキャパシタ部１２−１〜ｍを制御するクロックを生成し、それぞれのスイッチトキャパシタ部１２−１〜ｍへ供給する。基準電圧発生部１３２はＶＲＥＦＨ、ＶＣＯＭ、ＶＲＥＦＬの３系統の電圧の電源を各スイッチトキャパシタ部１２−１〜ｍへ供給する。スイッチトキャパシタ部１２−１〜ｍは、クロックジェネレータ１１から供給されるクロックに基いて、基準電圧発生部１３２から供給される電源により充放電を行い、出力端子ＯＵＴＰ、ＯＵＴＮへ出力する。なお、出力端子ＯＵＴＰ、ＯＵＴＮは相補出力となっており、一方の出力端子から電荷を出力する場合には、他方の端子から同等の電荷を吸い込む。

次に、図１のマルチビットＤ／Ａ変換器を構成する各ブロック内部の構成についてさらに詳しく説明する。図２は、基準電圧発生部１３２の内部回路図である。基準電圧発生部１３２は抵抗とバッファアンプとで構成され、ＶＲＥＦＨ、ＶＣＯＭ、ＶＲＥＦＬの３系統の電圧をスイッチトキャパシタ部１２−１〜ｍの電源として出力する。バッファアンプは、オペアンプで構成され、一定電圧ＶＲＥＦＨを出力する。一定電圧ＶＲＥＦＨは、グランドとの間に設けた抵抗により分圧し、中間電圧ＶＣＯＭとＶＲＥＦＬを生成する。ここで、ＶＲＥＦＨとＶＣＯＭとの間、ＶＣＯＭとＶＲＥＦＬとの間の抵抗値は同一の抵抗値Ｒ１としている。したがって、この３系統の電圧ＶＲＥＦＨ、ＶＣＯＭ、ＶＲＥＦＬはＶＣＯＭをコモン電圧、ＶＲＥＦＨをＶＣＯＭよりも高い電圧、ＶＲＥＦＬをＶＣＯＭよりも低い電圧となり、（１）式のような関係を持つ。

ＶＲＥＦＨ−ＶＣＯＭ＝ＶＣＯＭ−ＶＲＥＦＬ＝Ｖｒ・・・・・（１）
すなわち、ＶＣＯＭを基準としてＶＲＥＦＨは＋Ｖｒの電圧を、ＶＲＥＦＬは−Ｖｒの電圧を出力する。

次に、スイッチトキャパシタ部（DAC Element）１２−１〜ｍの内部の構成について説明する。図３は、スイッチトキャパシタ部１２−１〜ｍの内部回路図である。スイッチトキャパシタ部１２−１〜１２−ｍはそれぞれ、ＣＰ［ｎ］、ＣＮ［ｎ］の２個の容量とＳＷＰ１［ｎ］、ＳＷＰ２［ｎ］、ＳＷＰ３［ｎ］、ＳＷＰ４［ｎ］、ＳＷＰ５［ｎ］、ＳＷＰ６［ｎ］、ＳＷＮ１［ｎ］、ＳＷＮ２［ｎ］、ＳＷＮ３［ｎ］、ＳＷＮ４［ｎ］、ＳＷＮ５［ｎ］、ＳＷＮ６［ｎ］の１２個のスイッチ要素とで構成されている。

上記１２個のスイッチ要素は、ＳＷＰ１［ｎ］とＳＷＰ２［ｎ］で第１のスイッチ、ＳＷＰ３［ｎ］、ＳＷＰ４［ｎ］、ＳＷＰ５［ｎ］、ＳＷＰ６［ｎ］で第２のスイッチ、ＳＷＮ１［ｎ］とＳＷＮ２［ｎ］で第３のスイッチ、ＳＷＮ３［ｎ］、ＳＷＮ４［ｎ］、ＳＷＮ５［ｎ］、ＳＷＮ６［ｎ］で第４のスイッチを構成し、それぞれのスイッチは、２個の容量ＣＰ［ｎ］、ＣＮ［ｎ］の入力端子側と、出力端子側の接続を切り替える。この２個の容量ＣＰ［ｎ］、ＣＮ［ｎ］は上記第１、第２のスイッチを介して基準電圧発生回路１３２から供給される３系統の電原ＶＲＥＦＨ、ＶＣＯＭ、ＶＲＥＦＬのいずれかに接続される。なお、２個の容量ＣＰ［ｎ］、ＣＮ［ｎ］は、たとえば、容量のレイアウトパターンを同一形状とするなど、容量値が実質同一となるように設計されており、その容量値をＣｕとする。１２個のスイッチ要素はクロックジェネレータ１１から供給されるクロックで制御される。スイッチ動作の詳細は後述するが、次の２つの動作を交互に繰り返すようにスイッチをON/OFFする。

第１の動作としては、容量ＣＰ［ｎ］に＋Ｖｒの電圧で、容量ＣＮ［ｎ］に−Ｖｒの電圧で、（２）式で表される電荷Ｑを充電する。
Ｑ＝Ｃｕ＊Ｖｒ・・・・・（２）
次に、第２の動作としては、上記第1の動作で充電した電荷Ｑを出力端子から放電する。

このとき、入力ディジタルデータが「＋１」の場合は、ポジティブ出力端子（ＯＵＴＰ）からは、正電荷＋Ｑを出力し、かつ、ネガティブ出力端子（ＯＵＴＮ）からは負電荷−Ｑを出力する。一方、入力ディジタルデータが「−１」の場合は、ポジティブ出力端子（ＯＵＴＰ）から負電荷−Ｑを出力し、かつ、ネガティブ出力端子（ＯＵＴＮ）から正電荷＋Ｑを出力する。

しかし、入力ディジタルデータが「０」の場合は、ポジティブ出力端子（ＯＵＴＰ）、ネガティブ出力端子（ＯＵＴＮ）のいずれからも電荷を出力しない
この第１の動作、第２の動作により、入力ディジタルデータ「±１」または「０」をアナログデータ（電荷）に変換できる。１個のスイッチトキャパシタ部で「±１」及び「０」のディジタルデータをアナログデータに変換できるので、ｍ個のスイッチトキャパシタ部を並列に接続することで２ｍ＋１レベル（±１、±２、・・・、±ｍ、０）のディジタルデータをアナログデータ（±Ｑ、±２Ｑ、・・・、±ｍＱ、０）に変換できる。

なお、ポジティブ出力端子（ＯＵＴＰ）、ネガティブ出力端子（ＯＵＴＮ）のいずれも常に出力電圧は、ＶＣＯＭに等しくなるように制御されている。

クロックジュネレータ１３２はスイッチトキャパシタ部１２−１〜１２−ｍのスイッチを制御するクロックを生成する。基本クロックはφ１、φ２の２相クロックであり、φ1がHighの区間を「スイッチトキャパシタ部の容量へ電荷を充電するフェーズ」、φ２がHighの区間を「スイッチトキャパシタ部の容量から電荷を出力するフェーズ」としている。なお、実際には容量の両端のスイッチを同時にオン・オフさせないようにφ１、φ２を遅延させたクロックも用いるが、本発明の本質に関係ないこと及び説明の簡略のために省略する。

さらに、入力ディジタルデータに応じてスイッチトキャパシタ部１２−１〜１２−ｍのスイッチを制御するために、クロックジュネレータ１３２は２つの制御信号を生成している。１つ目は入力ディジタルデータの符号を制御する信号で、これをＳ信号と呼ぶ。このＳ信号は入力ディジタルデータが「＋」の場合にアクティブとしている。

２つ目はデータの絶対値を制御する信号で、これをＤ［ｎ］（ｎ＝１、２、・・・、ｍ）信号と呼ぶ。このＤ［ｎ］（ｎ＝１、２、・・・、ｍ）信号はｍ個のスイッチトキャパシタ部１２−１〜１２−ｍに1つずつ対応し、入力ディジタルデータの絶対値に応じた本数の信号をアクティブとする。この２つの制御信号で基本クロックをマスクすることでスイッチトキャパシタ部のスイッチを入力ディジタルデータに応じて制御することができる。

なおこの実施の形態では、クロックジュネレータ１３２が各スイッチトキャパシタ部に供給するクロックはφ１、φ２、φ２＊Ｄ［ｎ］Ｂ、φ２＊Ｄ［ｎ］＊Ｓ、φ２＊Ｄ［ｎ］＊ＳＢの５本としている。なお、ここで「Ｄ［ｎ］Ｂ」は、「Ｄ［ｎ］」の反転信号、「ＳＢ」は「Ｓ」の反転信号を意味する。

次に、上記マルチビットＤ／Ａ変換器の具体的な動作について、上記実施の形態のうち、ｍ＝２とした実施例に基いて詳しく説明する。ｍ＝２とすることにより、入力ディジタルデータが「±１、±２」の４レベルのデータについてＤ／Ａ変換することができる。この場合にはスイッチトキャパシタ部は２個並列接続することになる。図４はこの実施例の４レベルのＤ／Ａ変換器の回路図である。この実施例では、容量の容量値はＣＰ［１］＝ＣＰ［２］＝ＣＮ［１］＝ＣＮ［２］であり、互いに等しい。また、図４ではクロックジェネレータは省略しているが、スイッチトキャパシタ部 が２個であるためクロックジェネレータ内部の制御信号Ｄ［ｎ］（ｎ＝１、２、・・・、ｍ）信号はＤ［１］、Ｄ［２］の２本となる。

図５にクロックジェネレータのタイミングチャートを示す。図５に示すように、入力ディジタルデータの絶対値が「１」のときはＤ［１］とＤ［２］のどちらか一方を「High」とし、「２」のときはＤ1とＤ２をともに「High」とする。また、Ｓ信号については入力ディジタルデータの符合が「＋」のときに「High」とする。

次に図６〜図８を用いて、スイッチトキャパシタ部（DAC Element）の容量への電荷の充電及び容量からの電荷の出力の動作について説明する。図６は容量へ電荷を充電するフェーズ（φ１）の基準電圧発生回路とスイッチトキャパシタ部の容量との接続状態である。（ａ）はスイッチ切替直後の状態、（ｂ）はその後の電荷の流れ及び最終状態を示している。入力ディジタルデータの絶対値及び符号によらず常にＣＰ［１］、ＣＰ［２］には＋Ｖｒの電圧で、ＣＮ［１］、ＣＮ［２］には−Ｖｒの電圧で電荷を充電する。

図７、８は容量から電荷を出力するフェーズ（φ２）の基準電圧発生回路とスイッチトキャパシタ部の容量との接続状態であり、図７は入力ディジタルデータが「＋２」の場合、図８は入力ディジタルデータが「＋１」の場合である。なお、入力ディジタルデータの符号が「−」の場合、すなわち「−２」及び「−１」の場合の基準電圧発生回路とスイッチトキャパシタ部の容量との接続については省略するが、それぞれ図７、図８における容量と出力OUTP、OUTNとの接続を逆にすることで電荷の出力の向きを逆転させ「−」を表現する。ここで，入力ディジタルデータの絶対値が「２」の時には２つのスイッチトキャパシタ部の容量に充電された電荷２Ｑを出力するが、「１」のときには２つのスイッチトキャパシタ部のうちどちらか一方のスイッチトキャパシタ部の容量に充電された電荷Ｑのみを出力することになる。

この実施例では、入力ディジタルデータの絶対値が「１」のときに、電荷を出力しないスイッチトキャパシタ部の容量に充電されている電荷を放電するためのスイッチ要素（図２のスイッチトキャパシタ部におけるＳＷＰ６［ｎ］、ＳＷＮ６［ｎ］）を設けている。これにより、再びスイッチトキャパシタ部へ電荷を充電するフェーズ（φ１）に切り替わる際には、全てのスイッチトキャパシタ部の容量の電荷は０となる（図６（ａ））。すなわち，基準電圧発生回路の負荷は入力ディジタルデータによらず常に一定となる。なお、本説明で用いた図２のスイッチトキャパシタ部では、電荷を放電するためのスイッチ要素（ＳＷＰ６［ｎ］、ＳＷＮ６［ｎ］）を設けているが、これらのスイッチ要素を設けなくても他のスイッチ要素（たとえば、ＳＷＰ３［ｎ］、ＳＷＮ３［ｎ］）にこの機能を持たせることが可能である。すなわち本発明の本質は、マルチビットの入力ディジタルデータに関係なく全てのスイッチトキャパシタ部の容量に電荷を充電し、出力しないスイッチトキャパシタ部の容量に充電された電荷については容量端を短絡することで電荷を放電するというところにある。なお、ここで、ＯＵＴＰ、ＯＵＴＮ端子の電圧は、常にＶＣＯＭと電圧が等しくなるように制御されている。

最後に上述したマルチビットＤ／Ａ変換器の応用例をいくつか示す。図９は本発明のマルチビットＤ／Ａ変換器を利用したマルチビットΔΣＡ／Ｄ変換器の構成例である。図９に示すように，マルチビットディジタル出力信号を1サンプル遅らせるディジタル遅延素子と、１サンプル遅延したマルチビットディジタル出力信号をアナログ信号に変換するためのマルチビットＤ／Ａ変換器と、マルチビットＤ／Ａ変換器の出力信号とアナログ入力信号又は前段のアナログ積分器の出力信号との差をとるアナログ加算器と，アナログ加算器の出力信号を積分するアナログ積分器と、最終段のアナログ積分器の出力信号をディジタル信号に変換するマルチビット量子化器とで構成される。マルチビットＤ／Ａ変換器、アナログ加算器、アナログ積分器はΔΣＡ／Ｄ変換器の次数と同じ数だけ必要となる。

図１０は本発明のマルチビットＤ／Ａ変換器を利用したマルチビットΔΣＤ／Ａ変換器の構成例である。図１０に示すように、ディジタル回路で構成されるマルチビットΔΣ変調回路と、マルチビットΔΣ変調回路の出力であるマルチビットのディジタル信号をアナログ信号に変換するとともに帯域外ノイズをフィルタリングするためのマルチビットＤ／Ａ変換器兼スイッチトキャパシタフィルタと、スイッチトキャパシタフィルタの出力をさらにスムージングするためのアクティブフィルタとで構成される。

このように、本発明のマルチビットＤ／Ａ変換器を利用してマルチビットΔΣＡ／Ｄ変換器及びマルチビットΔΣＤ／Ａ変換器を実現することができる。

図１１は図９のマルチビットΔΣＡ／Ｄ変換器におけるマルチビットＤ／Ａ変換器とアナログ加算器とアナログ積分器とを実現するスイッチトキャパシタ積分器の構成例である。図１２は図２におけるマルチビットＤ／Ａ変換器兼スイッチトキャパシタフィルタの構成例である。図１１、図１２では、いずれも、ＯＵＴＰ端子、ＯＵＴＮ端子に接続されるオペアンプの側でＯＵＴＰ端子、ＯＵＴＮ端子の電圧がＶＣＯＭに等しくなるように制御されている。
以上説明したように本発明のＤ／Ａ変換器は、様々な回路に利用することができる。

なお、本発明は上述した実施の形態、実施例に限られず、本明細書、図面に開示した発明の範囲内で適宜変更して実施することが可能である。たとえば、上述した実施の形態、実施例では、並列接続したスイツチトキャパシタ部で容量の容量値を互いに等しいとする例を示したが、ビット毎に重み付けをした複数ビットからなるディジタル値に対応して、並列接続したスイッチトキャパシタ部の容量をビット毎にＣｉ、Ｃｉ／２、Ｃｉ／４〜というように重み付けをしたマルチビットＤ／Ａ変換器にも本発明を適用することができる。各容量の容量値に重み付けをしたＤ／Ａ変換器の場合、ビット毎の容量値の違いにより、セトリングエラーのデータによる依存性は大きくなりやすいが、本発明によれば、デジタルデータに依存せず、容量を放電してから、次のＤ／Ａ変換サイクルに移るので、セトリングエラーのデータによる依存性を改善することができる。

本発明の第１の実施の形態のマルチビットＤ／Ａ変換器のブロック図である。 本発明の第１の実施の形態における基準電圧発生部の回路図である。 本発明の第１の実施の形態におけるスイッチトキャパシタ部（DAC Element）の回路図である。 本発明の第１の実施例における４レベルＤ／Ａ変換器の回路図である。 本発明の第１の実施例のタイミングチャートである。 本発明の第１の実施例の充電時の動作説明図である。 本発明の第１の実施例の１ビット電荷出力時の動作説明図である。 本発明の第１の実施例の２ビット電荷出力時の動作説明図である。 本発明の第１の実施の形態のマルチビットＤ／Ａ変換器を利用したマルチビットΔΣＡ／Ｄ変換器のブロック図である。 本発明の第１の実施の形態のマルチビットＤ／Ａ変換器を利用したマルチビットΔΣＤ／Ａ変換器のブロック図である。 本発明の第１の実施の形態のマルチビットＤ／Ａ変換器を利用したスイッチトキャパシタ積分器の回路図である。 本発明の第１の実施の形態のマルチビットＤ／Ａ変換器を利用したスイッチトキャパシタフィルタの回路図である。 従来の１ビットＤ／Ａ変換器のブロック図である。 従来の１ビットＤ／Ａ変換器におけるスイッチトキャパシタ部の回路図である。 従来の１ビットＤ／Ａ変換器のタイミングチャートである。 従来の１ビットΔΣＡ／Ｄ変換器のブロック図である。 従来の１ビットΔΣＤ／Ａ変換器のブロック図である。 従来のマルチビットＤ／Ａ変換器におけるスイッチトキャパシタ部の回路図である。

符号の説明

１１、１３１ クロックジュネレータ
１２−１〜ｍ、１３３ スイッチトキャパシタ部（DAC Element）
９１、９３、１６１、１６３ アナログ加算器
９２、９４、１６２、１６４ アナログ積分器
９５、１６５ マルチビット量子化器
９６、１６６ ディジタル遅延回路
９７、９８、１０２ マルチビットＤ／Ａ変換器
１０１ マルチビットΔΣ変調器
１０３、１７３ アクテップフィルタ
１３２ 基準電圧発生回路
１６７、１６８、１７２ 1ビットＤ／Ａ変換器

Claims (8)

1. 入力したマルチビットのディジタル信号に応じた電荷量を第１の出力端子から出力するマルチビットＤ／Ａ変換器であって、
   前記ディジタル信号の対応するビットに応じて動作する複数のスイッチトキャパシタと、
   所定の電圧を発生させる基準電圧発生回路と、を有し、
   前記複数のスイッチトキャパシタのそれぞれは、
   複数のスイッチと、
   第１の容量と、を有し、
   前記複数のスイッチのそれぞれが前記ディジタル信号にかかわらず開閉して前記基準電圧発生回路から前記第１の容量に所定の電圧が印加されることにより、前記第１の容量を充電し、
   前記複数のスイッチのそれぞれが前記ディジタル信号の対応するビットに応じて開閉することにより、前記ディジタル信号の対応するビットが第１の値である場合には、前記第１の容量に充電した電荷を前記第１の出力端子に放電し、前記ディジタル信号の対応するビットが第２の値である場合には、前記第１の容量に充電した電荷を前記第１の出力端子以外の端子に放電し、
   前記ディジタル信号に応じて前記第１の出力端子に電荷を放電する前記スイッチトキャパシタの数が変化することにより、信号レベルが段階的に変化するマルチビット出力信号を前記第１の出力端子から出力することを特徴とするＤ／Ａ変換器。
2. 前記複数のスイッチは、前記充電と放電の動作を繰り返し、入力したディジタル信号を逐次アナログ信号に変換することを特徴とする請求項１記載のＤ／Ａ変換器。
3. 前記複数のスイッチトキャパシタのそれぞれは、
   前記基準電圧発生回路から第１の電圧が供給される第１の電源端子と、
   前記基準電圧発生回路から前記第１の電圧よりも低い第２の電圧が供給される第２の電源端子と、
   前記第１の容量の第１の端子を第１のクロックに応答して前記第１の電源端子に接続する第１のスイッチと、
   前記第１の容量の前記第１の端子を第２のクロックに応答して前記第２の電源端子に接続する第２のスイッチと、
   前記第１の容量の第２の端子を前記第１のクロックに応答して前記第２の電源端子に接続する第３のスイッチと、
   前記第１の容量の前記第２の端子を前記ディジタル信号の対応するビットが前記第１の値のときには前記第２のクロックに応答して前記第１の出力端子に接続する第４のスイッチと、
   前記第１の容量の前記第２の端子を前記ディジタル信号の対応するビットが前記第２の値のときには前記第２のクロックに応答して前記第２の電源端子に接続する第５のスイッチと、を有することを特徴とする、
   請求項１又は２に記載のＤ／Ａ変換器。
4. 前記複数のスイッチトキャパシタのそれぞれは、
   前記基準電圧発生回路から前記第２の電圧よりさらに低い第３の電圧が供給される第３の電源端子と、
   容量値が前記第１の容量と実質的に等しくなるように設計された第２の容量と、
   前記第２の容量の第３の端子を前記第１のクロックに応答して前記第３の電源端子に接続する第６のスイッチと、
   前記第２の容量の前記第３の端子を前記第２のクロックに応答して前記第２の電源端子に接続する第７のスイッチと、
   前記第２の容量の第４の端子を前記第１のクロックに応答して前記第２の電源端子に接続する第８のスイッチと、
   前記第２の容量の前記第４の端子を前記ディジタル信号の対応するビットが前記第１の値のときには前記第２のクロックに応答して第２の出力端子に接続する第９のスイッチと、
   前記第２の容量の前記第４の端子を前記ディジタル信号の対応するビットが前記第２の値のときには前記第２のクロックに応答して前記第２の電源端子に接続する第１０のスイッチと、
   前記第１の容量の前記第２の端子を前記ディジタル信号の対応するビットが第３の値のときには前記第２のクロックに応答して前記第２の出力端子に接続する第１１のスイッチと、
   前記第２の容量の前記第４の端子を前記ディジタル信号の対応するビットが前記第３の値のときには前記第２のクロックに応答して前記第１の出力端子に接続する第１２のスイッチと、を有することを特徴とする、
   請求項３に記載のＤ／Ａ変換器。
   
   
5. 請求項４記載のＤ／Ａ変換器を複数並列に接続したことを特徴とするＤ／Ａ変換器。
6. 並列に接続したＤ／Ａ変換器の間で、前記第１容量の容量値同士、及び第２の容量の容量値同士が、互いに等しくなるように設計されていることを特徴とする請求項５記載のＤ／Ａ変換器。
7. 前記複数並列に接続されたＤ／Ａ変換器は、複数ビットからなるディジタルデータの各ビットデータにより制御され、各Ｄ／Ａ変換器の前記第１、第２の容量の容量値は、制御するビットの重み付けに対応して、重み付けされた容量値を有していることを特徴とする請求項５記載のＤ／Ａ変換器。
8. Ｄ／Ａ変換器と、前記Ｄ／Ａ変換器の出力とアナログ入力信号とを加算するアナログ加算器と、前記加算器の出力を積分するアナログ積分器と、前記積分器の出力を量子化してディジタル信号として出力する量子化器と、前記ディジタル信号を遅延して前記Ｄ／Ａ変換器に入力する遅延回路とを備え、前記Ｄ／Ａ変換器は請求項１ないし７いずれか１項記載のＤ／Ａ変換器であることを特徴とするΔΣＡ／Ｄ変換器。
   

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