JP2002514019A - キャパシタのノンリニアリティを補償するための方法および回路 - Google Patents

キャパシタのノンリニアリティを補償するための方法および回路

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Abstract

(57)【要約】 損失性積分器は、増幅器（３）を使用し、そしてキャパシタ（３７）の電圧係数誤差を、反対向きの第１と第２のフィードバック・キャパシタ（３３および４３）をスイッチト・キャパシタ・フィードバック回路（１１Ａ）内に設けることによって低減させる。

Description

【発明の詳細な説明】
【０００１】 （発明の背景） 本発明は、主として、スイッチト・キャパシタ回路、特に損失性積分器（loss
y integrator）および１ビットＤＡＣにおけるノンリニアリティおよび歪みを低
減する技術に、また、基準電圧回路においてこの回路内のデータ依存電流に起因
するエラーを低減するための技術に関し、さらに詳細には、１ビット・スイッチ
ト・キャパシタＤＡＣおよびスイッチト・キャパシタ損失性積分器を含むデジタ
ル−アナログ変換器におけるノンリニアリティおよびエラーを低減することに関
するものである。
【０００２】 背景として、積分回路のスイッチト・キャパシタ回路において使用されるキャ
パシタは、これらの両端間の電圧の関数として変化するキャパシタンスを有して
いることは、良く知られている。ある電圧インターバルにわたるこのような積分
回路キャパシタのキャパシタンスの変化速度は、その“キャパシタンスの電圧係
数”と呼ばれている。回路動作中のこのようなキャパシタのキャパシタンス変動
は、スイッチト・キャパシタを含む回路の動作に、望ましくないノンリニアリテ
ィをもたらすことがある。米国特許4,918,454（アーリー外（Early et al））は
、デルタ−シグマ・アナログ−デジタル変換器（ＡＤＣ）におけるおよびＣＤＡ
Ｃ型ＤＡＣにおけるその問題について記述している。アーリー外は、２つの等し
いキャパシタを互いに逆向きで並列に接続して、これら２つのキャパシタのリニ
アな電圧係数の影響の自動キャンセルを与える、という解決法を提供している。
この技術は、それら２つのキャパシタが非常に精密にマッチングされることを必
要とし、そしてこれは、集積回路製造プロセスにおいては困難なことが時にある
。直列の１ビット・コードが１ビットＤＡＣを通過するようになっており、そし
てその出力がアナログ・ポストフィルタに接続されるようになったデジタル−ア
ナログ変換器は、良く知られている。“デジタル・オーディオのためのＣＭＯＳ
ステレオ１６ビットＤ／Ａ変換器（“A CMOS Stereo 16bit D/A Converter for
Digital Audio” by Peter J. A, Naus et al., IEEE Journal of SolidState C
ircuits, vol. SC22, pp. 390395, June 1987. ）”、特にその図６を参照され
たい。
【０００３】 米国特許4,918,454の図８は、デルタ−シグマＡＤＣのアナログ変調器を示し
ており、これにおいて、サンプリング・キャパシタ１０６は、その端子が各フェ
ーズ毎に逆転されて、そのサンプリング・キャパシタの電圧係数の影響を時間平
均するようにしている。このスイッチト・キャパシタ・サンプリング回路は、“
純粋”な、すなわち非損失性（non-lossy）の高利得積分器を含んでいる。米国
特許4,918,454の図９は、デルタ−シグマＡＤＣのアナログ変調器を示しており
、これにおいて、互いに逆向きの（＋）端子を有した２つのサンプリング・キャ
パシタを使用することによって、変換すべきアナログ入力電圧をサンプルするよ
うになっている。米国特許4,918,454の図１０ａ−ｄは、ＣＤＡＣ型デジタル−
アナログ変換器を開示しており、これにおいては、ＣＤＡＣ（キャパシタ型デジ
タル−アナログ変換器）の出力を、リセット可能な“純粋”な積分器に入力とし
て供給するようになっている。
【０００４】 しかし、当業者には分かるように、損失性積分器は、デルタ−シグマ・アナロ
グ−デジタル変換器あるいはＣＤＡＣ型のデジタル−アナログ変換器においては
決して使用されることはないが、それは、これら双方の応用において、その演算
増幅器およびフィードバック回路において高いＤＣ利得に対するニーズがあるか
らであり、この場合における損失性積分器の使用は、その高ＤＣ利得に対するニ
ーズを完全に台無しにしてしまうからである。したがって、スイッチト・キャパ
シタ・フィードバックは、“純粋”な積分器において使用されることは決してな
い（但し、“純粋”な積分器のフィードバック・キャパシタはリセット可能とす
ることができる）。
【０００５】 １ビットＤＡＣにおいては、１ビット・データ入力は、高いまたは低い基準電
圧が、１ビットＤＡＣの１つのあるいは複数のサンプリング・キャパシタ上にス
イッチされたかどうかを判定する。１ビット入力データ・ストリームは、高い周
波数のエネルギを大量に含んでいるため、従来、１ビットＤＡＣの出力をフィル
タに供給して、フィルタ処理プロセスを開始させ、これによって望まない高い周
波数ノイズを除去するのが通常である。
【０００６】 米国特許4,918,454の図１０ａ−ｄに示されたＣＤＡＣ型アナログ−デジタル
変換器においては、容量性のＣＤＡＣアレイ内の電荷は、マルチビット二進重み
付け信号にしたがって再分配して、電荷を損失性積分器のスイッチト・フィード
バック・キャパシタ上に移すようにしている。当業者には理解されるように、Ｃ
ＤＡＣ型のデジタル−アナログ変換器においては、その変換されたアナログ出力
は、ほとんど即座に現れるが、このようなデジタル−アナログ変換器のリニアリ
ティは、ＣＤＡＣアレイ内の種々のキャパシタのマッチングによって決まる。こ
れと対照的に、１ビットＤＡＣ型のデジタル−アナログ変換器は、本来的にリニ
アでかつモノトーンであり、そしてその出力は、任意の所望の分解能、すなわち
任意の所望のビット数に構成することができる。
【０００７】 ＣＤＡＣアレイのキャパシタの容量マッチングを改善するため、高価なトリミ
ング回路技術が要求される。これと対照的に、１ビットＤＡＣにおいては、ＤＡ
Ｃのキャパシタ間のどのようなミスマッチも、ＤＣオフセット電圧として現れる
が、これは、容易にフィルタで除去でき、したがって１ビット・デジタル−アナ
ログ変換器のリニアリティに影響を与えない。
【０００８】 このため、当業者には分かるように、ＣＤＡＣ型のデジタル−アナログ変換器
は、アナログ出力が１ビット・デジタル入力を構成するデータの直列ストリング
を表す時間平均表現となった１ビットＤＡＣ型のデジタル−アナログ変換器とは
、全く異なった応用において使用される。
【０００９】 スイッチト・キャパシタ積分回路において使用されている“ボトム・プレート
・サンプリング（bottom plate sampling）”と一般に呼ぶ標準の技術があり、
これにおいては、それらスイッチの積分ノード側上のキャパシタに接続したスイ
ッチは、それらキャパシタの他方のプレートに接続したスイッチより前にスイッ
チ・オフして、その積分ノード中へのデータ依存電荷注入を低減させるようにな
っている。この技術は、一般に多くの種々の遅延をさせたクロック信号を必要と
し、これは、従来の回路技術を使って当業者が容易に提供することができる。
【００１０】 デルタ−シグマ変調器に基づくＤＡＣは、特に混合信号（mixed signal）積分
回路において高分解能のデジタル−アナログ変換器を実現する普通の方法である
。これらＤＡＣは、信号経路においてスイッチト・キャパシタ回路を使用して、
低電力で良好にマッチングしたコンポーネントとそして良好なダイナミックレン
ジを提供することが多い。特に、いわゆる１ビットＤＡＣは、その本来的にリニ
アな構造のため、非常に一般的である。しかし、１ビット・デルタ−シグマＤＡ
Ｃの信号伝達関数のリニアリティに対する制限の内の１つは、上記フィルタを実
施するのに使用するキャパシタのノンリニアリティである。通常は、キャパシタ
の電圧係数の一次項が支配的であり、そしてこの問題を克服するため多くの方法
が提案されており、これには、キャパシタを形成するのに使用する２つのダブル
の多結晶シリコン層のドーピングをバランスさせること、完全な差動回路の使用
、米国特許4,918,454（アーリー外）に開示されたような異なった向きの並列接
続したキャパシタを使用すること、が含まれる。
【００１１】 しかし、多結晶シリコン層のドーピング・レベルをバランスさせることは、ト
ランジスタのプロセス処理と両立しないことがあり、この場合、シリサイド層を
使用し、抵抗器としての第２の層の使用あるいは単にシリサイド成長を制御する
追加のマスクの使用は、コストを上昇させる。完全な差動回路の使用は、より複
雑な演算増幅器を必要とし、これには、電力消費およびチップ面積の増加が伴う
。電圧係数の影響をキャンセルするために並列の２つの異なった向きのキャパシ
タを使用することは、それら２つのキャパシタのマッチングにより制限される。
【００１２】 スイッチト・キャパシタ回路においては、１つのスイッチト・キャパシタの一
方または両方の端子は、基準電圧にスイッチすることができ、これにより、この
キャパシタとその基準電圧を発生する基準電圧回路との間の電荷の流れを生じさ
せる。基準電圧回路の出力インピーダンスを通る電荷のこの流れは、その基準電
圧に加わる誤差を生じさせ、そしてこの電荷がデータ依存である場合、基準電圧
内のその誤差もまた、データ依存となる。これは、このスイッチト・キャパシタ
回路が処理する信号情報を歪ませる。ここには、この問題への解決法に対し、未
だ満たされていないニーズがある。
【００１３】 （発明の摘要） したがって、本発明の目的は、スイッチト・キャパシタ回路において、このス
イッチト・キャパシタの電圧係数に起因するノンリニアリティ誤差を低減させる
ことである。
【００１４】 本発明の別の目的は、スイッチト・キャパシタ回路内の基準電圧回路の内部抵
抗を流れるデータ依存電流の影響を回避することである。 本発明の別の目的は、デジタル−アナログ変換器およびこれに関連のポストフ
ィルタ処理回路において、これの中のスイッチト・キャパシタの電圧係数に起因
する歪みを低減させることである。
【００１５】 本発明の別の目的は、スイッチト・キャパシタの電圧係数に起因する誤差のキ
ャンセルを提供するために逆向きにした対応するプレートを有するように接続し
たスイッチト・キャパシタを精密にマッチングさせる、というニーズを回避する
ことである。
【００１６】 本発明の別の目的は、損失性積分器のサンプリング・フェーズの間に再分配す
る必要のある電荷量を低減する技術を提供し、これによって、演算増幅器のスリ
ューレート制限により生ずるノンリニアリティを回避し、したがってこの積分器
の演算増幅器のスリューレート能力を低減させることである。
【００１７】 本発明の別の目的は、スイッチト・キャパシタ型損失性積分器内に含まれる演
算増幅器のスリュー能力（slewing capability）を低減させることである。 簡潔に説明すると、本発明の１実施形態によれば、本発明が提供する回路にお
いては、キャパシタ電圧係数を損失性積分器において低減し、これは、逆向きの
第１（４３）と第２（３３）のフィードバック・キャパシタをスイッチト・キャ
パシタ・フィードバック回路（１１Ａ）において逆向きに設け、このフィードバ
ック回路は、その出力と、演算増幅器（３）の反転入力に接続した加算導体（４
）とに間に結合する。第１のクロック信号（φ１）の間、第１フィードバック・
キャパシタ（４３）の端子は、第１（４２）と第２（４５）のリセット・スイッ
チを閉じることによって基準電圧に結合し、そして前記第２フィードバック・キ
ャパシタ（３３）は、第１（３０）と第２（３６）のサンプリング・スイッチを
閉じることによって、前記加算導体と前記出力導体との間に結合する。次に、第
２クロック信号（φ２）の間、前記第２フィードバック・キャパシタ（３３）の
前記端子を、第３（３２）および第４（３５）のリセット・スイッチを閉じるこ
とによって前記第２フィードバック・キャパシタの前記端子を前記第１基準電圧
に結合し、また、前記第１フィードバック・キャパシタ（４３）は、第３（４０
）および第４（４６）のサンプリング・スイッチを閉じることによって、前記加
算導体と前記出力導体との間に結合する。前記第１および第２のフィードバック
・キャパシタの逆向き配置は、前記第１および第２のフィードバック・キャパシ
タによる前記加算導体への逆極性の電圧係数誤差電荷寄与分の時間平均化をもた
らす。
【００１８】 本発明の別の実施形態によれば、デジタル−アナログ変換器回路（１Ａ）は、
１ビット・スイッチト・キャパシタＤＡＣ（２）であって、デジタル入力信号（
Ｄ）が第１の論理レベルにある場合に、所定の量の電荷を加算導体（４）に供給
するか、あるいは前記デジタル入力信号が第２の論理レベルにある場合に、前記
所定量の電荷を前記加算導体から引き出すように反復的に動作可能である、前記
の１ビット・スイッチト・キャパシタＤＡＣと、これと組み合わせて損失性積分
器を含む。前記演算増幅器の反転入力は、前記損失性積分器の前記加算ノードに
接続する。第５（４７）および第６（４８）のリセット・スイッチは、前記第１
クロック信号（φ１）の第１部分（φ１Ｐ）の間、前記第１フィードバック・キ
ャパシタ（４３）の前記端子をバッファ形基準電圧（＋ＢＶREF）にそれぞれ反
復的に結合するために設けることができる。前記第１（４２）および第２（４５
）のリセット・スイッチは、前記第１クロック信号（φ１）の第２の部分（φ１
Ｒ）の間に、前記第１フィードバック・キャパシタ（４３）の前記端子を前記基
準電圧に結合する。第７（３８）および第８（３９）のリセット・スイッチは、
前記第２クロック信号（φ２）の第１の部分（φ２Ｐ）の間に、前記第２フィー
ドバック・キャパシタ（３３）の前記端子を前記バッファ形基準電圧（＋ＢＶRE F ）に反復的に結合するために設けることができ、前記第３（３２）および第４
（３５）のリセット・スイッチは、前記第１クロック信号（φ２）の第２の部分
（φ２Ｒ）の間に、前記第２フィードバック・キャパシタ（３３）の前記端子を
前記基準電圧に結合する。
【００１９】 本発明の別の実施形態によれば、損失性積分器は、演算増幅器（３）であって
、加算導体（４）に結合した反転入力（−）と、第１の基準電圧（＋ＶREF）を
受けるように結合した非反転入力（＋）と、該演算増幅器の前記反転入力（−）
と出力導体（５）との間に結合した積分用キャパシタ（ＣINT）と、を有する、
前記の演算増幅器と、該演算増幅器の前記出力導体（５）と前記反転入力（−）
との間に結合したスイッチト・キャパシタ・フィードバック回路（１１Ｂ）とを
含む。該スイッチト・キャパシタ・フィードバック回路は、第１（４３）および
第２（３３）のフィードバック・キャパシタと、第１のクロック信号（φ１）の
間に前記第１フィードバック・キャパシタ（４３）を前記加算導体と前記出力導
体との間に結合する第１（４３）および第２（３３）のサンプリング・スイッチ
と、第２のクロック信号（φ１）の間に前記第１フィードバック・キャパシタ（
４３）の前記端子を第１基準電圧（＋ＶREF）にそれぞれ結合する第１（４２）
および第２（４５）のリセット・スイッチと、前記第２クロック信号（φ１）の
間に、前記第２フィードバック・キャパシタ（３３）を前記加算導体と前記出力
導体との間に結合する第３（３０）および第４（３６）のサンプリング・スイッ
チと、前記第１クロック信号（φ２）の間に、前記第２フィードバック・キャパ
シタ（３３）の前記端子を前記第１基準電圧（＋ＶREF）に結合する第３（３２
）および第４（３５）のリセット・スイッチと、を含む。補正キャパシタ（５４
）と、スイッチング回路は、前記第１クロック信号の間に前記補正キャパシタを
前記出力導体に結合して補正電荷を前記補正キャパシタに蓄積する。前記補正電
荷は、前記第２クロック信号の間に前記加算導体に結合して、前記第１フィード
バック・キャパシタから前記加算ノードに先に結合された電圧係数誤差電荷をキ
ャンセルする。
【００２０】 別の実施形態においては、損失性積分器は、前記加算導体（４）に結合した反
転入力（−）と、第１の基準電圧を受けるように結合した非反転入力（＋）とを
有する演算増幅器（３）と、該演算増幅器の前記反転入力（−）と出力導体（５
）との間に結合した積分用キャパシタと、前記演算増幅器の前記出力導体と前記
反転入力（−）との間に結合したスイッチト・キャパシタ・フィードバック回路
と、を含み、前記スイッチト・キャパシタ・フィードバック回路は、第１（＋）
の端子および第２（−）の端子を有するフィードバック・キャパシタ（７）と、
第３（６０）および第４（６１）の端子を有する伝達回路であって、前記第３（
６０）および第４（６１）の端子との前記第１（＋）および第２（−）の端子の
接続を反復的に逆転させるよう動作する、前記の伝達回路と、第１のクロック信
号（φ２）の間に、前記伝達回路を、前記加算導体と前記出力導体との間に結合
するサンプリング・スイッチ回路と、第２のクロック信号（φ１）の間に、前記
第１フィードバック・キャパシタ（４３）の前記端子を第１の基準電圧（＋ＶRE F ）に結合する第１（４２）および第２（４５）のリセット・スイッチと、を含
む。
【００２１】 別の実施形態においては、スイッチト・キャパシタ回路は、第１（Ｃ４３）お
よび第２（Ｃ３３）のキャパシタと、第１のクロック信号（φ２）の間に前記第
１キャパシタ（Ｃ４３）を第１の導体（４）と第２の導体（５）との間に結合す
る第１（４０）および第２（４６）のサンプリング・スイッチと、第２のクロッ
ク信号（φ１）の間に前記第１キャパシタ（Ｃ４３）の前記端子を基準電圧に反
復的に結合する第１（４２）および第２（４５）のリセット・スイッチと、を含
む。第３（３０）および第４（３６）のサンプリング・スイッチは、前記第２ク
ロック信号（φ１）の間に、前記第２キャパシタ（Ｃ３３）を前記第１導体と前
記第２導体との間に結合し、第３（３２）および第４（３５）のリセット・スイ
ッチは、前記第１クロック信号（φ２）の間に、前記第２キャパシタ（Ｃ３３）
の前記端子を前記基準電圧に結合する。スイッチング回路は、前記第１クロック
信号（φ２）の間に前記補正キャパシタを前記第２導体（５）に結合して補正電
荷を前記補正キャパシタに蓄積し、次に、前記第１クロック信号（φ２）の間に
前記補正キャパシタを前記第１導体に供給して、前記第１キャパシタから前記第
１導体（４）に先に結合された電圧係数誤差電荷をキャンセルする。
【００２２】 別の実施形態においては、スイッチト・キャパシタ回路は、第１のスイッチ（
２７Ａまたは４６）により第１の電圧を導く第１の導体（４または５）に結合し
た第１の端子（２５Ａまたは４９）と、第２のスイッチ（２１Ａまたは４０）に
より第２の電圧を導く第２の導体（２０または４）に結合した第２の端子（２２
Ａまたは４１）とを有する第１のキャパシタ（２３Ａまたは４３）を含み、前記
第１および第２のスイッチの内の少なくとも１つが、前記第１キャパシタに関連
したデータ依存量の電荷を発生するよう動作する。第３のスイッチ（２７Ｂまた
は４８）は、前記第１端子（２５Ａまたは４９）をバッファ形基準電圧（＋ＢＶ REF ）を導く第３の導体に結合し、該第３スイッチ（２７Ｂまたは４８）は、第
１のインターバル（Ｄ・φ２またはφ１Ｐ）の間にターンオンされて、前記第１
端子（２５Ａまたは４９）上に前記バッファ形基準電圧（＋ＢＶREF）を発生す
る。第４のスイッチ（２６Ａまたは４５）は、前記バッファ形基準電圧（＋ＢＶ REF ）とは分離しかつこれと実質的に等しい静かな基準電圧（＋ＶREF）を導く第
４の導体に対し、前記第１端子を結合し、該第４スイッチ（２６Ａまたは４５）
は、前記第１インターバルに続きかつそれと非オーバーラップの第２のインター
バル（φ１またはφ１Ｒ）の間にターンオンされて、前記第１キャパシタと前記
静かな基準電圧（＋ＶREF）を発生する回路との間にデータ依存電荷の流れを生
じさせずに、前記第１端子（２５Ａまたは４９）上に前記静かな基準電圧（ＶRE F ）を発生する。
【００２３】 （好ましい実施形態の詳細な説明） 図１を参照すると、１ビット・デジタル−アナログ変換器１Ａは、１ビットＤ
ＡＣ２を含み、これにおいては、φ１の間、サンプリング・キャパシタ２３Ａを
＋ＶREFにプリチャージし、かつサンプリング・キャパシタ２３Ｂをゼロにプリ
チャージする。１ビット離散時間データ信号Ｄは、入力として受ける。Ｄとその
補数Ｄ＊（＊は反転を示す）とは、クロック信号φ２で論理的ＡＮＤ演算して、
Ｄが“１”であるか“０”であるかに依存して、サンプリング・キャパシタ２３
Ａに蓄積された電荷の加算導体４中への転送か、あるいはその等価の電荷のサン
プリング・キャパシタ２３Ｂを介しての加算導体４からの引き出しのいずれかを
実施させる。加算導体４は、高利得演算増幅器３とそのフィードバック回路によ
って仮想の＋ＶREFレベルに維持する。
【００２４】 アナログ−デジタル変換器１Ａの１ビットＤＡＣ２は、導体２０上の基準電圧
＋ＶREFを受け、そしてこの導体は、スイッチ２１Ａにより導体２２Ａに接続し
ている。導体２２Ａは、サンプリング・キャパシタ２３Ａの一方のプレートに接
続し、また、スイッチ２４Ａによってグランドに接続している。サンプリング・
キャパシタ２３Ａの他方のプレートは、導体２５Ａに接続している。導体２５Ａ
は、スイッチ２６Ａによって＋ＶREFに、そしてスイッチ２７Ｂによってバッフ
ァ形基準電圧＋ＢＶREFに接続している。導体２５Ａは、スイッチ２７Ａにより
加算導体４に接続し、そしてこの導体は、演算増幅器３の（−）入力に接続して
いる。また、導体２０上の＋ＶREFは、スイッチ２１Ｂにより導体２２Ｂに接続
している。導体２２Ｂは、サンプリング・キャパシタ２３Ｂの一方のプレートに
接続し、そしてまた、スイッチ２４Ｂによってグランドに接続している。サンプ
リング・キャパシタ２３Ｂの他方のプレートは、導体２５Ｂに接続している。（
１ビットＤＡＣ２のサンプリング・キャパシタ２３Ａおよび２３Ｂの代表的な値
は、３．３ピコファラッドである）。導体２５Ｂは、スイッチ２６Ｂにより＋Ｖ REF に、スイッチ２７Ｄにより＋ＢＶREFに、そしてスイッチ２７Ｃにより加算導
体４に接続している。スイッチ２１Ｂ，２４Ａ，２６Ａおよび２６Ｂは、φ１で
作動する。スイッチ２１Ａおよび２４Ｂは、φ２で作動する。スイッチ２７Ａお
よび２７Ｄは、Ｄ・φ２、すなわちＤとφ２の論理的ＡＮＤで作動する。スイッ
チ２７Ｂおよび２７Ｃは、Ｄ＊・φ２、すなわちＤ＊およびφ２の論理的ＡＮＤ
によって作動する。
【００２５】 演算増幅器３は、積分用キャパシタ３７（キャパシタンスＣINTを有する）を
備え、これは、加算導体４と出力導体５とスイッチト・キャパシタ型フィードバ
ック回路１１Ａとの間に接続している。加算導体４は、演算増幅器３の反転入力
に接続し、その非反転入力は、基準電圧＋ＶREFに接続している。演算増幅器３
と積分用キャパシタ３７とスイッチト・キャパシタ型フィードバック回路１１Ａ
の組合せは、損失性積分器を構成し、これは、ローパス・フィルタとして機能す
ることができる。
【００２６】 スイッチト・キャパシタ型フィードバック回路１１Ａは、２つの互いに逆向き
のフィードバック・キャパシタ３３および４３を備え、この各々は、キャパシタ
ンスＣを有する。（積分用キャパシタ３７の代表的な値ＣINTは、１００ピコフ
ァラッドであり、フィードバック・キャパシタ３３および４３の代表的な値は、
２．５ピコファラッドである）。フィードバック・キャパシタ４３は、その（＋
）端子が、導体４９によってクロック信号φ２で作動されるスイッチ４６に接続
している。スイッチ４６は、φ２の間、導体４９をＶOUTに接続する。スイッチ
４５は、φ１Ｒの間、導体４９を＋ＶREFに接続し、そしてスイッチ４８は、φ
１Ｐの間、導体４９を＋ＢＶREFに接続する。フィードバック・キャパシタ４３
の他方の端子は、導体４１によりスイッチ４０，４２および４７に接続する。後
述するように、スイッチ４０は、φ２の間、導体４１を加算導体４に接続し、ス
イッチ４２は、φ１Ｒの間、導体４１を＋ＶREFに接続し、そしてスイッチ４７
は、φ１Ｐの間、導体４１を＋ＢＶREFに接続する。
【００２７】 同様に、フィードバック・キャパシタ３３は、その（＋）端子が、導体３１に
よって、スイッチ３０，３２および３８に接続している。キャパシタ３３は、キ
ャパシタ４３の方向とは逆方向に配置している。後述するように、スイッチ３０
は、φ１の間、導体３１を加算導体４に接続し、スイッチ３２は、φ２Ｒの間、
導体３１を＋ＶREFに接続し、そしてスイッチ３８は、φ２Ｐの間、導体３１を
＋ＢＶREFに接続する。フィードバック・キャパシタ３３の他方の端子は、導体
３４によってスイッチ３５，３６および３９に接続する。スイッチ３６は、φ１
の間、導体３４をＶOUTに接続する。スイッチ３５は、φ２Ｒの間、導体３４を
＋ＶREFに接続し、そしてスイッチ３９は、φ２Ｐの間、導体３４を＋ＢＶREFに
接続する。
【００２８】 図１の回路においては、デジタル−アナログ変換器１Ａは、離散時間からの１
ビット・データ入力Ｄを、導体５上のアナログの連続時間信号ＶOUTに変換する
。このため、１ビットＤＡＣ２は、加算導体４との間で、ある固定の量の電荷を
“ダンプ”するかあるいは“引き出し”をするかのいずれかを行い、これは、１
ビット・データ信号Ｄが論理“１”であるかあるいは“０”であるかに依存する
。
【００２９】 この動作を実現するため、１ビットＤＡＣ２のサンプリング・キャパシタ２３
Ａおよび２３Ｂは、φ１の間リセットするが、このφ１は、“リセット”フェー
ズあるいは“プリチャージ”フェーズと考えることができる。（図５のタイミン
グ図を参照されたい）。詳細には、スイッチ２４Ａおよび２６Ａは、φ１の間閉
じて、サンプリング・キャパシタ２３Ａをリセットする、すなわち導体２２Ａを
グランドにセットしかつ導体２５Ａを＋ＶREFにセットすることによって＋ＶREF にプリチャージする。これと同時に、スイッチ２１Ｂおよび２６Ｂを閉じて、導
体２２Ｂを＋ＶREFにまた導体２５Ｂを＋ＶREFに接続し、これによって、サンプ
リング・キャパシタ２３Ｂをゼロ・ボルトに“リセット”する。（φ１の間、１
ビットＤＡＣ２内の他方のスイッチは、開いている）。
【００３０】 φ１の間、スイッチ３０および３６を閉じて、フィードバック・キャパシタ３
３を、ＶOUTと加算導体４上の＋ＶREFレベルとの間に接続する。損失性積分器の
フィードバック回路１１Ａのスイッチ３２、３５，３８，３９，４０，４６は、
開いている。１ビットＤＡＣ２のスイッチ２７Ａおよび２７Ｃは、φ１の間開い
ているため、演算増幅器３は、キャパシタ３３が初期のゼロ・ボルトから＋ＶRE F −ＶOUTボルトにチャージされるとき、加算導体４を＋ＶREFボルトの仮想レベ
ルに維持するのに十分な程ＶOUTを変化させる。ＶOUTのこの変化の間、キャパシ
タ３３の電圧係数は、ＶOUTに対応する誤差を生じさせる。
【００３１】 この間、スイッチ４７および４８は、φ１Ｐの短い持続期間の間閉じる一方、
スイッチ４２および４５は、開いたままである。これは、キャパシタ４３の両方
の端子を、バッファ形基準電圧レベル＋ＢＶREFに放電させる。スイッチ４２お
よび４５は、（スイッチ４７および４８が開いた後）φ１Ｒの間閉じて、キャパ
シタ４３の両方の端子を、精密で低ノイズすなわち“静かな”基準電圧＋ＶREF
にセットする。φ１Ｐの間、キャパシタ４３を放電させるのに必要なデータ依存
（すなわちＶOUTに依存）電流は、＋ＢＶREFを発生するバッファ形基準電圧回路
内へ流れる。φ１Ｒの間、“静かな”基準＋ＶREF中へ流れる電流は、＋ＶREFと
＋ＢＶREFとの間の差にのみ依存し、したがってデータに依存しない。
【００３２】 本発明の１実施形態によれば、φ１Ｐの間に種々のキャパシタを最初にバッフ
ァ形基準電圧＋ＢＶREFに接続しそして次にφ１Ｒの間に静かな基準電圧＋ＶREF に接続することは、“静かな”基準電圧＋ＶREFを発生する基準電圧回路の有限
の出力インピーダンスを通るデータ依存電流の流れに起因する、＋ＶREFにおけ
るどのようなデータ依存変化も回避する。ここで、＋ＢＶREFを発生するバッフ
ァ形基準電圧回路は、特に正確であることは必要でない。実際、これは、静かな
基準電圧回路が発生する＋ＶREFの値のわずか３〜４ミリボルトの範囲内とする
必要があるだけである。＋ＶREFと＋ＢＶREFとの間のどのようなこのミスマッチ
も、単に、容易にフィルタにより除去できるオフセットを生じさせ、したがって
出力電圧ＶOUTにおけるどのようなノンリニアリティも発生しない。
【００３３】 φ１の間における図１のアナログ−デジタル変換器１Ａの動作をまとめると、
サンプリング・キャパシタ２３Ａおよび２３Ｂは、＋ＶREFおよびゼロにそれぞ
れプリチャージまたはリセットする一方で、キャパシタ４３を、ゼロにリセット
し、またキャパシタ３３をＶOUTと加算導体４上の＋ＶREF電圧との間に接続して
、φ１フェーズの終わりに積分用キャパシタ３７に蓄積されていた電圧に比例す
る電荷を除去する。
【００３４】 φ２の間、スイッチ２１Ａおよび２４Ｂを閉じ、また、スイッチ３０，３６，
４２，４５，４７，４８を開く。したがって、導体２２Ａは、＋ＶREFボルトに
接続して、導体２５Ａを、＋ＶREFから＋２ＶREFボルトに増加させる。導体２２
Ｂは、グランドに接続して、導体２５Ｂを＋ＶREFボルトからゼロ・ボルトに減
少させる。
【００３５】 Ｄが“１”の場合、スイッチ２７Ａを閉じ、そしてサンプリング・キャパシタ
２３Ａ上の電荷を、加算導体４中へ“ダンプ”し、スイッチ２６Ａ，２６Ｂ，２
７Ｂ，２７Ｃを開く。スイッチ２７Ｄを閉じ、したがって導体２５Ｂを＋ＢＶRE F にチャージする。
【００３６】 Ｄが“０”の場合、スイッチ２７Ｃを閉じ、スイッチ２７Ｄを開き、これによ
って、“電荷パケット”を、加算導体４からサンプリング・キャパシタ２３Ｂ内
へ移らせる。スイッチ２７Ａは開き、スイッチ２７Ｂは閉じて、導体２５Ａをバ
ッファ形基準電圧＋ＢＶREFに放電させる。
【００３７】 ここで理解されたいことは、電荷を蓄積したキャパシタを、Ｄが“１”である
か“０”であるかにしたがって基準電圧回路に放電させる場合、これが、基準電
圧回路中へのデータ依存電流の流れをもたらし、そしてこれが、その基準電圧に
おけるデータ依存変動を生じさせることである。基準電圧におけるこのデータ依
存変動は、発生中の出力信号における歪みを生じさせることがある。
【００３８】 本発明によれば、この問題は、スイッチト・キャパシタを、バッファ形基準電
圧＋ＢＶREFを発生する低出力インピーダンス回路（図６に示す）中へ放電させ
ることにより回避する。これは、データ依存電流が静かな基準電圧＋ＶREFを発
生する回路の有限インピーダンスを流れるのを回避できる。
【００３９】 φ２の間においては、損失性積分器１２のスイッチ４０および４６を閉じ、こ
れにより、φ２フェーズの終わりに積分用キャパシタ３７に蓄積された電圧に比
例する電荷を除去する。演算増幅器３は、加算導体４をその仮想の＋ＶREFレベ
ルに維持するの必要なだけＶOUTを変化させる。各クロック・サイクルの間にお
けるＶOUTのこの変化が小さい場合、そしてキャパシタ４３がキャパシタ３３と
極性が逆であるため、キャパシタ４３の電圧係数は、ＶOUTのその結果の値に対
し、キャパシタ３３の電圧係数がその前にφ１フェーズの間にＶOUTの値に影響
を与えた量と等しい量であるがそれとは逆極性で、影響を与える。この結果、キ
ャパシタ３３および４３の電圧係数に起因するＶOUTにおける誤差がキャンセル
される。
【００４０】 クロック・フェーズφ２Ｐおよびφ２Ｒと、スイッチ３７，３５，３８，３９
は、前述のものと同様の方法で動作することによって、φ２の間にキャパシタ３
３をリセットすることにより生じるデータ依存電流が、＋ＶREF源に流れ込むの
を阻止する。
【００４１】 φ２の間におけるこの動作をまとめると、サンプリング・キャパシタ２３Ａお
よび２３Ｂの電荷パケットを、加算導体４に分配するかあるいはそれから引き出
し、キャパシタ３３をリセットし、そしてキャパシタ４３は、φ２フェーズの終
わりに積分用キャパシタ３７の両端間に発生された電圧をサンプルする。
【００４２】 理解されるべきであるが、１ビットＤＡＣ２のサンプリング・キャパシタ２３
Ａおよび２３Ｂの両方は、クロック・サイクル毎にリセットして、そのようなキ
ャパシタを充電することに関連する時定数に起因した誤差を回避するようにすべ
きことである。しかし、クロック・サイクル毎のサンプリング・キャパシタの充
電および放電は、基準電圧中へのデータ依存電流の上述の流れをもたらす。本発
明によれば、＋ＢＶREFを発生する図６のバッファ形基準電圧回路と、これに関
連のクロック信号φ１Ｒおよびφ１Ｐを提供し、これにおいて、基準電圧＋ＶRE F に充電すべき全てのキャパシタを、最初にバッファ形基準電圧＋ＢＶREFに充電
することによって、静かな基準電圧＋ＶREFにおけるデータ依存変動を回避する
。
【００４３】 図６は、上述の基準電圧回路の１実施形態を示しており、これは、導体２０に
“静かな”基準電圧＋ＶREFを発生し、また導体１９に＋ＢＶREFを発生する。適
当な基準電圧回路１３は、内部抵抗ｒsを有し、この両端間には、電流が導体２
０へあるいはこれから流れるときに誤差電圧が発生する。この誤差電圧は、基準
電圧回路１３が発生する電圧に加わって、＋ＶREFの値における誤差を生じさせ
る。
【００４４】 ＋ＶREFにおけるこの誤差を回避するため、低出力インピーダンスを有するバ
ッファ回路１８を設け、その出力は導体１９に接続し、その入力は導体２０に接
続している。最初にプリチャージあるいはリセットしているキャパシタは、導体
１９に接続して、そのデータ依存電荷パケットがバッファ１８の出力を通しての
み流れる。したがって、このデータ依存電荷パケットのどれも、そのキャパシタ
との間でｒsを通して流れず、したがって＋ＶREFにおける上述の誤差が回避され
る。次に、このキャパシタを導体２０に接続して、それに＋ＶREFの正確な値を
セットする。このときｒsを通して流れるどのような電荷も、微少であって、＋
ＢＶREFと＋ＶREFとの間の任意のわずかであるが一定の差（３−４ミリボルト）
によって決まる。バッファ１８の１つの実現例は、単に、図６に示したように演
算増幅器を電圧フォロワ構成で接続して使用することである。代替例として、図
７は、開ループ・バッファ回路の回路図を示しており、これは、図６に示した閉
ループ電圧フォロワ法よりも電力消費が少ないが、通常より高いオフセット電圧
を有することになる。
【００４５】 図７を参照すると、開ループ・バッファ回路６８は、ＮチャンネルのＭＯＳＦ
ＥＴ７２および７３と、ＰチャンネルのＭＯＳＦＥＴ７４とを使用することによ
って、Ｐチャンネル電流源トランジスタ７５および７６に対しカレントミラー・
バイアス電圧を提供する。トランジスタ７５は、定電流を、差動増幅器を形成す
る差動接続されたＰチャンネル入力トランジスタ６９および７０に供給する。導
体２０上の＋ＶREFは、ＰチャンネルＭＯＳＦＥＴ７０のゲートおよびドレイン
上に再現し、そして次に、ＰチャンネルＭＯＳＦＥＴ７１のゲートへとレベルを
シフトダウンする。ＰチャンネルＭＯＳＦＥＴ８０は、次にその電圧を、導体１
９に対しレベルをシフトアップさせる。＋ＢＶREFは、＋ＶREFの複製として導体
１９上に発生する。ＰチャンネルＭＯＳＦＥＴ７１，７６，７８およびＮチャン
ネルＭＯＳＦＥＴ７７とは、その互いの接続によって、ＮチャンネルＭＯＳＦＥ
Ｔ７９および７７並びにＰチャンネルＭＯＳＦＥＴ８０をバイアスして、低出力
インピーダンスをもつ開ループ出力段を提供し、これにおいて、静止動作電圧＋
ＢＶREFを＋ＶREFの複製（３−４ミリボルト内）としている。
【００４６】 スイッチト・キャパシタ回路の当業者には理解されるように、図１においては
、フィードバック回路１１Ａ内の種々のスイッチに対し示した記号は簡単化して
ある。現在好ましい実施形態においては、これらスイッチは、ＣＭＯＳスイッチ
で実現している。ＣＭＯＳスイッチのトランジスタのあるものは、図５に示した
非オーバーラップ式のクロック信号φ１およびφ２を受ける。ＣＭＯＳスイッチ
の各々における他のトランジスタは、φ１Ｐおよびφ１Ｒのような補助クロック
信号を受け、そしてこれらは、φ１からしかもこれに対し遅延させて得られ、ま
たφ２からしかもこれに対し遅延させて得られ、これによって、（１）当業者が
“ボトム・プレート・サンプリング”と呼ぶものを実現すること、および（２）
データ依存“トーン”あるいは誤差が、静かな基準電圧＋ＶREFに重畳されるの
を回避すること、の両方を行うようにする。
【００４７】 図面には示していないが、周知のチョッパ安定化技術を利用して、図１の基本
回路内の演算増幅器３に関連したオフセット電圧を低減させることができる。チ
ョッパ安定化を使用する場合、これは、使用しなければならないＣＭＯＳスイッ
チ回路の数とその複雑さとを増し、また、使用しなければならないφ１およびφ
２から得る補助クロック信号の数も増加させる。このような追加の補助クロック
信号、チョッパ安定化クロック信号、およびＣＭＯＳスイッチ回路の詳細は、開
示しないが、それは、これらが、本発明を十分に説明ししかも本発明を当業者が
実施できるようにするには不要であるからである。
【００４８】 “スター接続”として知られた技術を使用し、これにより、別個の基準電圧導
体を利用して、図１のデジタル−アナログ変換器１Ａの種々の部分に＋ＶREFを
印加することにより、それらの共通のインピーダンスに起因する望ましくないク
ロストークを阻止する。
【００４９】 図２Ａは、本発明の代替の実施形態を示しており、これにおいて、アナログ−
デジタル変換器１Ｂは、図１の実施形態と同じ１ビットＤＡＣ２を備えている。
しかし、スイッチト・キャパシタ型フィードバック回路１１Ｂは、図１のスイッ
チト・キャパシタ型フィードバック回路１１Ａとは異なっていて、スイッチト・
フィードバック・キャパシタ４３の（＋）端子を、依然として図１におけるのと
同じように逆向きで配置しているが、これらは、異なった方法で動作させる。そ
の代わり、図２Ａの回路における基本的アプローチは、φ２の間におけるフィー
ドバック・キャパシタ４３の電圧係数に起因する電圧係数誤差を“受け入れる”
ことであり、そしてある量の電荷を発生して、これが、加算導体４に集積された
ときに、フィードバック・キャパシタ４３の電圧係数に起因するその誤差をキャ
ンセルする。追加の補正キャパシタ５４は、加算導体４と導体５５との間に接続
し、その（＋）端子は導体５５に接続している。導体５５は、スイッチ５７によ
り＋ＶREFに接続し、そしてスイッチ５６によりＶOUTに接続する。スイッチ５６
は、φ２で作動し、スイッチ５７はφ１で作動する。（簡単のため、バッファ形
基準電圧＋ＢＶREFおよびこれに関連の図１の補助クロック信号φ１Ｐ，φ１Ｒ
，φ２Ｐ，φ２Ｒは、図２Ａ、図２Ｂ、図３Ａには示していない）。キャパシタ
３３，４３，５４の各々に対するキャパシタンスの代表値は、２．５ピコファラ
ッドである。
【００５０】 図２Ａのこの回路においては、キャパシタ４３がリセットされており、かつキ
ャパシタ３３が積分用キャパシタ３７の両端間の電圧すなわち加算導体４とＶOU T との間の差を“サンプリング”しているφ１の間、スイッチ５６を開き、スイ
ッチ５７を閉じ、これによって、キャパシタ５４をリセットする。φ２の間、キ
ャパシタ５４は、加算導体４上の仮想＋ＶREFレベルとＶOUTとの間の差に充電す
る。この次のφ１パルスの間におけるスイッチ５７の続く閉成は、キャパシタ５
４上の小量の補正電荷を加算導体４に移す。
【００５１】 以下の式は、どのようにして図２Ａの補正キャパシタ５４がこの結果を実現す
るかを示している。 φ２の間、以下の離散時間式は、損失性積分器のフィードバック部分に対し書
くことができる。
【００５２】
【数１】
【００５３】 ここで、ｎはサンプル数であり、αは、キャパシタンスの比例のリニア電圧係数
である。 φ１の間、以下の式を書くことができる。
【００５４】
【数２】
【００５５】 これから、以下の式が書ける。
【００５６】
【数３】
【００５７】 ＶOUT（ｎ＋１）≒ＶOUT（ｎ＋１／２）、Ｃ４３＝Ｃ３３とセットすると、α
ＶOUT項のキャンセルをもたらして、以下が生じる。
【００５８】
【数４】
【００５９】 Ｃ５４はこの式には現れないため、Ｃ５４のサイズおよび向きは、重要ではな
い。しかし、Ｃ５４がＣ３３とＣ４３に等しい場合、φ１の間においてＶOUTに
ほとんど変化はない。この理由は、φ１の間は、ＶOUTにおける変化のみが、電
圧係数に対する補正に起因するからである。この結果、演算増幅器３がＶOUTの
このわずかな変化からセトリングするのに非常に小さな時間しか必要でない。こ
のため、φ１は、φ２よりもはるかに短いものとすることができ、このことは、
例えば、φ２フェーズの間にチョッパ安定化またはセトリングに対しもっと多く
の時間を許容するのに有利となる。
【００６０】 図２Ｂは、図２Ａの実施形態に対する変更例を示しており、これにおいて、フ
ィードバック回路１１Ｃのキャパシタ５４は、導体５５と導体６５との間に接続
している。導体６５は、スイッチ６６により＋ＶREFに、そしてスイッチ６４に
より加算導体４に接続している。
【００６１】 図２Ｂに示した回路は、図２Ａの回路と同様に動作するが、但し、補正キャパ
シタ５４は、φ１とφ２の間の非オーバーラップ・インターバルの間、加算導体
４とＶOUTから完全に分離し、これは、ある種の構成および応用においては有利
となることがある。
【００６２】 以下の式は、どのようにして図２Ｂの補正キャパシタ５４がキャパシタ４３の
電圧係数の影響のキャンセルをもたらすかを示す。 φ２の間、以下の離散時間式を書くことができる。
【００６３】
【数５】
【００６４】 φ１の間、以下の式が書ける。
【００６５】
【数６】
【００６６】 項を再配列すると、以下となる。
【００６７】
【数７】
【００６８】 ＣINTＶOUT（ｎ＋１／２）に代入すると、以下となる。
【００６９】
【数８】
【００７０】 項をまとめると、以下となる。
【００７１】
【数９】
【００７２】 Ｃ４３／２をＣ５４およびＣ３３と等しくセットし、ＶOUT（ｎ＋１／２）を
ＶOUT（ｎ＋１）にほぼ等しくした場合、式９の電圧係数項のキャンセルが、以
下の通り実現される。
【００７３】
【数１０】
【００７４】 図３Ａは、本発明の代替の実施形態を示しており、これにおいて、たった１つ
のフィードバック・キャパシタ７のみを損失性積分器フィードバック回路１１Ｄ
において使用している。これは、その端子接続が、１つ置きのサンプル時にその
電圧係数の影響のキャンセルをもたらすような方法で逆転するように動作させる
。図３Ｃは、どのようにしてスイッチを使用して、１つ置きのサイクルの間にフ
ィードバック・キャパシタ７の２つの端子の接続の逆転を実現できるかについて
示している。その結果生じる出力信号は、フィルタ処理をすることによって、フ
ィルタした出力信号における逆極性の誤差を時間平均する。もし、フィードバッ
ク・キャパシタ７の両端間の電圧が、ＤＡＣサンプリング周波数と比べゆっくり
変化する場合、フィードバック・キャパシタ７の電圧係数のノンリニアの影響を
、有効にキャンセルする。
【００７５】 図３Ａのデジタル−アナログ変換器１Ｄは、１ビットＤＡＣ２を含み、これの
出力は、導体４で演算増幅器３の反転入力に接続している。演算増幅器３の非反
転入力は、＋ＶREFに接続している。演算増幅器３の出力ＶOUTは、導体５に発生
する。しかし、スイッチト・フィードバック・キャパシタ回路１１Ｄは、たった
１つのスイッチト・キャパシタ７を含み、これは、図３Ａに示した簡略図におけ
るスイッチ６および８によって、導体４と５との間に逆転可能に結合する。スイ
ッチ６および８は、図３Ｂのタイミング図に示すように、φ２が“活性”あるい
は“１”レベルにあるときに閉じる。スイッチト・キャパシタ７は、ＣINTが１
００ピコファラッドである集積回路においては、５ピコファラッドのキャパシタ
ンスをもたせることができる。図１に示した通り、積分用キャパシタ３７および
導体４と５との間に結合したスイッチト・キャパシタ・フィードバック回路１１
Ｄを有する演算増幅器３は、ローパス・フィルタとして使用する損失性積分器を
構成する。
【００７６】 フィードバック・キャパシタ７は、（＋）で識別した第１端子と、（−）で識
別した第２端子とを有する。スイッチ９および１０は、φ１の間閉じるが、これ
らは、スイッチ９および１０が閉じた時に、キャパシタ７に蓄積されたどのよう
な電圧も＋ＶREFに放電させる。（簡単のため、図１のバッファ形基準電圧＋Ｂ
ＶREFおよびこれに関連のスイッチ、並びに補助クロック信号は、図３Ａおよび
図３Ｃから省略している）。
【００７７】 上述の回路の構造は、図３Ａに２度示しており、関連するタイミング図に示す
ように、１度は“フェーズＡ”の間に、そして後続のサイクル“フェーズＢ”に
おいて１度である。図３Ｂのタイミング図は、フェーズＡとフェーズＢとの間の
関係を示し、また非オーバーラップのクロック信号φ１とφ２との間の関係を示
している。
【００７８】 フェーズＡおよびフェーズＢ間の回路構造間のわずかな相違は、導体４および
導体５へのキャパシタ７の（＋）端子と（−）端子の物理的接続を逆転すること
である。フェーズＡとフェーズＢ間の遷移中におけるキャパシタ７の（＋）端子
および（−）端子の接続方向を逆転させるスイッチング回路は、図３Ｃに示して
いる。
【００７９】 フェーズＡ中の図３Ａ内のフィードバック・キャパシタ７のキャパシタンスは
、以下の式で与えられる。
【００８０】
【数１１】
【００８１】 ここで、ＶAは、フェーズＡの終わりにおけるＶOUTの値である。 キャパシタ７のキャパシタンスは、その端子接続がフェーズＢの間に逆転され
ているときは、以下の式で与えられる。
【００８２】
【数１２】
【００８３】 ここで、ＶBはフェーズＢの終わりにおけるＶOUTの値である。 量αは、キャパシタ７の前述のリニア電圧係数であり、Ｃ0は、フィードバッ
ク・キャパシタ７の公称のキャパシタンスである。出力電圧ＶOUTの値は、フィ
ードバック・キャパシタＣ７の電圧係数項αに起因してＶOUTと共に変化する成
分を含む。
【００８４】 ここで、ＶOUTが、フィードバック・キャパシタ７のスイッチング周波数と比
べゆっくり変化するとすると、分かるように、ＶOUTを受けるように接続する後
続のフィルタは、サンプル・フェーズＡおよびサンプル・フェーズＢ中のフィー
ドバック・キャパシタＣ７のわずかに異なった値から生ずるＶOUT内のわずかな
変動を時間平均することができる。
【００８５】 上述のデジタル−アナログ回路は、集積回路キャパシタの電圧係数により生ず
るノンリニアリティをキャンセルできる一方で、米国特許4,918,454の技術が必
要とする極めて精密なキャパシタ・マッチングに対するニーズを回避できる、と
いう主要な利点を有している。最初に＋ＢＶREFへそして次に＋ＶREFへのスイッ
チト・キャパシタの２ステップのリセット処理は、“静かな”基準電圧＋ＶREF
におけるデータ依存変動を防止し、そしてこれによってこの回路内に発生される
アナログ信号における歪みを回避する。１ビットＤＡＣ２により導体４上に発生
されるこの信号は、本来的に大量の高い周波数のノイズを含んでいるため、演算
増幅器３とそのフィードバック回路１１Ａと積分用キャパシタ３７とを備えた損
失性積分器の使用は、ローパス・フィルタを提供し、これが、プレフィルタした
連続時間の出力電圧ＶOUTを発生する。次に、ＶOUTは、後続のポストフィルタ（
図示せず）によりさらにより一層容易にフィルタすることができる。さらに、上
述の損失性積分器のサンプリング・フェーズの間において分配する必要のある電
荷量は、低減される。これは、演算増幅器のスリューレート要件を低減させる。
【００８６】 以上、本発明について、いくつかの特定の実施形態を参照して説明したが、当
業者であれば、本発明の真の要旨および範囲から逸脱せずに、本発明の上記実施
形態に対し種々の変更を行うことができる。したがって、特許請求の範囲に記載
したものと非実質的にしか異なっていないあるいは実質的に同一の機能を実質的
に同一の方法で同じ結果を実現するあらゆる要素またはステップは、本発明の範
囲内のものである、ということを意図している。例えば、損失性積分器のフィー
ドバック・ループ内において利用した電圧係数誤差の平均またはキャンセルの技
術は、図８および図９に示したようなサンプリング回路において発生される電圧
係数誤差を平均化あるいはキャンセルするのにも利用することができる。
【００８７】 図１，図２Ａ，図２Ｂ，図３Ａに示したキャパシタの電圧係数の影響を低減さ
せるこの技術は、完全に差動の損失性積分器にも等しく適用可能であり、これに
おいては、演算増幅器３は第２の出力を有し、フィードバック回路１１Ａは、デ
ィスパッチしてその第２出力と（＋）入力との間に結合し、この場合には、図１
のスイッチ２７Ｂおよび２７Ｄは、＋ＢＶREFまたは＋ＶREFにではなく、演算増
幅器の（＋）入力に接続することになる。この配置は、演算増幅器のスリューレ
ート要件を低減し、かつキャパシタンス電圧係数の影響の優れたキャンセルとい
う上述の利点を提供する。既知のチョッパ安定化技術を図１に示したシングルエ
ンデッド回路と共に使用することに関する前述のことは、シングルエンデッドの
実現例に対してと同じように完全に差動の実現例に対しても等しく適用可能であ
る。さらにまた、バッファ形基準電圧、関連のスイッチ、および補助クロック信
号φ１Ｐ，φ１Ｒ等の使用もまた、シングルエンデッドの損失性積分器に対して
と同じように、完全に差動のものに対しても容易に適用できる。
【図面の簡単な説明】
【図１】 図１は、本発明の１実施形態の補償回路を含む、１ビットＤＡＣ型のデジタル
−アナログ変換器の回路図。
【図２】 図２Ａは、本発明の代替の実施形態の回路図。 図２Ｂは、図２の実施形態の変更例の回路図。
【図３】 図３Ａは、本発明の別の代替の実施形態の構造と動作の両方を示す回路図。 図３Ｂは、図３Ａの動作を説明するのに役に立つタイミング図。 図３Ｃは、図３Ａの実施形態のより詳細な回路図。
【図４】 図４は、図１、図２Ａ、図２Ｂ、図３Ａ、図３Ｃの１ビットＤＡＣのＭＯＳＦ
ＥＴ実現例の回路図。
【図５】 図５は、図１のデジタル−アナログ変換器を構成する１ビットＤＡＣおよびフ
ィルタの動作を説明するのに役立つ簡単化したタイミング図。
【図６】 図６は、＋ＶREFを発生する“静かな”基準電圧源と、＋ＢＶREFを発生するバ
ッファ形基準電圧源とを示す回路図。
【図７】 図７は、図６内のユニティゲイン・バッファとして使用できる開ループ・バッ
ファ回路の回路図。
【図８】 図８は、図２Ａに示したスイッチト・キャパシタ・フィードバック回路が、ど
のようにしてスイッチト・キャパシタ・サンプリング回路において使用できるか
を示す回路図。
【図９】 図９は、図２Ｂに示したスイッチト・キャパシタ・フィードバック回路が、ど
のようにしてスイッチト・キャパシタ・サンプリング回路において使用できるか
を示す回路図。

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 損失性積分器であって、 （ａ）演算増幅器であって、加算導体に結合した反転入力（−）と、第１の基
    準電圧を受けるように結合した非反転入力（＋）と、該演算増幅器の前記反転入
    力（−）と出力導体との間に結合した積分用キャパシタと、を有する前記の演算
    増幅器と、 （ｂ）該演算増幅器の前記出力導体と前記反転入力（−）との間に結合したス
    イッチト・キャパシタ・フィードバック回路であって、該スイッチト・キャパシ
    タ・フィードバック回路が、 ｉ．第１および第２のフィードバック・キャパシタと、 ｉｉ．第１のクロック信号の間に前記第１フィードバック・キャパシタを前
    記加算導体と前記出力導体との間に結合する第１および第２のサンプリング・ス
    イッチと、第２のクロック信号の間に前記第１フィードバック・キャパシタの前
    記端子を第１基準電圧にそれぞれ結合する第１および第２のリセット・スイッチ
    と、 ｉｉｉ．前記第２クロック信号の間に、前記第２フィードバック・キャパシ
    タを前記加算導体と前記出力導体との間に結合する第３および第４のサンプリン
    グ・スイッチと、前記第１クロック信号の間に、前記第２フィードバック・キャ
    パシタの前記端子を前記第１基準電圧に結合する第３および第４のリセット・ス
    イッチと、 を含み、 前記第１および第２のフィードバック・キャパシタの向きが、逆になって、前
    記第１および第２のフィードバック・キャパシタから前記加算導体への電圧係数
    誤差電荷寄与分のキャンセルを実施するようになった、前記のスイッチト・キャ
    パシタ・フィードバック回路と、 から成る損失性積分器。
  2. 【請求項２】 請求項１記載の損失性積分器において、前記第１電圧は、前記第１基準電圧で
    あること、を特徴とする損失性積分器。
  3. 【請求項３】 請求項２記載の損失性積分器であって、 （ａ）前記第１基準電圧を発生する第１の回路と、前記バッファ形基準電圧を
    発生する第２の回路と、 （ｂ）前記第２クロック信号の第１の部分の間に、前記第１フィードバック・
    キャパシタの前記端子を前記バッファ形基準電圧にそれぞれ結合する第５および
    第６のリセット・スイッチと、前記第２クロック信号の第２の部分の間に、前記
    第１フィードバック・キャパシタの前記端子を前記第１基準電圧に結合する前記
    第１および第２のリセット・スイッチと、 （ｃ）前記第１クロック信号の第１の部分の間に、前記第２フィードバック・
    キャパシタの前記端子を前記バッファ形基準電圧にそれぞれ結合する第７および
    第８のリセット・スイッチと、前記第１クロック信号の第２の部分の間に、前記
    第２フィードバック・キャパシタの前記端子を前記第１基準電圧に結合する前記
    第３および第４のリセット・スイッチと、 を含むこと、を特徴とする損失性積分器。
  4. 【請求項４】 請求項３記載の損失性積分器において、前記第２クロック信号の前記第１およ
    び第２の部分は、非オーバーラップであり、前記第１クロック信号の前記第１お
    よび第２の部分は、非オーバーラップであること、を特徴とする損失性積分器。
  5. 【請求項５】 請求項４記載の損失性積分器において、第１の補助クロック信号は、前記第２
    クロック信号の前記第１部分の間、前記第５リセット・スイッチおよび前記第６
    リセット・スイッチを閉じ、第２の補助クロック信号は、前記第２クロック信号
    の前記第２部分の間、前記第１および第２のリセット・スイッチを閉じ、第３の
    補助クロック信号は、前記第１クロック信号の前記第１部分の間、前記第７リセ
    ット・スイッチと前記第８リセット・スイッチとを閉じ、そして第４の補助クロ
    ック信号は、前記第１クロック信号の前記第２部分の間、前記第３および第４の
    リセット・スイッチを閉じること、を特徴とする損失性積分器。
  6. 【請求項６】 デジタル−アナログ変換器回路であって、 （ａ）１ビット・スイッチト・キャパシタＤＡＣであって、デジタル入力信号
    が第１の論理レベルにある場合に、所定の量の電荷を加算導体に供給するか、あ
    るいは前記デジタル入力信号が第２の論理レベルにある場合に、前記所定量の電
    荷を前記加算導体から引き出すように反復的に動作可能である、前記の１ビット
    ・スイッチト・キャパシタＤＡＣと、 （ｂ）損失性積分器であって、前記加算導体に結合した反転入力（−）と、第
    １の電圧を受けるように結合した非反転入力（＋）とを有する演算増幅器と、該
    演算増幅器の前記反転入力と前記非反転入力との間に結合した積分用キャパシタ
    と、前記出力導体と前記反転入力（−）との間に結合したスイッチト・キャパシ
    タ・フィードバック回路と、を含み、前記スイッチト・キャパシタ・フィードバ
    ック回路が、 ｉ．第１および第２のフィードバック・キャパシタと、 ｉｉ．第１のクロック信号の間に前記第１フィードバック・キャパシタを前
    記加算導体と前記出力導体との間に結合する第１および第２のサンプリング・ス
    イッチと、第２のクロック信号の間に前記第１フィードバック・キャパシタの前
    記端子を第１基準電圧にそれぞれ結合する第１および第２のリセット・スイッチ
    と、 ｉｉｉ．前記第２クロック信号の間に、前記第２フィードバック・キャパシ
    タを前記加算導体と前記出力導体との間に結合する第３および第４のサンプリン
    グ・スイッチと、前記第１クロック信号の間に、前記第２フィードバック・キャ
    パシタの前記端子を前記第１基準電圧に結合する第３および第４のリセット・ス
    イッチであって、前記第１および第２のフィードバック・キャパシタの向きが、
    逆になって、前記第１および第２のフィードバック・キャパシタから前記加算導
    体への電圧係数誤差電荷寄与分のキャンセルを実施するようになった、前記の前
    記の第３および第４のリセット・スイッチと、 を含む、前記の損失性積分器と、 から成るデジタル−アナログ変換器回路。
  7. 【請求項７】 請求項６記載のデジタル−アナログ変換器回路において、前記第１電圧は、前
    記第１基準電圧であること、を特徴とするデジタル−アナログ変換器回路。
  8. 【請求項８】 請求項７記載のデジタル−アナログ変換器回路であって、さらに、 （１）前記第１基準電圧を発生する第１の回路と、前記バッファ形基準電圧を
    発生する第２の回路、 を含み、 前記損失性積分器は、 （２）前記第２クロック信号の第１の部分の間に、前記第１フィードバック・
    キャパシタの前記端子を前記バッファ形基準電圧にそれぞれ結合する第５および
    第６のリセット・スイッチと、前記第２クロック信号の第２の部分の間に、前記
    第１フィードバック・キャパシタの前記端子を前記第１基準電圧に結合する前記
    第１および第２のリセット・スイッチと、 （３）前記第１クロック信号の第１の部分の間に、前記第２フィードバック・
    キャパシタの前記端子を前記バッファ形基準電圧にそれぞれ結合する第７および
    第８のリセット・スイッチと、前記第１クロック信号の第２の部分の間に、前記
    第２フィードバック・キャパシタの前記端子を前記第１基準電圧に結合する前記
    第３および第４のリセット・スイッチと、 を含むこと、 を特徴とするデジタル−アナログ変換器回路。
  9. 【請求項９】 請求項８記載のデジタル−アナログ変換器回路において、 前記第２クロック信号の前記第１および第２の部分は、非オーバーラップであ
    り、前記第１クロック信号の前記第１および第２の部分は、非オーバーラップで
    あり、 第１の補助クロック信号は、前記第２クロック信号の前記第１部分の間、前記
    第５リセット・スイッチおよび前記第６リセット・スイッチを閉じ、第２の補助
    クロック信号は、前記第２クロック信号の前記第２部分の間、前記第１および第
    ２のリセット・スイッチを閉じ、第３の補助クロック信号は、前記第１クロック
    信号の前記第１部分の間、前記第７リセット・スイッチと前記第８リセット・ス
    イッチとを閉じ、そして第４の補助クロック信号は、前記第１クロック信号の前
    記第２部分の間、前記第３および第４のリセット・スイッチを閉じること、を特
    徴とするデジタル−アナログ変換器回路。
  10. 【請求項１０】 請求項９記載のデジタル−アナログ変換器回路において、前記１ビット・スイ
    ッチト・キャパシタＤＡＣは、 第１のスイッチにより前記基準電圧に結合した第１の端子と、第２のスイッチ
    により前記加算導体に結合した第２の端子とを有する第１のサンプリング・キャ
    パシタと、第４のスイッチにより前記基準電圧に結合した第１の端子と、第４の
    スイッチにより前記加算導体に結合した第２の端子とを有する第２のサンプリン
    グ・キャパシタと、 前記第２クロック信号の間に、前記第１サンプリング・キャパシタの前記第１
    端子をグランド導体に結合する第９のリセット・スイッチと、前記第２クロック
    信号の間に、前記第１サンプリング・キャパシタの前記第２端子を基準電圧に結
    合する第１０のリセット・スイッチと、前記第１クロック信号の間にデータ信号
    Ｄが“０”レベルにある場合に前記第１サンプリング・キャパシタの前記第２端
    子を前記バッファ形基準電圧に結合する第１１のリセット・スイッチと、前記第
    １クロック信号の間に前記第２サンプリング・キャパシタの前記第１端子を前記
    グランド導体に結合する第１２のリセット・スイッチと、前記第２クロック信号
    の間に前記第２サンプリング・キャパシタの前記第２端子を前記基準電圧に結合
    する第１３のリセット・スイッチと、前記第１クロック信号の間に前記デジタル
    信号Ｄが“１”レベルにある場合に前記第２サンプリング・キャパシタの前記第
    ２端子を前記バッファ形基準電圧に結合する第１４のリセット・スイッチと、 を含むこと、を特徴とするデジタル−アナログ変換器回路。
  11. 【請求項１１】 請求項１０記載のデジタル−アナログ変換器回路において、前記第１スイッチ
    は、前記第１クロック信号の間閉じ、前記第３スイッチは、前記第２クロック信
    号の間閉じ、前記第２スイッチは、前記第１クロック信号の間に、前記デジタル
    信号Ｄが“１”レベルにある場合に閉じ、前記第４スイッチは、前記第１クロッ
    ク信号の間に、前記デジタル信号Ｄが“０”レベルにある場合に閉じること、を
    特徴とするデジタル−アナログ変換器回路。
  12. 【請求項１２】 デジタル−アナログ変換器回路であって、 （ａ）１ビット・スイッチト・キャパシタＤＡＣであって、第１および第２の
    サンプリング・キャパシタと、第１および第２のクロック信号および第１の基準
    電圧に応答して、デジタル入力信号が第１の論理レベルにある場合に、所定の量
    の電荷を加算導体に供給するか、あるいは前記デジタル入力信号が第２の論理レ
    ベルにある場合に、前記所定量の電荷を前記加算導体から引き出すように反復的
    に動作可能である関連のスイッチと、を含む、前記の１ビット・スイッチト・キ
    ャパシタＤＡＣと、 （ｂ）損失性積分器であって、前記加算導体に結合した反転入力（−）と、第
    １の電圧を受けるように結合した非反転入力（＋）と、前記演算増幅器の前記反
    転入力（＋）と前記出力導体との間に結合した積分用キャパシタと、前記演算増
    幅器の前記反転入力と前記出力導体との間に結合した積分用キャパシタと、前記
    出力導体と前記反転入力（−）との間に結合したスイッチト・キャパシタ・フィ
    ードバック回路と、を有する演算増幅器を含み、前記スイッチト・キャパシタ・
    フィードバック回路が、 ｉ．第１および第２のフィードバック・キャパシタであって、各々が第１の
    端子（＋）と、第２の端子と、そして関連の電圧係数を有する、前記の第１およ
    び第２のフィードバック・キャパシタと、 ｉｉ．第１および第２のサンプリング・スイッチと第１および第２のリセッ
    ト・スイッチであって、前記第１サンプリング・スイッチが、第２のクロック信
    号の間に前記第１フィードバック・キャパシタの前記第２端子を前記加算導体に
    結合し、前記第２サンプリング・スイッチが、第２のクロック信号の間に前記第
    １フィードバック・キャパシタの前記第１端子を前記出力導体に結合し、前記第
    １リセット・スイッチが、前記第１クロック信号の間に前記第１フィードバック
    ・キャパシタの前記第２端子を前記第１基準電圧に結合し、前記第２リセット・
    スイッチが、前記第１クロック信号の間に前記第１フィードバック・キャパシタ
    の前記第１端子を前記第１基準電圧に結合する、前記の第１および第２のサンプ
    リング・スイッチと第１および第２のリセット・スイッチと、 ｉｉｉ．第３および第４のサンプリング・スイッチと、第３および第４のリ
    セット・スイッチであって、前記第３サンプリング・スイッチが、前記第１クロ
    ック信号の間に前記第２フィードバック・キャパシタの前記第１端子を前記加算
    導体に結合し、前記第４サンプリング・スイッチが、前記第１クロック信号の間
    に前記第２フィードバック・キャパシタの前記第２端子を前記出力導体に結合し
    、前記第３リセット・スイッチが、前記第２クロック信号の間に前記第２フィー
    ドバック・キャパシタの前記第１端子を前記第１基準電圧に結合し、前記第４リ
    セット・スイッチが、前記第２クロック信号の間に前記第２フィードバック・キ
    ャパシタの前記第２端子を前記第１基準電圧に結合する、前記の第３および第４
    のサンプリング・スイッチと第３および第４のリセット・スイッチと、 を含む、前記のスイッチト・キャパシタ・フィードバック回路と、 を含む前記の損失性積分器と、 から成るデジタル−アナログ変換器回路。
  13. 【請求項１３】 請求項１２記載のデジタル−アナログ変換器回路において、前記第１電圧は、
    前記第１基準電圧であること、を特徴とするデジタル−アナログ変換器回路。
  14. 【請求項１４】 損失性積分器であって、 演算増幅器であって、加算導体に結合した反転入力（−）と、第１の基準電圧
    を受けるように結合した非反転入力（＋）と、該演算増幅器の前記反転入力（−
    ）と出力導体との間に結合した積分用キャパシタと、該演算増幅器の前記出力導
    体と前記反転入力（−）との間に結合したスイッチト・キャパシタ・フィードバ
    ック回路と、を有する、前記の演算増幅器と、 スイッチト・キャパシタ・フィードバック回路であって、 ｉ．第１および第２のフィードバック・キャパシタと、 ｉｉ．第１のクロック信号の間に前記第１フィードバック・キャパシタを前
    記加算導体と前記出力導体との間に結合する第１および第２のサンプリング・ス
    イッチと、第２のクロック信号の間に前記第１フィードバック・キャパシタの前
    記端子を第１基準電圧にそれぞれ結合する第１および第２のリセット・スイッチ
    と、 ｉｉｉ．前記第２クロック信号の間に、前記第２フィードバック・キャパシ
    タを前記加算導体と前記出力導体との間に結合する第３および第４のサンプリン
    グ・スイッチと、前記第１クロック信号の間に、前記第２フィードバック・キャ
    パシタの前記端子を前記第１基準電圧に結合する第３および第４のリセット・ス
    イッチと、 ｉｖ．補正キャパシタと、スイッチング回路であって、該スイッチング回路
    が、前記第１クロック信号の間に前記補正キャパシタを前記出力導体に結合して
    補正電荷を前記補正キャパシタに蓄積し、かつ前記第２クロック信号の間に前記
    補正電荷を前記加算導体に供給して、前記第１フィードバック・キャパシタから
    前記加算導体に先に移された電圧係数誤差電荷をキャンセルする、前記のスイッ
    チング回路と、 を含む、前記のスイッチト・キャパシタ・フィードバック回路と、 から成る損失性積分器。
  15. 【請求項１５】 請求項１４記載の損失性積分器において、前記第１電圧は、前記第１基準電圧
    であること、を特徴とする損失性積分器。
  16. 【請求項１６】 デジタル−アナログ変換器回路であって、 （ａ）１ビット・スイッチト・キャパシタＤＡＣであって、デジタル入力信号
    が第１の論理レベルにある場合に、所定の量の電荷を加算導体に供給するか、あ
    るいは前記デジタル入力信号が第２の論理レベルにある場合に、前記所定量の電
    荷を前記加算導体から引き出すように反復的に動作可能である、前記の１ビット
    ・スイッチト・キャパシタＤＡＣと、 （ｂ）損失性積分器であって、前記加算導体に結合した反転入力（−）と、第
    １の電圧を受けるように結合した非反転入力（＋）とを有する演算増幅器と、該
    演算増幅器の前記反転入力と前記非反転入力との間に結合した積分用キャパシタ
    と、前記演算増幅器の前記出力導体と前記反転入力（−）との間に結合したスイ
    ッチト・キャパシタ・フィードバック回路と、を含み、前記スイッチト・キャパ
    シタ・フィードバック回路が、 ｉ．第１および第２のフィードバック・キャパシタと、 ｉｉ．第１のクロック信号の間に前記第１フィードバック・キャパシタを前
    記加算導体と前記出力導体との間に結合する第１および第２のサンプリング・ス
    イッチと、第２のクロック信号の間に前記第１フィードバック・キャパシタの前
    記端子を第１基準電圧にそれぞれ結合する第１および第２のリセット・スイッチ
    と、 ｉｉｉ．前記第２クロック信号の間に、前記第２フィードバック・キャパシ
    タを前記加算導体と前記出力導体との間に結合する第３および第４のサンプリン
    グ・スイッチと、前記第１クロック信号の間に、前記第２フィードバック・キャ
    パシタの前記端子を前記第１基準電圧に結合する第３および第４のリセット・ス
    イッチと、 ｉｖ．補正キャパシタと、スイッチング回路であって、該スイッチング回路
    が、前記第１クロック信号の間に前記補正キャパシタを前記出力導体に結合して
    補正電荷を前記補正キャパシタに蓄積し、かつ前記第２クロック信号の間に前記
    補正電荷を前記加算導体に供給して、前記第１フィードバック・キャパシタから
    前記加算導体に先に移された電圧係数誤差電荷をキャンセルする、前記のスイッ
    チング回路と、 を含む、前記の損失性積分器と、 から成るデジタル−アナログ変換器回路。
  17. 【請求項１７】 請求項１６記載のデジタル−アナログ変換器回路において、前記第１電圧は、
    前記第１基準電圧であること、を特徴とするデジタル−アナログ変換器回路。
  18. 【請求項１８】 デジタル−アナログ変換器回路であって、 （ａ）１ビット・スイッチト・キャパシタＤＡＣであって、デジタル入力信号
    が第１の論理レベルにある場合に、所定の量の電荷を加算導体に供給するか、あ
    るいは前記デジタル入力信号が第２の論理レベルにある場合に、前記所定量の電
    荷を前記加算導体から引き出すように反復的に動作可能である、前記の１ビット
    ・スイッチト・キャパシタＤＡＣと、 （ｂ）損失性積分器であって、前記加算導体に結合した反転入力（−）と、第
    １の電圧を受けるように結合した非反転入力（＋）とを有する演算増幅器と、該
    演算増幅器の前記反転入力と前記非反転入力との間に結合した積分用キャパシタ
    と、前記演算増幅器の前記出力導体と前記反転入力（−）との間に結合したスイ
    ッチト・キャパシタ・フィードバック回路と、を含み、前記スイッチト・キャパ
    シタ・フィードバック回路が、 ｉ．第１（＋）の端子および第２（−）の端子を有するフィードバック・キ
    ャパシタと、 ｉｉ．第３および第４の端子を有する伝達回路であって、前記第３および第
    ４の端子との前記第１（＋）および第２（−）の端子の接続を反復的に逆転させ
    るよう動作する、前記の伝達回路と、 ｉｉｉ．第１のクロック信号の間に、前記伝達回路を、前記加算導体と前記
    出力導体との間に結合するサンプリング・スイッチ回路と、第２のクロック信号
    の間に、前記第１フィードバック・キャパシタの前記端子を第１の基準電圧に結
    合する第１および第２のリセット・スイッチと、 を含む、前記の損失性積分器と、 から成るデジタル−アナログ変換器回路。
  19. 【請求項１９】 請求項１８記載のデジタル−アナログ変換器回路において、前記第１電圧は、
    前記第１基準電圧であること、を特徴とするデジタル−アナログ変換器回路。
  20. 【請求項２０】 損失性積分器であって、 演算増幅器であって、加算導体に結合した反転入力（−）と、第１の基準電圧
    を受けるように結合した非反転入力（＋）と、該演算増幅器の前記反転入力（−
    ）と出力導体との間に結合した積分用キャパシタと、該演算増幅器の前記出力導
    体と前記反転入力（−）との間に結合したスイッチト・キャパシタ・フィードバ
    ック回路と、を有する、前記の演算増幅器と、 スイッチト・キャパシタ・フィードバック回路であって、 ｉ．第１（＋）の端子および第２（−）の端子を有するフィードバック・キ
    ャパシタと、 ｉｉ．第３および第４の端子を有する伝達回路であって、前記第３および第
    ４の端子との前記第１（＋）および第２（−）の端子の接続を反復的に逆転させ
    るよう動作する、前記の伝達回路と、 ｉｉｉ．第１のクロック信号の間に、前記伝達回路を、前記加算導体と前記
    出力導体との間に結合するサンプリング・スイッチ回路と、第２のクロック信号
    の間に、前記第１フィードバック・キャパシタの前記端子を基準電圧にそれぞれ
    結合する第１および第２のリセット・スイッチと、 を含む、前記のスイッチト・キャパシタ・フィードバック回路と、 から成る損失性積分器。
  21. 【請求項２１】 請求項２０記載の損失性積分器において、前記第１電圧は、前記第１基準電圧
    であること、を特徴とする損失性積分器。
  22. 【請求項２２】 スイッチト・キャパシタＤＡＣであって、 （ａ）基準電圧を発生する第１の回路と、バッファ形基準電圧を発生する第２
    の回路と、 （ｂ）第１のスイッチにより前記基準電圧に結合した第１の端子と、第２のス
    イッチにより加算導体に結合した第２の端子とを有する第１のサンプリング・キ
    ャパシタと、第４のスイッチにより前記基準電圧に結合した第１の端子と、第４
    のスイッチにより前記加算導体に結合した第２の端子とを有する第２のサンプリ
    ング・キャパシタと、 （ｃ）第１クロック信号の間に、前記第１サンプリング・キャパシタの前記第
    １端子をグランド導体に結合する第１のリセット・スイッチと、前記第１クロッ
    ク信号の間に、前記第１サンプリング・キャパシタの前記第２端子を前記基準電
    圧に結合する第２のリセット・スイッチと、前記第２クロック信号の間にデータ
    信号Ｄが第１の論理レベルにある場合に前記第１サンプリング・キャパシタの前
    記第２端子を前記バッファ形基準電圧に結合する第３のリセット・スイッチと、
    前記第２クロック信号の間に前記第２サンプリング・キャパシタの前記第１端子
    を前記グランド導体に結合する第４のリセット・スイッチと、前記第１クロック
    信号の間に前記第２サンプリング・キャパシタの前記第２端子を前記基準電圧に
    結合する第５のリセット・スイッチと、前記第２クロック信号の間に前記デジタ
    ル信号Ｄが第２の論理レベルにある場合に前記第２サンプリング・キャパシタの
    前記第２端子を前記バッファ形基準電圧に結合する第６のリセット・スイッチと
    、 から成るスイッチト・キャパシタＤＡＣ。
  23. 【請求項２３】 請求項２２記載のスイッチト・キャパシタＤＡＣにおいて、前記第１スイッチ
    は、前記第２クロック信号の間閉じ、前記第３スイッチは、前記第１クロック信
    号の間閉じ、前記第２スイッチは、前記第２クロック信号の間に、前記デジタル
    信号Ｄが“１”レベルにある場合に閉じ、前記第４スイッチは、前記第２クロッ
    ク信号の間に、前記デジタル信号が“０”レベルにある場合に閉じること、を特
    徴とするスイッチト・キャパシタＤＡＣ。
  24. 【請求項２４】 スイッチト・キャパシタ回路であって、 （ａ）第１および第２のキャパシタと、 （ｂ）第１のクロック信号の間に前記第１キャパシタを第１の導体と第２の導
    体との間に結合する第１および第２のサンプリング・スイッチと、第２のクロッ
    ク信号の間に前記第１キャパシタの前記端子を基準電圧にそれぞれ結合する第１
    および第２のリセット・スイッチと、 （ｃ）前記第２クロック信号の間に、前記第２キャパシタを前記第１導体と前
    記第２導体との間に結合する第３および第４のサンプリング・スイッチと、前記
    第１クロック信号の間に、前記第２キャパシタの前記端子を前記基準電圧に結合
    する第３および第４のリセット・スイッチと、 （ｄ）補正キャパシタと、スイッチング回路であって、該スイッチング回路が
    、前記第１クロック信号の間に前記補正キャパシタを前記第１と第２の導体間に
    結合して補正電荷を前記補正キャパシタに蓄積し、かつ前記第２クロック信号の
    間に前記補正電荷を前記第２導体に供給して、前記第１キャパシタから前記第２
    導体に先に移された電圧係数誤差電荷をキャンセルする、前記のスイッチング回
    路と、 から成るスイッチト・キャパシタ回路。
  25. 【請求項２５】 損失性積分器であって、 ｉ．演算増幅器であって、加算導体に結合した反転入力（−）と、第１の基準
    電圧を受けるように結合した非反転入力（＋）と、該演算増幅器の前記反転入力
    （−）と出力導体との間に結合した積分用キャパシタと、を有する、前記の演算
    増幅器と、 ｉｉ．該演算増幅器の前記出力導体と前記反転入力（−）との間に結合したス
    イッチト・キャパシタ・フィードバック回路と、 を含む前記の損失性積分器におけるキャパシタ電圧係数誤差を低減する方法であ
    って、 （ａ）第１および第２のフィードバック・キャパシタを提供するステップと
    、 （ｂ）第１のクロック信号の間に、第１および第２のリセット・スイッチを
    閉じることによって、前記第１フィードバック・キャパシタの前記端子を前記第
    １基準電圧に結合するステップと、 （ｃ）前記第１クロック信号の間に、第１および第２のサンプリング・スイ
    ッチを閉じることによって、前記第２フィードバック・キャパシタを前記加算導
    体と前記出力導体との間に結合するステップと、 （ｄ）前記第２クロック信号の間に、第３および第４のリセット・スイッチ
    を閉じることによって、前記第２フィードバック・キャパシタの前記端子を前記
    第１基準電圧に結合するステップと、 （ｅ）前記第２クロック信号の間に、第３および第４のサンプリング・スイ
    ッチを閉じることによって、前記第１フィードバック・キャパシタを前記加算導
    体と前記出力導体との間に結合するステップと、 （ｆ）前記第１および第２のフィードバック・キャパシタの向きを、逆にし
    て、前記第１および第２のクロック信号の間にそれぞれ前記第１および第２のフ
    ィードバック・キャパシタから前記加算導体への逆極性の電圧係数誤差電荷寄与
    分の時間平均化を実施すること、 から成る低減方法。
  26. 【請求項２６】 スイッチト・キャパシタ回路であって、 （ａ）第１のスイッチにより第１の電圧を導く第１の導体に結合した第１の端
    子と、第２のスイッチにより第２の電圧を導く第２の導体に結合した第２の端子
    とを有する第１のキャパシタであって、前記第１および第２のスイッチの内の少
    なくとも１つが、前記第１キャパシタに関連したデータ依存量の電荷を発生する
    よう動作する、前記の第１のキャパシタと、 （ｂ）前記第１端子をバッファ形基準電圧を導く第３の導体に結合する第３の
    スイッチであって、該第３スイッチが、第１のインターバルの間にターンオンさ
    れて、前記第１端子上に前記バッファ形基準電圧を発生する、前記の第３スイッ
    チと、 （ｃ）前記バッファ形基準電圧とは分離しかつこれと実質的に等しい静かな基
    準電圧を導く第４の導体に対し、前記第１端子を結合する第４のスイッチであっ
    て、該第４スイッチが、前記第１インターバルに続きかつそれと非オーバーラッ
    プの第２のインターバルの間にターンオンされて、前記第１キャパシタと前記静
    かな基準電圧を発生する回路との間にデータ依存電荷の流れを生じさせずに、前
    記第１端子上に前記静かな基準電圧を発生する、前記の第４のスイッチと、 から成るスイッチト・キャパシタ回路。
  27. 【請求項２７】 請求項２６記載のスイッチト・キャパシタ回路において、前記第３スイッチは
    、データ依存信号によってターンオンすること、を特徴とするスイッチト・キャ
    パシタ回路。
  28. 【請求項２８】 請求項２６記載のスイッチト・キャパシタ回路において、前記第１スイッチは
    、データ依存信号によってターンオンすること、を特徴とするスイッチト・キャ
    パシタ回路。
  29. 【請求項２９】 請求項２６記載のスイッチト・キャパシタ回路において、前記第１電圧は、デ
    ータ依存であること、を特徴とするスイッチト・キャパシタ回路。
  30. 【請求項３０】 請求項２９記載のスイッチト・キャパシタ回路であって、前記第２端子を前記
    第３導体に結合する第５のスイッチを含み、該第５スイッチは、前記第１インタ
    ーバルの間にターンオンして、前記第２端子上に前記バッファ形基準電圧を発生
    し、また、前記第２端子を前記第４導体の結合する第６のスイッチを含み、該第
    ６スイッチは、前記第２インターバルの間にターンオンして、前記第２端子上に
    前記静かな基準電圧を発生する一方、前記第１キャパシタと前記静かな基準電圧
    を発生する前記回路との間のデータ依存電荷の流れを回避すること、を特徴とす
    るスイッチト・キャパシタ回路。
  31. 【請求項３１】 請求項２６記載のスイッチト・キャパシタ回路であって、バッファ形基準電圧
    回路を含み、該回路は、低出力インピーダンスを有するユニティゲイン出力バッ
    ファと、前記第１基準電圧を受けるように接続した入力とを有すること、を特徴
    とするスイッチト・キャパシタ回路。
  32. 【請求項３２】 スイッチト・キャパシタ回路を動作させる方法であって、 （ａ）第１のインターバルの間、第１および第２のスイッチを閉じることによ
    って、第１のキャパシタの第１および第２の端子を第１および第２の導体にそれ
    ぞれ結合するステップであって、前記第２導体の電圧はデータ依存である、前記
    のステップと、 （ｂ）前記第１インターバルと非オーバーラップの第２のインターバルの間、
    第３および第４のスイッチを閉じることによって、前記第１キャパシタの前記第
    １および第２の端子をバッファ形基準電圧に結合するステップであって、前記第
    ２導体の電圧はデータ依存である、前記のステップと、 （ｃ）ステップ（ｂ）の後、前記第１および第２のインターバルと非オーバー
    ラップの第３のインターバルの間に、第５および第６のスイッチを閉じることに
    よって、前記第１キャパシタの前記第１および第２の端子を静かな基準電圧に結
    合するステップであって、前記第１キャパシタと前記静かな基準電圧を発生する
    回路との間にデータ依存電荷の流れを生じさせずに、前記第１および第２の端子
    上に前記静かな基準電圧を発生する、前記のステップと、 から成る動作方法。
  33. 【請求項３３】 スイッチト・キャパシタ回路を動作させる方法であって、 （ａ）第１のインターバルの間に第１のスイッチを閉じることにより、そして
    該第１インターバルの間にしかもデータ信号が前記第１インターバルの間に存在
    する場合に第２のスイッチを閉じることによって、第１のキャパシタの第１およ
    び第２の端子を第１および第２の導体にそれぞれ結合するステップと、 （ｂ）前記第１インターバルの間に、前記データ信号が前記第１のインターバ
    ルに存在しない場合、第３のスイッチを閉じることによって、前記第１キャパシ
    タの前記第１端子をバッファ形基準電圧に結合するステップと、 （ｃ）前記第１インターバルと非オーバーラップである第２のインターバルの
    間に、第４のスイッチを閉じることによって、前記第１キャパシタの前記第１端
    子を静かな基準電圧に結合するステップであって、前記第１キャパシタと前記静
    かな基準電圧を発生する回路との間にデータ依存電荷流を生じさせずに、前記第
    １端子上に前記静かな基準電圧を発生する、前記のステップと、 から成る動作方法。
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