JPH10500820A - 定インピーダンスサンプリングスイッチ - Google Patents

Abstract

(57)【要約】 入力信号の瞬時レベルにかかわらず、実質的に一定のインピーダンスを入力信号（Ｖｉｎ）に与えるサンプリングスイッチは、入力信号（Ｖｉｎ）をサンプリング回路（Ｖｏｕｔ）に選択的に結合させるシングルＭＯＳトランジスタ（３２６）を含んでいる。非サンプリングインタバル中は、このＭＯＳトランジスタ（３２６）は、ある回路によって非導電性にされている。サンプリングインタバル中は、このＭＯＳトランジスタへのゲート信号が入力信号（Ｖｉｎ）の瞬時電位によってブートストラップされ、ＭＯＳトランジスタ（３２６）を導電性にする。従って、入力信号（Ｖｉｎ）とＭＯＳトランジスタ（３２６）のゲートとの電圧差は、比較的広範囲の振幅にわたって実質的に一定のままでいる。

Description

【発明の詳細な説明】 定インピーダンスサンプリングスイッチ 本発明は、高速で動作し、高い分解能をもたらすアナログ−ディジタル変換器 （ＡＤＣ）に関し、特に、この様なＡＤＣに使用するのに好適で、アナログ入力 信号をサンプリングする定インピーダンスサンプリングスイッチに関する。 ディジタル信号処理を現実のデータに適用するために、アナログ信号をディジ タルフォーマットに変換することがしばしば必要となる。この変換において妥当 な忠実度（fidelity）を確保するため、アナログ信号の帯域幅よりも実質的に大 きな速度でアナログ信号をサンプリングすることが望ましい。これらのサンプル 信号値は、この後、“Ｎ”個の２進ビットにより表される等価ディジタル値に高 速で変換される。従来のＡＤＣは、通常、バイポーラトランジスタを使用してお り、高速（例えば、５０ＭＨｚ）かつ１２ビット分解能で動作可能である。これ らのＡＤＣは、比較的大きな電力を必要とし、かなり費用がかかる。一方、ＭＯ Ｓ技術を用いた高速のマルチビットＡＤＣを実現する試みは、望まれているほど 成功していない。不十分なチップ歩留りのために費用が高くなったり、或いはバ イポーラトランジスタ技術を用いて得ることができるものよりもかなり性能が悪 くなる。 “Ｎフラッシュ”ＡＤＣと称される従来のＡＤＣは、サンプリングされたアナ ログ電圧から“Ｎ”個のデータビットを並行して同時に作成する。このＡＤＣは 、２^N−１個の比較器を備えている。これらの比較器は、互いに精密にマッチン グされていて、各々が高分解能を実現することができる。このＡＤＣは、これら の比較器の全てを同時にアナログ入力サンプリング回路に瞬時接続する。この後 、全ての比較器に結合されたデコーダ回路は、その瞬間にサンプリングされた入 力信号のアナログ値に対応したＮ個のビットの値を求める。このタイプのＡＤＣ の利点は、高速で動作可能なことである。重大な欠点は、入力回路に全ての比較 器を同時に接続することによって生じる比較的低いインピーダンス負荷（及びこ れに対応した大きなスイッチングトランジェント）である。一例を挙げると、１ 個の １２ビットフラッシュＡＤＣは、４０９５個の比較器を使用している。 他のタイプのＡＤＣとしては、逐次比較デバイス（successivea pproximation device）がある。このタイプのＡＤＣのうち最も単純な形態のものは、サンプ リングされたアナログ電位から出力ディジタル値を最上位ビットから最下位ビッ トまで一度に１ビットずつ算出する。出力値の各ビットが作成されると、部分デ ィジタル値が内部ディジタル−アナログ変換器（ＤＡＣ）によってアナログ値に 変換され、このアナログ値が、もとのサンプル値から減算される。この後、この 差値は、ディジタル出力値の次の最下位ビットを作成するために使用される。こ の形式では、Ｎビットのディジタル値を作成するために少なくともＮ個の比較処 理が必要となる。 より複雑な形態では、このタイプのＡＤＣは、Ｎ個以上の逐次比較（successi ve approximation）段階を並行して実行する。各段階は、それぞれ異なるスタガ クロック位相（staggered clocking phase）を処理する。この構成では、１個の Ｎビットディジタル出力値が各クロックサイクルに作成される。逐次比較ＡＤＣ は、米国特許第5,272,481号で説明されている。 ＭＯＳ技術で実現されるいかなるタイプのＡＤＣが有する一つの問題点は、サ ンプリング回路のインピーダンス中の線形性である。ＡＤＣ用のサンプリング回 路は、通常、伝達ゲートを含んでいる。この伝達ゲートが開かれると、サンプリ ング容量がアナログ入力信号の瞬時電位まで充電され、この伝達ゲートが閉じら れると、充電レベルがサンプリング容量に保持される。 伝達ゲートは、通常、共通のソース及びドレイン接続を有するＰＭＯＳトラン ジスタ及びＮＭＯＳトランジスタとして形成される。相補制御電位（comlementa ry control potential）がＰＭＯＳ及びＮＭＯＳデバイスのゲート電極に印加さ れており、双方のデバイスが駆動したときに、伝達されている信号についての導 電パスが瞬時信号電圧にかかわらず存在するようになっている。周知のように、 ＭＯＳトランジスタがこれ以下では導電性を有しないというゲート−ソース間電 圧（Ｖ_GS）のしきい値が存在している。Ｖ_GSがこのしきい電圧よりも十分に高い ときは、トランジスタは、線形インピーダンスを示す。しかしながら、Ｖ_GSがこ のしきい電圧に近いときは、トランジスタは、非線形インピーダンスを示す。Ｎ ＭＯＳ及びＰＭＯＳデバイス間のサイズ比を注意深く選択することにより、両デ バイスがこれらのしきい電圧以上であるときに、これら２個のデバイスの並列接 続による全インピーダンスを、比較的一定にすることができる。しかしながら、 この定インピーダンスは、一般に、比較的小さな範囲に制限されている。この範 囲外の信号については、上記のデバイス対は、非線形インピーダンスを示す場合 がある。この非線形インピーダンスは、伝達ゲートが通過させている信号内に高 調波ひずみを生じさせることがある。 本発明は、アナログ−ディジタル変換器用の定インピーダンスサンプリングス イッチとして実現されている。このスイッチは、入力信号の瞬時レベルに関係な く、実質的に一定のインピーダンスを提供する。本発明によれば、電圧制御抵抗 素子を使用して、入力信号をサンプリング回路に選択的に結合させる。この素子 用の制御電圧は、この素子が非導電状態にある間はこの素子から切断されている 回路によって生成される。サンプリングインタバル中、この電圧は、入力信号の 瞬時電位によって上昇させられ、電圧制御抵抗素子用の制御電圧として印加され る。従って、サンプリングされている信号と制御電位との電位差は、アナログ入 力信号についての比較的広範囲の振幅にわたって実質的に一定のままとなる。 図面において、 図１は、並列に配置され、スキュークロック信号により駆動する複数の同一Ａ ＤＣからなるアセンブリを備えた本発明の実施形態を含むＡＤＣシステムのブロ ック図である。 図２ａ、２ｂ及び２ｃは、図１のＡＤＣの１個に使用するのに適した比較回路 の概略図であり、部分的に論理図形式が採用されている。 図３は、図２の比較回路に使用するのに適した定インピーダンスサンプリング スイッチの概略図である。 図４は、図１のフォーマット変換器として使用するのに適した回路の論理図で ある。 図５は、図１のＡＤＣシステム内で使用するのに適した基準電圧分割回路の概 略図である。 図１は、１８個のＡＤＣを含むＡＤＣシステムのブロック図である。これらの ＡＤＣは、アナログ入力信号に対応するディジタル出力サンプルを比較的高速（ 例えば、５０ＭＨｚ）で生成するため、位相スキュークロック信号（phase-skew ed clock signal）に応答して並列に動作する。これらのＡＤＣの各々は、アナ ログ信号ＶＩＮを受け取る自動ゼロ比較器（auto-zero compatator）１２０を備 えている。図１のＡＤＣシステムは１８個のＡＤＣを備えているが、詳細に示さ れているＡＤＣは１個だけである。各ＡＤＣ１１０は、多重化（ＭＵＸ）装置１ ３２の対応する入力端子に接続された１個の出力ポートを有している。本発明の 好適な実施形態では、各ＡＤＣ１１０は、マルチプレクサ１３２に１３ビットの 信号を供給する。このマルチプレクサ１３２は、その入力ポートに与えられた一 連の１３ビット信号をフォーマット変換器１３４に供給する。マルチプレクサ１ ３２によって与えられた各１３ビット値は、非標準バイナリフォーマットである 。フォーマット変換器１３４は、これらの語の各々を標準の１２ビットフォーマ ットに変換して、図１のＡＤＣシステムの出力値を作成する。 各ＡＤＣ１１０は、クロック及び位相タイミング装置（clock and phase timi ng unit）１３８によって駆動される。このクロック及び位相タイミング装置１ ３８は、図示のように、１８個の位相Ｐ（０）〜Ｐ（１７）、クロック信号ＣＫ 、進相クロック信号（phase-advanced clock signal）ＣＫＳ、クランプパルス ＣＬＡＭＰＮを生成する。このクロック位相Ｐ（０）〜Ｐ（１７）は、信号ＣＫ の１８個の連続クロックパルスから１個を選択することにより生成される。これ により、１８個のクロック信号が生成される。これらのクロック信号の各々は、 個々に異なる位相と、信号ＣＫの周波数の１８分の１である周波数と、を有して いる。１８個のＡＤＣの各々は、位相Ｐ（０）〜Ｐ（１７）の全部によって駆動 されるが、第１のＡＤＣ１１０に対してＰ（１）であるクロック位相は、第２の ＡＤＣ１１０に対してはクロック位相Ｐ（０）であり、第３のＡＤＣ１１０に対 してはクロック位相Ｐ（１７）である。 このため、１８個のＡＤＣ１１０は、それぞれ、入力電圧ＶＩＮを１８個の連 続した瞬間に繰り返しサンプリングする。この構成によれば、図１のＡＤＣシス テムアセンブリ全体について、個々のＡＤＣ１１０のサンプリング速度の１８倍 の合成サンプリング速度を事実上実現することができる。このシステムは、様々 なサンプリング速度を達成するために、より少ない（或いは、より多くの）ＡＤ Ｃ１１０を用いて構成することもできる。 各ＡＤＣ１１０は、自動ゼロ比較器（auto-zero comparator）１２０を備えて いる。この自動ゼロ比較器１２０は、１２ビットの逐次比較レジスタ（successi ve approximation register）（ＳＡＲ）１２２に与えられるビット直列出力信 号（bit-serial output signal）を作成する。比較器１２０は、入力電圧ＶＩＮ を瞬時にサンプリングし、その後、ＳＡＲ１２２とクロック同期されたシーケン スに、サンプル入力電圧のディジタル値をビット単位で求める。 ＳＡＲ１２２は、その蓄積値の４個の最上位ビット（ＭＳＢ）を第１の４ビッ トＤＡＣ１２４に供給する。第１の４ビットＤＡＣ１２４は、一対のアナログ電 圧ＤＡ１及びＤＡ１Ｒを順次に比較器１２０に与える。同様に、ＳＡＲ１２２は 、次の４個のＭＳＢ、及びこれに加えて１個のオフセットビットＤ０６を、第２ の４ビットＤＡＣ１２６に供給する。このＤＡＣは、もう一対のアナログ電圧Ｄ Ａ２及びＤＡ２Ｒを生成する。これらのアナログ電圧は、比較器１２０に印加さ れる。ＳＡＲ１２２内に保持された値の４個の最下位ビット（ＬＢＳ）は、２ビ ットＤＡＣ１２８及び１３０によって、四対のアナログ信号ＤＡ３、ＤＡ３Ｒ、 ＤＡ４、ＤＡ４Ｒ、ＤＡ５、ＤＡ５Ｒ、ＤＡ６及びＤＡ６Ｒに変換される。ＤＡ Ｃ１２４、１２６、１２８及び１３０は、私の特許の中のものと同じ設計である 。 全てのＡＤＣ１１０は、シングルマスタ電圧基準源１４０に接続されている。 このマスター電圧基準源１４０は、図５を参照しながら後述する。基準電圧ＶＡ ０〜ＶＡ１６、ＶＡＲ０〜ＶＡＲ１６、ＶＢ０〜ＶＢ１９及びＶＢＲ０〜ＶＢＲ １９は、基準電圧低レベル信号ＶＲＬＦ及び基準電圧高レベル信号ＶＲＨＦによ って画定される電圧の範囲を分割する。 電圧基準信号ＶＲＨＦ及びＶＲＬＦは、基準発生回路１３６によって生成され る。この回路は、バンドギャップ電圧基準源（図示せず）を用いて、これらの信 号、及び２．５ボルトの公称電位（nominal potential）を有する電圧基準信号 ＶＲＥＦを生成する。更に、基準発生器１３６は、基準グランド信号ＲＧＮＤを 使用する。この信号は、公称的には基板グランド電位にあるが、基板から完全に ダイオード絶縁されている。この構成によれば、例えばＡＤＣ１１０の他の１個 か ら基板中を伝播する基板グランド信号のノイズ成分が低減される。基準発生回路 １３６は、詳細には説明しない。基準発生器１３６として使用するのに適した回 路は、この分野の通常の当業者であれば、以下の説明と私の特許の中に提示され た説明とから容易に設計することができる。 ２０ＭＨｚの周波数を有する信号ＣＬＫ ＩＮは、１８個のクロック位相パル スＰ０〜Ｐ１７と、３個の遅延クロック信号ＣＫ、ＣＫＳ及びＣＬＡＭＰＮと、 を生成するため、クロック及び位相タイミング回路１３８によって使用される。 クロック位相信号Ｐ０〜Ｐ１７の各々は、１．１１ＭＨｚの周波数を有するパル スクロック信号である。これらのクロック位相信号のうちの１つの各パルスは、 信号ＣＫの単一パルスであって、次のパルスから信号ＣＫの１８周期分だけ離れ たパルスである。これらのクロック信号の各々は、次のクロック信号から信号Ｃ Ｋの１周期分だけ離れている。信号Ｐ０〜Ｐ１７の全１８個が合成されると、信 号ＣＫが得られることになる。 信号ＣＫＳ及びＣＬＡＭＰＮは、信号ＣＫの位相から進んだ位相を有している 。クロック及び位相タイミング回路では、これは、信号ＣＬＫ ＩＮに対する遅 延が信号ＣＫよりも少ないように信号ＣＫＳ及びＣＬＡＭＰＮを作成することで 達成される。本発明の好適な実施形態では、信号ＣＬＡＭＰＮは、信号ＣＫＳに 対して遅延している。通常の当業者であれば、以下及び私の特許の中でなされる 説明に基づいて適切な回路を作製することができるので、回路１３８は詳細には 説明しない。 図２は、図１の比較器１１０として使用するのに適した自動ゼロ比較器の概略 図であり、一部、論理図形式が採用されている。概略を述べると、アナログ入力 信号ＶＩＮは、節点ＶＳＵＭで入力値をＤＡＣ１２４、１２６、１２８及び１３ ０により生成された部分結果と合成する加算回路網に印加される。この節点にお ける信号と節点ＶＳＵＭＲにおける信号との差は、自己バイアス増幅器２７０と 差動増幅器２８５とのカスケード接続によって増幅される。増幅器２８５の出力 信号は、再生ラッチ（regenerating latch）２９０に印加される。この再生ラッ チは、ディジタル値の次のビットが論理的高レベル値となっている場合には論理 的高レベル状態に切り替わり、ディジタル値の次のビットが論理的低レベル値と なっている場合には論理的低レベル状態に切り替わる。自動ゼロ比較器の出力信 号は信号ＣＰＭＮであり、これはラッチ２９０の瞬時状態の反転バージョンであ る。 増幅器２７０は、一方の入力端子で入力信号ＶＩＮを受け取り、他方の入力端 子で信号ＶＩＮＲを受け取る差動増幅器である。信号ＶＩＮＲは、信号ＶＩＮの リターンパス（reture path）である。例えば、信号ＶＩＮが図１のＡＤＣへの 入力信号として接地平面（ground plane）に対して参照される場合、端子ＶＩＮ Ｒは、この接地平面に結合される。このリターン信号は、ＡＤＣに印加され、信 号ＶＩＮと干渉しうる任意の高周波同相モード信号（high frequency common mo de signal）をゼロにする。この信号までもがリターンパスに現れる程度まで、 これらの信号は、図２の回路により実行される差動増幅においてゼロにされる。 ほとんどの場合、信号ＶＩＮＲ及び節点ＶＳＵＭＲに印加される他の信号は、論 理的０値である。比較的高周波のノイズ信号が基板から伝播しているときに限り 、節点ＶＳＵＭＲにおける信号はゼロでなくなる。しかしながら、この例では、 節点ＶＳＵＭにもノイズ信号が存在している。増幅器２７０により増幅されるの は、節点ＶＳＵＭでの電位と節点ＶＳＵＭＲでの電位との差であるため、これら のノイズ信号は相殺しやすく、最終結果に重大な影響を与えない場合が多い。 このＡＤＣは、図２の比較器用のリターンパス信号を生成する並列回路を有し ている。このリターンパス信号は、入力パス中の同様の信号に対応している。こ の並列回路は、ＤＡＣ１２４、１２６、１２８及び１３０、並びに電圧基準分割 回路１４０内で生じる同相信号をゼロにするのに用いられる。以下では、“Ｒ” で終わる信号名は“Ｒ”を除いて同じ名前を有する信号に対応したリターンパス 信号を表すという規則を用いる。 同様に、文字“Ｎ”で終わるスイッチング信号は、“Ｎ”を除いて同じ名前を 有するスイッチング信号の反転バージョンである。簡単のため、相補スイッチン グ信号（complementary switching signal）を生成するために使用される逆変換 回路については説明しない。 図２の回路は、クロック信号ＣＫの１８周期にわたるディジタル化インタバル 中に、アナログ入力値ＶＩＮを表す完全な１２ビットディジタル値を生成する。 このインタバル中に実行される第１のステップは、校正ステップである。入力信 号ＶＩＮのサンプルは、位相Ｐ４の正方向遷移（positive-going transition） までは供給されない。この校正ステップは、位相Ｐ０からＰ３の間に生じる。 位相Ｐ０の間、ＳＡＲ１２２は、信号ＤＡ２、ＤＡ２、ＤＡ３、ＤＡ４、ＤＡ ５及びＤＡ６、並びに対応するリターン信号ＤＡ１Ｒ、ＤＡ２Ｒ、ＤＡ３Ｒ、Ｄ Ａ４Ｒ、ＤＡ５Ｒ及びＤＡ６Ｒに関して論理的０の値を与えるようにリセットさ れる。 位相Ｐ１及びＰ２にわたる時間間隔の間、図２ｂの回路は、信号ＰＳＭＰ及び ＰＳＭＰＮを生成する。これらの信号は、対応する伝達ゲート２３６及び２６８ に印加され、対応する節点ＶＳＵＭ及びＶＳＵＭＲを電位ＶＲＥＦまで事前充電 （precharge）する。ＶＲＥＦは、図１の基準発生回路１３６によって生成され る。この回路は、分圧回路（図示せず）を備えている。この分圧回路は、電位Ｖ ＲＥＦを、動作電位源（例えば、Ｖ_DD）及び基準電位源（例えば、グランド）に よって画定される範囲のほぼ中央に設定する。本発明の好適な実施形態では、Ｖ_DD は＋５ボルトである。従って、ＶＲＥＦの公称値は２．５ボルトである。節点 ＶＳＵＭ及びＶＳＵＭＲを２．５ボルトまで事前充電するステップは、ＰＭＯＳ 入力トランジスタ２７４及び２７６をバイアスして、この２．５ボルト基準から の電位のわずかな変動を検出する。 前置増幅器２７０のバイアス点を正確に設定するために、節点ＶＳＵＭ及びＶ ＳＵＭＲは、この電位に設定される。前置増幅器２７０は、差動ＰＭＯＳ入力段 （トランジスタ２７４及び２７６）を用いて実現することができる。これらの入 力段は、その負荷要素として、一対のＮＭＯＳ電流源（トランジスタ２７８及び ２８０）を有している。トランジスタ２７８及び２８０のゲート電極は、電位Ｖ ＲＥＦを受け取るように結合されている。このため、これらのトランジスタは、 トランジスタ２７４及び２７６のドレイン電極とグランドとの間に固定抵抗パス を出現させる。 増幅器２７０は、同相ＤＣ受動クランプ回路（トランジスタ２８４）も使用す る。この受動クランプ回路は、節点Ａ１及びＡ２、すなわち対応するトランジス タ２７４及び２７６のドレイン電極、における電位を、いずれかの節点がＰＭＯ Ｓトランジスタ２８４のしきい電位を超えている場合に平均化する抵抗である。 受動クランプ回路に加えて、増幅器２７０は、能動クランプ回路（トランジスタ ２８２）を備えている。この回路は、比較の直前に、トランジスタ２７４及び２ ７６のドレイン電極間に低インピーダンスパスを形成する。この低インピーダン スは、差動増幅器を効果的にリセットし、この増幅器が信号ＶＳＵＭ及びＶＳＵ ＭＲ間の増幅された差を表す出力信号を節点Ａ１及びＡ２間に生成する準備を行 う。 動作電力（operational power）は、トランジスタ２７２を介して前置増幅器 ２７０に与えられる。以下で述べるように、このトランジスタ２７２は、カレン トミラー（current mirror）の出力段を形成しており、このトランジスタ２７２ の入力段は、利得調節回路２１４のトランジスタ２１５によって与えられる。理 想的には、増幅器２７０は、信号ＶＳＵＭ及びＶＳＵＭＲの相対値にのみ基づい て、トランジスタ２７４及び２７６間の固定電流を分割する。増幅器の作用点は 、トランジスタ２７８及び２８０により定まる負荷抵抗によって設定される。更 に、増幅器２７０は、２個のトランジスタ２７９及び２８１を含んでいる。これ らのトランジスタは、対応する信号ＢＩＡＳＮ及びＢＩＡＳによって制御される 。これらの信号は、増幅器２７０のバイアスポイントを調節して、電位ＶＳＵＭ 及びＶＳＵＭＲ間のいかなる差であっても確実に増幅されるようにする。本発明 の好適な実施形態では、増幅器２７０は、約１０の利得を有している。 ＭＯＳデバイスであるトランジスタ２７４及び２７６は、電圧可変電流源とし て設計されていても良い。図２の回路では、トランジスタ２７４及び２７６の各 々のチャネル電流は、それらの対応するゲート電極に電位ＶＲＥＦを印加するこ とにより定められる。しかしながら、トランジスタ２７４か２７６のいずれかに よって供給された電流に差が生じる程度まで、比較器２７０が誤った結果を生み 出すような差動入力電位（differential input potential）の範囲があっても良 い。このバイアス回路は、トランジスタ２７４及び２７６がこれらのゲート電極 に電位ＶＲＥＦが印加されるときに同じ電流を確実に通すようにすることにより 、これらの誤りを自動的に訂正する動作を行う。自動バイアス回路のこの動作に ついては、後述する。 位相Ｐ１及びＰ２によって画定される時間間隔では、信号ＶＲＥＦがトランジ スタ２７４及び２７６のゲート電極に印加される。理想的には、トランジスタ２ ７４及び２７６の双方は、これらの導電領域において同じポイントでバイアスさ れるべきであり、従って、同じ量の電流を通すべきである。このようになってい ないと、節点Ａ１及びＡ２間の差動出力信号はゼロにならない。この電位は、差 動増幅器２８５によって増幅され、再生ラッチ２９０によって検出される。この ラッチ２９０は、検出された信号を伝達ゲート２９６を介して通す。この伝達ゲ ート２９６では、この信号が反転され、第１の交換コンデンサフィルタ（switch ed capacitor filter）２９７に印加される。この信号は、再び反転され、第２ の交換コンデンサフィルタ２９８に印加される。フィルタ２９７及び２９８では 、これらの信号は、位相Ｐ２の間、節点Ｚ１、Ｚ２、Ｚ３及びＺ４で寄生コンデ ンサを充電する。この後、クロック位相Ｐ３の間、任意の蓄積電荷が寄生コンデ ンサからコンデンサ２８３及び２７７へ送られる。 トランジスタ２７４と２７６との間で平衡がとれていない場合、コンデンサ２ ７７及び２８３の一方は、他方のコンデンサよりも高い電位に充電される。これ らの電位ＢＩＡＳＮ及びＢＩＡＳは、順次に、トランジスタ２７９及び２８１の ゲート電極に印加される。ＢＩＡＳＮがＢＩＡＳよりも大きい場合、トランジス タ２７８により与えられる負荷抵抗は、トランジスタ２８０により表される負荷 抵抗よりも大きな量だけ低減される。これにより、トランジスタ２７４及び２７ ６の相対バイアスポイントが変化する。この調節は、バイアス電位ＢＩＡＳ及び ＢＩＡＳＮについて相対的に安定な値が確立されるまで、数回のディジタル化サ イクルを通じて継続する。これらの電位が確立されると、差動増幅器２７０がバ イアスされ、ＶＳＵＭとＶＳＵＭＲとの間の小さな差ですら適切に増幅されて、 第２の前置増幅器２８５へ送られるようになる。 更に、ＶＳＵＭ及びＶＳＵＭＲ間の差動信号が十分に大きい場合、受動クラン プトランジスタ２８４のＯＮ抵抗は、ＰＭＯＳ差動入力トランジスタ２７４及び ２７６に対する負荷として働く。この負荷抵抗は、前置増幅回路２７０の電圧利 得及び出力インピーダンスを低減し、これによって前置増幅器の時定数を低減し 、その過渡応答回復時間（transient response recovery time）を改善する。節 点 Ａ１及びＡ２における信号電圧の差動性（即ち、反位相性）のため、トランジス タ２８４によって発生させられる平均電位は、小さな信号成分しか有しない。前 置増幅器２７０の出力信号Ａ１及びＡ２は、前置増幅器２８５の対応する入力端 子Ａ１及びＡ２に与えられる。 前置増幅器２８５は、動作電流の量が半分にされること、及び自動バイアス回 路がないこと、を除いて、前置増幅器２７０と本質的に同じである。従って、前 置増幅器２８５は詳細には説明しない。前置増幅器２８５の出力信号は、節点Ｙ １及びＹ２間の電位差として与えられる。本発明の好適な実施形態では、前置増 幅器２８５は約６の利得を有しており、従って、ＶＩＮとＶＩＮＲとの間のいか なる差も、それが差動ラッチ２９０に印加される前に、６０の比率で増幅される 。 この電位差は、差動ラッチ２９０のトランジスタ２９５及び２９３のゲート電 極に印加される。このラッチ２９０は、複数のコンデンサ２９１が追加されてい ることを除いて、私の特許の中で説明されているものと本質的に同じである。こ れらのコンデンサは、ラッチのノイズ帯域幅を制限し、これによって、その感度 を高める。信号ＣＫの各パルスの前に、進相クロック信号（phase leading cloc k signal）ＣＫＳＮは、２個のトランジスタ２９２及び２９４のゲート電極に印 加される。これらのトランジスタは、導電状態となったときに、コンデンサ２９ １を放電し、ラッチ２９０を効果的にリセットする。ラッチがリセットされた直 後、その次の状態が、増幅器２８５により与えられる電位Ｙ１とＹ２との差によ って定められる。 ラッチ２９０の状態は反転され、ゲート回路に印加される。このゲート回路は 、信号ＣＫによって状態信号をゲート制御し、有効な状態値のみが信号ＣＫの正 方向パルスと同期して確実に提供されるようにする。ゲート制御されたこの信号 は、反転され、比較器ＣＭＰＮの出力信号として供給される。 通常の動作では、校正ステップが上述のように位相Ｐ０〜Ｐ３で実行された後 、入力信号ＶＩＮ及びリターン信号ＶＩＮＲが、定インピーダンスサンプリング スイッチ２１０及び２４０を用いて、対応するコンデンサ２２２及び２５２上へ サンプリングされる。これらのスイッチについては、図３を参照しながら後述す る。加算接続点ＶＳＵＭへの他の入力信号は、アナログ電位ＤＡ２、ＤＡ３、Ｄ Ａ４、 ＤＡ５及びＤＡ６であり、加算接続点ＶＳＵＭＲへの他の入力信号は、アナログ 電位ＤＡ２Ｒ、ＤＡ３Ｒ、ＤＡ４Ｒ、ＤＡ５Ｒ及びＤＡ６Ｒである。これらの電 位は、図１のＤＡＣ１２６、１２８及び１３０によって供給される。加算接続点 ＶＳＵＭへの最終的な入力信号は信号ＢＡＬであり、これは、コンデンサ９１８ を介して利得調節回路２３４により印加される。位相Ｐ４の間、電位ＤＡ２、Ｄ Ａ２Ｒ、ＤＡ３、ＤＡ３Ｒ、ＤＡ４、ＤＡ４Ｒ、ＤＡ５、ＤＡ５Ｒ、ＤＡ６及び ＤＡ６Ｒは、ＶＩＮのサンプリング中、これらの公称低レベルに固定される。こ の構成では、コンデンサ２２２の左側がＶＩＮに充電され、コンデンサ２２２の 右側はＶＲＥＦに充電される。一方、コンデンサ２５２の右側及び左側は、それ ぞれＶＩＮＲ及びＶＲＥＦに充電される。 次に、伝達ゲート２３６及び２６８が、信号ＰＳＭＰ及びＰＳＭＰＮに応答し て閉じられ、節点ＶＳＵＭ及びＶＳＵＭＲをＶＲＥＦから切断する。これにより 、ＰＳＭＰの負方向遷移（negative-going transition）からの容量結合クロッ ク成分とＰＳＭＰＮの正方向遷移からの容量結合クロック成分との非平衡に起因 して、ＳＵＭ上の電圧を小さな残留オフセット値（residual offset value）だ け変化させることが可能になる。 次に、定インピーダンスサンプリングスイッチ２１０及び２４０は、対応する コンデンサ２２２及び２５２を入力信号ＶＩＮ及びＶＩＮＲから切断する。伝達 ゲート２２０及び２５０は開かれ、コンデンサ２２２の左側をアナログ電位ＤＡ １に接続し、コンデンサ２５２の右側をアナログ電位ＤＡ１Ｒに接続する。ＤＡ １及びＤＡ１Ｒの双方は、ＤＡＣ１２４によって与えられる。定められた整定時 間（settling time）の後、節点ＶＳＵＭ及びＶＳＵＭＲでの電圧は、等式（１ ）及び（２）に従って定められる。 ここで、ＢＡＬ及びＢＡＬＲは、後述する回路２１４の出力端子に生じた電位 であり、Ｃｘは、コンデンサＸの静電容量を表しており、ＣＴ及びＣＴＲは、節 点ＶＳＵＭ及びＶＳＵＭＲでの対応する全静電容量であり、これらはそれぞれ等 式（３）及び（４）により定められる。 ここで、Ｃpsum及びＣpsumＲは、対応する節点ＶＳＵＭ及びＶＳＵＭＲでの寄生 容量である。 節点ＶＳＵＭでの電圧は、入力信号ＶＩＮと、ＤＡＣ１２４、１２６、１２８ 及び１３０によって与えられる電位ＤＡ１〜ＤＡ６の合計と、の差に対応してい る。同様に、節点ＶＳＵＭＲでの電位は、リターン信号ＶＩＮＲと、電位ＤＡ１ Ｒ〜ＤＡ６Ｒの合計と、の差に対応している。コンデンサは、ＤＡＣ１２４、１ ２６、１２８及び１３０によって供給される電荷を適切な割合で合計するように 大きさが調整されている。本発明の好適な実施形態では、コンデンサ２２２〜２ ３４及びコンデンサ２５２〜２６４は、表１に示される値を有している。なお、 ここでは、単位容量値をＣとおいている。 本発明の好適な実施形態では、Ｃは５０フェムトファラッド（ｆＦ）である。 コンデンサ２２４に対するコンデンサ２２２の精密容量比（exact capacitanc e ratio）の変動、及びコンデンサ２５４に対するコンデンサ２５２の同様の変 動は、自動校正ループ内で回路２１４により補償される。なお、比の公称値は２ である。 本発明の好適な実施形態では、全てのコンデンサは、蒸着層間誘導膜を用いて 作製される。周知のように、この様にして作製された複数のコンデンサは、通常 、小レイアウト範囲にわたって１％よりも好適にマッチングさせることができる 。マッチングされた複数のコンデンサの並列接続を用いることで、静電容量を効 果的に増倍することができる。自動ゼロ比較器１２０の各々で使用されるコンデ ンサの相対値は、１２ビットＡＤＣについて±０．２５ＬＳＢよりも優れた精度 を達成するように調節しても良い。 回路２１４は、電圧ＤＡ２及びＤＡ２Ｒの高線形可変減衰（highly linear va riable attenuation）をもたらす。本発明の好適な実施形態では、この減衰は、 ０〜２５０ｍｖの入力信号範囲にわたって適用される。回路２１４の利得は、＋ ０．２から−０．２まで調節することができる。回路２１４によって与えられる 出力信号ＢＡＬ及びＢＡＬＲのＤＣオフセットは、臨界ではない。これは、この 適用例では、これらの信号が節点ＶＳＵＭ及びＶＳＵＭＲに容量結合されている ためである。しかしながら、回路２１４は、ＶＤＤ及びＶＲＥＦの変動に対して 好適な同相除去を与えるように設計されている。 回路２１４は、２個の同一回路２１２及び２４２を含んでいる。これらの回路 は、それぞれ信号ＢＡＬ及びＢＡＬＲを供給する。簡単のため、これらの回路の うちの一つである回路２１２のみを詳細に説明する。利得調節回路は、２個の交 換コンデンサフィルタ２９９及び３００によって生成される校正電位ＣＡＬ及び ＣＡＬＮを使用する。これらのフィルタは、上述の交換コンデンサフィルタ２９ ７及び２９８と同じように動作する。但し、フィルタ２９９及び３００は、位相 Ｐ３の間にラッチ２９０により供給される出力信号を累積するように動作するの に対し、フィルタ２９７及び２９８は、位相Ｐ２の間に供給された出力信号を累 積するように動作する。位相Ｐ３の間のラッチ２９０の出力信号は、自動校正位 相Ｐ２の間に測定されたＶＳＵＭ及びＶＳＵＭＲ間の増幅された差分である。Ｖ_FS が、位相Ｐ２の自動校正サイクル中、ＡＤＣ１１０によって変換可能なフルス ケール電圧である場合、ＤＡ１はＶ_FS／１６からゼロに切り替えられ、一方、Ｄ Ａ２は、０からＶ_FS／１６（信号ＤＡ２に関して供給されうる最大の電位）に切 り替えられる。これらの変化後におけるＶＳＵＭ及びＶＳＵＭＲの正味の変化は 、ゼロとなるはずである。この差動信号がゼロでない範囲で、この信号は検出及 び累積されて、信号ＣＡＬ及びＣＡＬＮが形成される。このため、信号ＣＡＬ及 びＣＡＬＮは、差動増幅器２７０に与えられる入力値ＤＡ１及びＤＡ２間の微差 を線形差動減衰器（linear differential attenuator）２１２及び２４２に補償 させる。これらの入力値は、所望の容量比からの変動によって生じる。 この線形差動減衰器２１２は、トランジスタ２０２、２０３、２０４、２０６ 、２０７、２０８、２０９、２１１及び２１３によって構成されている。この減 衰器は、制御電位ＢＡＬを生成する制御電圧ＣＡＬ及びＣＡＬＮに基づいて、Ｄ ＡＣ１２６の出力信号の一つである信号ＤＡ２から取り出される反転信号及び非 反転信号の一部を加算する。 この線形差動減衰器への入力信号は、ＤＡＣ１２６によって供給される信号Ｄ Ａ２である。減衰された後、加算接続点ＶＳＵＭで信号に足し戻されて、コンデ ンサ２２２及び２２４間のコンデンサ比の変動を補償するのは、この信号である 。 線形差動減衰器２１２は、信号ＣＡＬ及びＣＡＬＮによって制御される。トラ ンジスタ２０６及び２０８は、トランジスタ２０２及び２０３によって供給され る電流を分割するＰＭＯＳ差動対（differential pair）を形成している。これ らのトランジスタ２０２及び２０３は、カレントミラーの出力脚部（output leg ）に位置している。カレントミラーの入力脚部（input legs）は、トランジスタ ２１５及び２１７である。トランジスタ２１７のゲート電極は、電位ＶＲＥＦを 受けとり、トランジスタ２１５を介して固定電流を引き出すように結合されてい る。トランジスタ２１５、２０２及び２０３は、カレントミラーとして構成され ているため、トランジスタ２０２及び２０３の各々のドレイン電流は、トランジ スタ２１５のドレイン電流と合致している。 ＰＭＯＳトランジスタ２０６のゲート電極がＶＡ（０）に結合されているため 、電位ＤＡ２が０ボルトに等しいとき、差動増幅器は平衡がとられる。この例で は、トランジスタ２０６及び２０８の双方を流れるドレイン電流は、トランジス タ２１７を通過して流れる電流に等しい。トランジスタ２０２及び２０３は、比 較的低いインピーダンスを有しており、比較的小さなドレイン−ソース間電圧降 下（Ｖｄｓ）を有した対応出力特性の線形部分で、抵抗器として動作する。節点 Ｘ１での信号は、トランジスタ２０８のゲート電極に印加される信号ＤＡ２と反 対の位相を有しており、一方、節点Ｘ２での信号は、信号ＤＡ２と位相がそろっ ている。 利得調節回路２１２の出力信号ＢＡＬは、節点Ｘ１及びＸ２における電位の線 形和（linear summation）である。これらの電位は、抵抗器２１１と２１３との 抵抗比（ＣＡＬとＣＡＬＮとの比に比例）に応じて、信号ＤＡ２と位相がそろっ た状態となったり、位相がずれた状態となっても良い。この回路は、図１のＤＡ Ｃ１２６内で、約−．０２から＋．０２までの利得の調節範囲を与える。これに より、コンデンサ２２２及び２２４間の容量比やコンデンサ２５２及び２５４間 の容量比の予測変動が十分に補償される。 図３は、定インピーダンスサンプリングスイッチ（ＣＩＳＳ）２１０として使 用するのに適した回路の図である。スイッチ２４０についても、同一の回路を使 用することができる。定インピーダンススイッチ２１０及び２４０は、入力信号 ＶＩＮ及びＶＩＮＲを対応する節点ＶＳＵＭ及びＶＳＵＭＲに向けてゲート制御 する伝達ゲートに替わるものである。上述のように、単純な伝達ゲートを用いて 入力信号をサンプリングコンデンサに向けて選択的にゲート制御すると、ＶＩＮ 及びＶＩＮＲによって定められた高調波ひずみが伝達ゲート中の非線形抵抗によ って入力信号中に発生する。 図３の回路は、サンプリングされている信号の振幅に関係なく実質的に一定の インピーダンスを有する一対のサンプリングスイッチ２１０及び２４０を提供す ることにより、この高調波ひずみを防止する。これらのスイッチ２１０及び２４ ０は同一であり、従って、スイッチ２１０のみを詳細に説明する。要約すると、 信号ＶＩＮは、ＮＭＯＳトランジスタ３２６によって選択的に通過させられる（ サンプリングされる）。接合型ＦＥＴ、バイポーラトランジスタ、真空管、４層 デバイス等の他のタイプの電気制御デバイスも、図３の残りの回路に適切な変形 を加えることで、トランジスタ３２６の代わりに使用することができるだろう。 本発明の好適な実施形態では、トランジスタ３２６のゲート電極は、トランジス タ３２６が通過させている信号ＶＩＮの瞬時電位と関係なく、トランジスタの導 電状態時にＶ_GSがＶ_DDに近いほぼ一定値に保持されるように制御される。 このスイッチは、信号ＰＶＩ、ＰＣＡ、ＰＣＡＮ、ＰＣＢ及びＰＣＢＮによっ て制御される。信号ＰＶＩは、図２ａの回路によって生成される。信号ＰＣＡは 、ＰＣＡＮ、ＰＣＢ及びＰＣＢＮは、図２ｃの回路によって信号ＰＶＩから生成 される。 図３では、制御信号ＰＶＩが論理的０（例えば０ボルト）であるとき、信号Ｐ ＣＡは論理的１（例えば５ボルト）であり、信号ＰＣＢは論理的０である。この 状態で、トランジスタ３１０及び３２２は導電性であり、トランジスタ３１２は 非導電性であり、従って、トランジスタ３１６のゲート電極、及びトランジスタ ３１４により形成されるコンデンサは、Ｖ_DD−Ｖ_tn（例えば、４ボルト。ここで 、Ｖ_tnはＮＭＯＳトランジスタについてのしきい電圧である。）に実質的に等し い電位まで充電される。これにより、トランジスタ３１６は導電性となり、また 、ＰＶＩが論理的０であることから、トランジスタ３１８及び３２０によって形 成されるコンデンサ、及びトランジスタ３２６のゲート電極が放電して論理的０ 状態になる。更に、ＰＣＢが論理的０であるため、伝達ゲート３２４は非導電性 であり、ＶＩＮはＶＯＵＴから完全に絶縁されている。 ＰＶＩの正方向遷移によって、ＰＶＩが論理的０になってから２ｎｓ後にＰＣ Ａが論理的０になり、さらに２ｎｓ後にＰＣＢが論理的１になるように時間調整 されたスイッチングシーケンスが開始する。ＰＶＩが論理的０になると、比較器 ３１４は、トランジスタ３１６のゲート電極を約９ボルトの電位にし、トランジ スタ３１６を導電性に維持する。トランジスタ３１６が通過させる論理的１信号 は、トランジスタ３１８及び３２０により形成されたコンデンサ、並びにトラン ジスタ３２６のゲート電極を約５ボルトに充電する。２ｎｓ後、ＰＣＡが論理的 ０になるとき、トランジスタ３２２は非導電性となり、トランジスタ３１８及び ３２０によって形成されるコンデンサの底部端子を絶縁する。同時に、トランジ スタ３１２は導電性となり、コンデンサ３１４は放電され、トランジスタ３１６ は非導電性にされる。さらに２ｎｓ後、信号ＰＣＢは論理的０になって、伝達ゲ ート３２４を導電性にし、コンデンサ３１８、３２０の底部を入力信号ＶＩＮに 接続する。 コンデンサ３１８、３２０に蓄積された電荷のために、トランジスタ３２６の ゲート電極は、ＶＩＮ＋５ボルトにほぼ等しい電位まで“ブートストラップ”さ れる。トランジスタ３２６のゲート−ソース間電圧がコンデンサ３１８、３２０ の記憶容量によって固定値に保持されているため、スイッチングトランジスタ３ ２６のインピーダンスは、入力信号ＶＩＮの値の広範囲にわたってほぼ一定に維 持される。 このため、定インピーダンスサンプリングスイッチ２１０及び２４０は、信号 ＰＶＩが論理的１であるとき、対応する信号ＶＩＮ及びＶＩＮＲを、クロック位 相Ｐ３の正方向遷移とクロック位相Ｐ４の正方向遷移との間の時間中に、高調波 ひずみが実質的にない状態で通過させる。 図４は、図２のＡＤＣ内で使用するのに適したフォーマット変換器の論理図で ある。この回路では、ＳＡＲ１２２の出力信号ＭＤ６〜ＭＤ１１が６ビット加算 器４１０の一方の入力ポートに印加され、ゼロ値信号が他方の入力ポートに印加 される。ＳＡＲ１２２によって供給されるこれらの信号Ｄ０６及びＭＤ０６は、 私の特許の中で説明された信号Ｄ０４及びＭＤ０４と同様にして使用されており 、オフセット電圧を補償する。このオフセット電圧は、ディジタル値の高位のビ ッ トが求められるときに、入力回路の整定時間を低減するために使用される。信号 ＭＤ０６は、加算器４１０のキャリ・イン（carry-in）（ＣＩＮ）入力端子に印 加される。加算器４１０の出力値の個々のビットは、異なる対応ＯＲゲート４１ ４の第１の入力端子に与えられる。これらのゲートの第２の入力端子は、加算器 ４１０のオーバフロー出力信号（ＯＶＦＬ）を受け取るように結合されている。 この信号ＯＶＦＬも、４個のＯＲゲート４１６の第２入力端子に結合されており 、これらのＯＲゲートの第１入力端子は、ＳＡＲ１２２の出力信号ＭＤ０〜ＭＤ ５を受け取るように結合されている。これらのＯＲゲートの出力信号は、ＡＤＣ の出力信号ＤＯＵＴＯ〜ＤＯＵＴ１１である。 図５は、２個の電圧分割回路網５１０及び５１２の概略図である。これらの回 路網は、電圧ＶＡ（０）〜ＶＡ（１６）、ＶＢ（０）〜ＶＢ（１９）、ＶＡＲ（ ０）〜ＶＡＲ（１６）及びＶＢＲ（０）〜ＶＢＲ（１９）を生成するために使用 される。これらの電圧は、信号ＤＡ１〜ＤＡ６及びＤＡ１Ｒ〜ＤＡ６Ｒを生成す るために、図１のＤＡＣ１２４、１２６、１２８及び１３０によって使用される 。回路網５１０は、高基準電圧ＶＲＨＦと低基準電圧ＶＲＬＦとの差を分割して 基準電圧ＶＡ（０）〜ＶＡ（１６）及びＶＢ（０）〜ＶＢ（１９）を生成するよ うに結合されている。回路網５１２は、基準電圧ＶＡＲ（０）〜ＶＡＲ（１６） 及びＶＢＲ（０）〜ＶＢＲ（１９）を生成するように、コンデンサ５１４及び５ １６を介して電圧源ＶＲＨＦ及びＶＲＬＦに容量結合されている。更に、基準電 圧ＶＡＲ（０）を生成する回路網５１２中のタップは、基準電圧ＶＡ（０）を生 成する回路網５１０中のタップに接続されている。回路網５１２が高基準源及び 低基準源に容量結合されているため、これは直流（ＤＣ）電圧を供給しない。基 準電圧ＶＡＲ（０）〜ＶＡＲ（１６）及びＶＢＲ（０）〜ＶＢＲ（１９）は、例 えばＡＤＣシステムが形成される集積回路の基板を通ってＡＤＣシステム中を伝 播する大きなノイズ信号があるときだけ、ゼロとならない。回路網５１２、信号 ＤＡＲ０〜ＤＡＲ６及び加算回路網ＶＳＵＭＲがなければ、これらの信号は、Ａ ＤＣシステムの微分回路の動作に同相信号として干渉するだろう。 高精度の抵抗分割器を得るため、抵抗器は、Ｎ⁺ポリシリコン等の高濃度ドー プされた材料で形成されているのが望ましく、また、底面の消耗を低減するため 、 厚い誘電体ガラス上に配置されているのが望ましい。更に、Ｎウェル抵抗器が基 準抵抗器の下に配置され、その両端に同じ電圧が印加されて駆動されると、基準 抵抗器の底部の局部通常電界（local normal electric field）は一定となる。 図５において、基準電圧ＶＡ（０）〜ＶＡ（１６）は、一連の３２Ω抵抗を含 む抵抗器はしご形回路網を用いて生成される。一方、電圧ＶＢ（０）〜ＶＢ（１ ９）は、ＶＡ基準電圧を生成する回路網の副回路網を用いて生成される。この副 回路網は、４Ω抵抗器の直列接続である。これらの４Ω抵抗器の少なくとも一部 は、基準電圧ＶＡ（１）〜ＶＡ（３）を発生させるために使用される３２Ω抵抗 を形成するために使用される。リターン基準信号ＶＡＲ（０）〜ＶＡＲ（１９） 及びＶＢＲ（０）〜ＶＢＲ（１９）についても、同様の解析が当てはまる。 図１のＳＡＲ１２２の出力信号Ｄ（０）〜Ｄ（６）、Ｄ０６及びＤ（７）〜Ｄ （１１）は、ＤＡＣ１２４、１２６、１２８及び１３０に加えられる。これらの ＤＡＣは、本発明の好適な実施形態で使用されるこれらのＤＡＣの各々が、抵抗 器はしご形回路網５１０に一方が結合され、抵抗器はしご形回路網５１２に他方 が結合された一対のＤＡＣを有していることを除いて、私の特許の中の対応する ＤＡＣと同様に動作する。回路網５１０から基準アナログ信号ＶＡ及びＶＢを受 け取るように結合されたＤＡＣは、出力信号ＤＡ１〜ＤＡ６を生成する。回路網 ５１２から信号ＶＡＲ及びＶＢＲを受け取るように結合されたＤＡＣは、出力信 号ＤＡ１Ｒ〜ＤＡ６Ｒを生成する。 ここで説明した実施形態は、本発明の一般原理を例示したものである。当業者 であれば、本発明の趣旨と範囲を逸脱することなく変形例を容易に考案すること ができる。例えば、この定インピーダンススイッチング回路は、他のタイプのＡ ＤＣや、比較的高周波の信号が伝達ゲートを通過するような他の任意の応用例で 、好適に使用することができる。このような回路の例は、交差点スイッチ（cros s-point switch）やゲート制御比較器である。これらの応用例でこの回路を使用 することにより、入力信号から高調波ひずみがほとんど無くなるようになる。

Claims (1)

1. 【特許請求の範囲】 １． 入力信号の瞬時レベルに実質的に関係なく、実質的に一定のインピーダン スを入力信号に与える定インピーダンスサンプリングスイッチであって、 制御信号に応答して入力信号をサンプリング回路に選択的に結合させる電気制 御スイッチと、 この定インピーダンスサンプリングスイッチによるサンプリングシーケンスを 開始するためのスイッチング信号を受け取る端子と、 前記スイッチング信号に応答して、蓄積電位を生成する事前充電回路と、 前記スイッチング信号に応答して前記蓄積電位を前記入力信号に結合させて、 前記電気制御スイッチ用の前記制御信号を生成するブートストラップ回路と、 を備える定インピーダンスサンプリングスイッチ。 ２． 前記電気制御スイッチは、前記入力信号を受け取るように結合されたソー ス電極、前記サンプリング回路に連結されたドレイン電極、及び前記制御信号を 受け取るように結合されたゲート電極を有するシングルＭＯＳトランジスタであ る請求項１記載のスイッチ。 ３． 前記スイッチング信号に応答して第１及び第２遅延スイッチング信号を生 成するタイミング回路であって、前記第１及び第２遅延スイッチング信号が前記 スイッチング信号の対応する遷移に対して遅延された遷移を有しているタイミン グ回路を更に備え、 前記事前充電回路は、前記第１遅延スイッチング信号に応答して前記蓄積電位 を生成し、前記ブートストラップ回路は、前記第２遅延スイッチング信号に応答 して前記蓄積電位を前記入力信号に結合させる請求項２記載のスイッチ。 ４． 入力信号を受け取る入力端子と、 出力信号を供給する出力端子と、 前記入力端子及び前記出力端子間に形成された導電チャネルを有するスイッチ ング手段であって、前記導電チャネルが、制御電極に加えられる制御信号と前記 入力信号との間の振幅の相対差に応答して制御されているスイッチング手段と、 前記スイッチング手段用の前記制御信号を生成する制御手段と、 前記スイッチが導電性となるべきときに所定の基準信号に対して第１の値を有 し、前記スイッチが非導電性となるべきときに前記所定基準信号に対して第２の 値を有する第１の信号を生成する事前充電手段と、 前記入力端子に結合され、前記第１信号を前記所定信号から前記入力信号まで 参照するするために使用される前記基準信号を変化させ、この変化させられた前 記基準信号とともに、前記第１信号を前記制御信号として供給するブートストラ ップ手段と、 を備える定インピーダンススイッチング回路。 ５． 前記制御手段は、 前記スイッチが導電性となるべきときに第１の状態にあり、これ以外のときに 第２の状態にあるスイッチング信号、を受け取る手段と、 前記スイッチング信号の対応する遷移に対して第１及び第２の時間量だけ遅延 された遷移を有している第１及び第２遅延スイッチング信号を、前記スイッチン グ信号に応答して生成する手段と、 を備えており、 前記事前充電手段は、前記第２状態にある前記スイッチング信号に応答して前 記第１信号を生成し、前記第１遅延スイッチング信号に応答して前記第１信号を 前記所定基準信号から反結合（decoupling）し、前記ブートストラップ手段は、 前記第２遅延スイッチング信号に応答して前記第１信号を前記入力信号と結合さ せ、前記第１信号を前記スイッチング手段に加える請求項４記載の回路。 ６． 前記スイッチング手段は、対応するソース及びドレイン電極間に形成され た導電チャネルを有し、かつ、前記制御電極としてゲート電極を有するＮチャネ ル金属酸化膜半導体（ＮＭＯＳ）トランジスタであり、 前記事前充電手段は、 第１の端及び第２の端を有するコンデンサと、 前記コンデンサの前記第１端と相対的正電位源（source of relatively posit ive potential）との間に結合された第１のスイッチであって、前記第１遅延ス イッチング信号に応答して、前記コンデンサの前記第１端を、相対的正電位源、 及び前記ＮＭＯＳトランジスタの前記ゲート電極、の一方に選択的に結合させる 第１のスイツチと、 前記コンデンサの前記第２端と相対的負電位源（source of relatively negat ive potential）との間に結合された第２のスイッチであって、前記第１遅延ス イッチング信号に応答して、前記コンデンサの第２端を、前記第１遅延スイッチ ング信号に応答して前記コンデンサの前記第１端を相対的負電位源に選択的に結 合させ、前記第２遅延スイッチング信号に応答して前記コンデンサの第２端を前 記入力端子に選択的に結合させる第２のスイッチと、 を含んでいる請求項５記載の回路。 ７． 前記相対的正電位源が、前記スイッチング信号である請求項６記載の回路 。